JPH09204311A

JPH09204311A - 情報処理システム

Info

Publication number: JPH09204311A
Application number: JP1303296A
Authority: JP
Inventors: Keizo Kayano; 圭三茅野; Mitsuzou Hosojima; 満蔵細島; Kazuhiro Kushitani; 和浩櫛谷; Shinichi Nakano; 伸一中野; Susumu Takekoshi; 晋竹腰
Original assignee: Toshiba Corp; Toshiba Computer Engineering Corp
Current assignee: Toshiba Corp; Toshiba Computer Engineering Corp
Priority date: 1996-01-29
Filing date: 1996-01-29
Publication date: 1997-08-05

Abstract

(57)【要約】【課題】割り込み要因が発生したデバイスからＣＰＵへ
の割り込みステータス通知が他のデバイスに影響を及ぼ
すことなく効率的に行えるようにする。【解決手段】デバイス１０６にて割り込み要因が発生す
る毎に、その割り込み要因をＣＰＵ１０３に通知するた
めの割り込みステータスをＦＩＦＯバッファ１１０に書
き込む。ＦＩＦＯバッファ１１０に一定量の割り込みス
テータスが溜まると、ＤＭＡＣ１１１にＤＭＡ要求が出
される。するとＤＭＡＣ１１１は、メモリバス１０１の
使用権を取得した後、ＦＩＦＯバッファ１１０に溜まっ
ている全ての割り込みステータスをＤＭＡにより共有メ
モリ１０２にバースト転送し、続いてＣＰＵ１０３に割
り込み要求を出す。するとＣＰＵ１０３は、メモリバス
１０１の使用権を取得した後、共有メモリ１０２にリー
ドアクセスし、複数回の割り込み要因発生回数分の割り
込みステータスを読み込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、割り込み要因が発
生したデバイスからＣＰＵに対して割り込みステータス
を通知する必要のある情報処理システムに関する。

【０００２】

【従来の技術】図６に示すような、メモリバス６０１
に、共有メモリ６０２、ＣＰＵ６０３及び通信機器等の
各種デバイス６０４〜６０６が接続された情報処理シス
テムでは、デバイス６０４〜６０６間のデータ授受は、
ＣＰＵ６０３の制御のもとで共有メモリ６０２を介して
行われるのが一般的である。

【０００３】このようなシステムでは、各デバイス６０
４〜６０６は、割り込み要因が発生すると、そのステー
タス（割り込みステータス）を共有メモリ６０２に書き
込むことで、当該共有メモリ６０２を介してＣＰＵ６０
３にステータスを通知していた。この手順につき、デバ
イス６０６で割り込み要因が発生した場合を例に述べ
る。

【０００４】（１）まず、デバイス６０６で、例えば送
受信データを共有メモリ６０２との間でメモリバス６０
１を介して授受した結果、割り込み要因が発生したもの
とする（Ｄ）。

【０００５】（２）すると割り込み要因発生元デバイス
６０６は、メモリバス６０１の使用に関する調停（アー
ビトレーション）を司るアービタ６０７に対し、バス使
用要求／許可線６０８（のうちのバス使用要求線）を介
してバス使用要求（バスリクエスト）を発する。

【０００６】（３）アービタ６０７は、デバイス６０６
からのバス使用要求を受け取ると、もしメモリバス６０
１が使用可能であるならば、バス使用要求／許可線６０
８（のうちのバス使用許可線）を介して要求元（割り込
み要因発生元）デバイス６０６にバス使用許可を送る。
デバイス６０６は、このバス使用許可を受け取ること
で、自身がメモリバス６０１の使用権を取得したことを
認識する。

【０００７】（４）デバイス６０６は、アービタ６０７
からメモリバス６０１の使用が許可されると、当該メモ
リバス６０１を介して共有メモリ６０２に割り込み要因
のステータス（割り込みステータス）を書き込むステー
タス書き込み動作を行う（Ｉ）。

【０００８】続いてデバイス６０６は、ＣＰＵ６０３に
対する割り込み要求線６０９をアサートして、当該ＣＰ
Ｕ６０３に対して割り込み要求を出す。（５）デバイス６０６からの割り込み要求を受けたＣＰ
Ｕ６０３は、アービタ６０７に対し、バス使用要求／許
可線６１０（のうちのバス使用要求線）を介してバス使
用要求（バスリクエスト）を発する。

【０００９】（６）アービタ６０７は、ＣＰＵ６０３か
らのバス使用要求を受け取ると、メモリバス６０１が使
用可能であるならば、バス使用要求／許可線６１０（の
うちのバス使用許可線）を介してＣＰＵ６０３にバス使
用許可を送る。ＣＰＵ６０３は、このバス使用許可を受
け取ることで、自身がメモリバス６０１の使用権を取得
したことを認識する。

【００１０】（７）ＣＰＵ６０３は、アービタ６０７か
らメモリバス６０１の使用が許可されると、当該メモリ
バス６０１を介して共有メモリ６０２にリードアクセス
し、（先にデバイス６０６が書き込んだ）ステータスを
読み出す（Ｉ）。

【００１１】以上のようにして、割り込み要因が発生し
たデバイス６０６からＣＰＵ６０３に割り込みステータ
スが通知されることになる。ここで、上記動作（１）の
説明文に付されている（Ｄ）は、データ（データ授受）
に要するバスアクセスが行われることを示し、動作
（４），（７）の説明文に付されている（Ｉ）は、割り
込み処理（ステータス書き込み／読み出し）に要するバ
スアクセスが行われることを示す。

【００１２】明らかなように、従来の情報処理システム
では、（Ｄ）（Ｉ）（Ｉ）が１セットとなり、割り込み
処理に要するメモリバスアクセスは、１回の割り込み要
因発生に対し、（割り込み要因発生デバイスによる）ス
テータス書き込みと（ＣＰＵによる）ステータス読み出
しの２回行われる。

【００１３】

【発明が解決しようとする課題】上記したように従来の
情報処理システムでは、割り込み要因が発生したデバイ
スからＣＰＵに対して割り込みステータスを通知する割
り込み処理に要するバスアクセスは、１回の割り込み要
因に対し、（割り込み要因発生デバイスによる）ステー
タス書き込みと（ＣＰＵによる）ステータス読み出しの
２回行われていた。

【００１４】このバスアクセスの間は、メモリバスは占
有され、他のデバイスは当該バスを使用することができ
ず、当該バスが解放されるのを待たねばならない。した
がって、この割り込み要因発生デバイス（割り込み発生
デバイス）が、頻繁に割り込みを発生するような用途に
用いられる場合には、ステータスの書き込み／読み出し
のためのバス占有時間が増えて他のデバイスのバス使用
を阻害し、システム全体の動作速度を低下させる原因と
なる。

【００１５】このような問題の具体例を、図７に示すよ
うな、２つのＬＡＮ（ローカルエリアネットワーク）７
０１，７０２間でフレーム（フレームデータ）を中継す
る情報処理システムの場合について説明する。なお、メ
モリアクセスに際して必要なメモリバス使用権の取得に
関する説明は省略する。

【００１６】例えばＬＡＮ７０１からＬＡＮ７０２にフ
レームを流す場合、ＬＡＮ７０１に接続されたデバイス
（ここでは通信機器）７０３は、当該ＬＡＮ７０１から
フレームを受信する。

【００１７】デバイス７０３は、ＬＡＮ７０１からの受
信フレーム（受信データ）を、中継用の装置（以下、Ｃ
ＰＵ＆メモリと称する）７０７が有する、図６中の共有
メモリ６０２に相当するメモリ７０６に、図６中のメモ
リバス６０１に相当するメモリバス（図示せず）を介し
て書き込む受信データ書き込み動作を行う（Ｄ）。

【００１８】この結果、デバイス７０３は受信完了割り
込みを発生し、ＣＰＵ＆メモリ７０７内のメモリ７０６
に例えばＤＭＡ（ダイレクトメモリアクセス）によりス
テータス（正常受信完了などの割り込みステータス）を
書き込む（Ｉ）。

【００１９】（図６中のＣＰＵ６０３に相当する）ＣＰ
Ｕ＆メモリ７０７中のＣＰＵ７０５は、デバイス７０３
から割り込みを受け取ると、メモリ７０６上のステータ
ス（割り込みステータス）を読み込む（Ｉ）。

【００２０】そしてＣＰＵ７０５は、読み込んだステー
タスによりデバイス７０３からの受信完了通知を知る
と、ＬＡＮ７０２に接続されているデバイス７０４に対
して送信指令を出す。

【００２１】デバイス７０４は、ＣＰＵ７０５からの送
信指令を受け取ると、ＣＰＵ＆メモリ７０７内のメモリ
７０６からデータをＤＭＡにより読み込み（Ｄ）、ＬＡ
Ｎ７０２に送出する。

【００２２】この結果、デバイス７０４は送信完了割り
込みを発生し、ＣＰＵ＆メモリ７０７内のメモリ７０６
にＤＭＡによりステータス（正常送信完了などの割り込
みステータス）を書き込む（Ｉ）。

【００２３】ＣＰＵ７０５は、デバイス７０４から割り
込みを受け取ると、メモリ７０６上のステータス（割り
込みステータス）を読み込む（Ｉ）。そしてＣＰＵ７０
５は、読み込んだステータスによりデバイス７０４から
の送信完了通知を知ると、１つの送受信サイクルを終了
する。

【００２４】以上の送受信サイクルは、必要なデータ長
を中継し終えるまで繰り返される。図７のシステムで
は、この他に、ＬＡＮ７０２からＬＡＮ７０１にフレー
ムを流す場合もある。この場合には、デバイス７０３と
７０４の動作が上記とは逆になる。

【００２５】明らかなように、例えばデバイス７０３側
でステータス・データの書き込みなり、読み出しなりを
実行している際には、デバイス７０４側は（ＬＡＮ７０
２からの）データの受信中であっても、デバイス７０３
側の動作の終了を待たねばならない。この場合、デバイ
ス７０４側では、ＬＡＮ７０２から送られてくるデータ
を取り込むことができず、当該データを喪失してしまう
虞がある。

【００２６】本発明は上記事情を考慮してなされたもの
でその目的は、割り込み要因が発生したデバイスからＣ
ＰＵへの割り込みステータス通知が他のデバイスに影響
を及ぼすことなく効率的に行える情報処理システムを提
供することにある。

【００２７】

【課題を解決するための手段】本発明の第１の観点に係
る情報処理装置は、割り込み要因が発生したデバイスか
らの割り込みステータスをメモリバスに接続された共有
メモリを介してＣＰＵに通知する情報処理システムにお
いて、システム内の所定のデバイスに対応して設けら
れ、当該デバイスで割り込み要因が発生した際に生成さ
れる割り込みステータスを当該デバイスから受け取って
一時保持するための記憶手段と、この記憶手段に保持さ
れた割り込みステータスが一定量に達した場合に、当該
記憶手段に保持されている全ての割り込みステータスを
ＤＭＡによりメモリバスを介して上記共有メモリへバー
スト転送するＤＭＡ制御手段とを備えたことを特徴とす
る。ここで、上記記憶手段として、先入れ先出方式のバ
ッファ（ＦＩＦＯバッファ）、あるいはローカルメモリ
を使用するとよい。

【００２８】本発明の第２の観点に係る情報処理装置
は、割り込み要因が発生したデバイスからＣＰＵに対し
て割り込みステータスを通知する必要のある情報処理シ
ステムにおいて、システム内の所定のデバイスに対応し
て設けられ、当該デバイスで割り込み要因が発生した際
に生成される割り込みステータスを当該デバイスから受
け取って一時保持するための前記ＣＰＵから直接アクセ
ス可能な記憶手段と、上記ＣＰＵに設けられ、上記所定
のデバイスからＣＰＵに対して割り込み要求が発行され
た場合に、当該所定のデバイスに対応する上記記憶手段
に保持されている割り込みステータスをＣＰＵに読み込
む手段とを備えたことを特徴とする。ここで、上記記憶
手段として、ＦＩＦＯバッファあるいはローカルメモリ
を使用するとよい。

【００２９】上記第１の観点に係る情報処理システムに
おいて、所定のデバイスで割り込み要因が発生した際に
生成される割り込みステータスは、従来とは異なって直
接共有メモリに書き込まれず、そのデバイスに対応して
設けられた記憶手段（例えばＦＩＦＯバッファあるいは
ローカルメモリ）に一旦保持される。この動作は、上記
デバイスで割り込み要因が発生する毎に繰り返される。
この繰り返しの結果、上記記憶手段内の割り込みステー
タスの量が一定量に達すると、当該記憶手段または上記
デバイスからＤＭＡ制御手段に対してＤＭＡ要求が出さ
れ、これを受けてＤＭＡ制御手段は、当該記憶手段に保
持されている全ての割り込みステータスをＤＭＡにより
メモリバスを介して共有メモリへバースト転送する。

【００３０】この結果、共有メモリには、１回のＤＭＡ
操作で、複数回の割り込み要因発生回数分の割り込みス
テータスが書き込まれることになり、共有メモリに対す
る割り込みステータス書き込みに伴うメモリバスの占有
期間を減らすことが可能となる。

【００３１】このように第１の観点に係る情報処理シス
テムにおいては、複数回の割り込み要因発生回数分の割
り込みステータスの書き込みを１回で処理することによ
り、割り込みステータスに関するバスアクセス回数を削
減し、実行時間を短縮することで、システムの高速化を
図ることが可能となる。このことは、特に通信機器のよ
うに頻繁に受信割り込み及び送信割り込み（送受信割り
込み）が発生し、しかもそのための処理の緊急性が低い
デバイスの場合に有効である。

【００３２】上記第２の観点に係る情報処理システムに
おいて、所定のデバイスで割り込み要因が発生した際に
生成される割り込みステータスは、従来とは異なって直
接共有メモリに書き込まれず、そのデバイスに対応して
設けられた記憶手段（例えばＦＩＦＯバッファあるいは
ローカルメモリ）に一旦保持される。すると、そのデバ
イスからＣＰＵに対して割り込み要求が出される。これ
を受けてＣＰＵは、その割り込み要求元デバイスに対応
する記憶手段から、当該記憶手段に保持されている割り
込みステータスを直接読み込む。このＣＰＵによるステ
ータス読み込みは、上記記憶手段が例えばＦＩＦＯバッ
ファならば、ＩＯ（入出力）リードにより実行でき、ロ
ーカルメモリならば、ローカルメモリバスを介してのリ
ードアクセスにより実行できる。

【００３３】このように第２の観点に係る情報処理シス
テムにおいては、割り込みステータスの書き込み及び読
み出しのいずれも、共有メモリを対象とせずに行えるこ
とから、割り込みステータスアクセスに伴うメモリバス
アクセスの発生を抑えることができる。即ち、割り込み
ステータスに関するバスアクセスを削減し、実行時間を
短縮することで、システムの高速化を図ることが可能と
なる。

【００３４】

【発明の実施の形態】以下、本発明の実施の形態につき
図面を参照して説明する。［第１の実施形態］図１は本発明の第１の実施形態に係
る情報処理システムの構成を示すブロック図である。

【００３５】図１において、メモリバス１０１には、共
有メモリ１０２及びＣＰＵ１０３が接続されている。こ
のメモリバス１０１には、割り込み要因の発生時にその
割り込み要因をＣＰＵ１０３に通知するための割り込み
ステータス（割り込み要因ステータス）を生成する（通
信機器等の）デバイス１０４〜１０６も接続されてい
る。

【００３６】ＣＰＵ１０３は、メモリバス１０１の使用
に関する調停を司るアービタ（バスアービタ）１０７と
バス使用要求／許可線１０８を介して接続されている。
またデバイス１０４〜１０６も、当該アービタ１０７と
図示せぬバス使用要求／許可線を介して接続されてい
る。このアービタ１０７にはまた、後述するＤＭＡＣ
（ＤＭＡコントローラ）１１１がバス使用要求／許可線
１０９を介して接続されている。

【００３７】デバイス１０４〜１０６のうちの例えばデ
バイス１０６は、頻繁に割り込み要因が発生し、その都
度、その割り込み要因のステータス（割り込みステータ
ス）を（共有メモリ１０２を通して）ＣＰＵ１０３に通
知する必要があるものとする。このような場合、従来の
ように、その都度割り込みステータスをメモリバス１０
１を介して共有メモリ１０２に書き込んでいたのでは、
割り込みステータス書き込みにメモリバス１０１が占有
されてしまう。

【００３８】そこで本実施形態では、デバイス１０６
に、当該デバイス１０６で生成された割り込みステータ
スを一時保持するための記憶手段、例えばＦＩＦＯバッ
ファ１１０を接続すると共に、このＦＩＦＯバッファ１
１０には、当該バッファ１１０に保持された割り込みス
テータスをメモリバス１０１を介して共有メモリ１０２
にＤＭＡによりバースト転送するＤＭＡコントローラ
（以下、ＤＭＡＣと称する）１１１を接続している。上
記ＦＩＦＯバッファ１１０は、デバイス１０６での複数
回の割り込み要因発生回数分の割り込みステータスが保
持可能な構成となっており、一定量の割り込みステータ
スが保持された場合に、ＤＭＡ要求線１１２を介してＤ
ＭＡＣ１１１にＤＭＡ要求を発するようになっている。
ＤＭＡＣ１１１は、メモリバス１０１に接続される他、
バス使用要求／許可線１０９を介してアービタ１０７
に、割り込み要求線１１３を介してＣＰＵ１０３に接続
されている。

【００３９】次に、図１の構成の動作を、デバイス１０
６で割り込み要因が発生した場合を例に、図２のフロー
チャートを参照して説明する。なお、以下の動作説明文
中、（Ｄ）が付されている部分は、データ（データ授
受）に要するバスアクセスが行われることを示し、
（Ｉ）が付されている部分は、割り込み処理（ステータ
ス書き込み／読み出し）に要するバスアクセスが行われ
ることを示す（［従来の技術］の欄で述べたのと同
様）。

【００４０】（１）まず、デバイス１０６で、例えば送
受信データを共有メモリ１０２との間でメモリバス１０
１を介して授受したなどにより、割り込み要因が発生し
たものとする（Ｄ）。

【００４１】（２）すると割り込み要因発生元デバイス
１０６は、その割り込み要因のステータス（割り込みス
テータス）を生成し、当該ステータスをＦＩＦＯバッフ
ァ１１０に書き込む（ステップＳ１）。

【００４２】（３）ＦＩＦＯバッファ１１０は、当該バ
ッファ１１０に一定量の割り込みステータスが溜まった
か否かをチェックし（ステップＳ２）、一定量の割り込
みステータスが溜まっていないならば、次の割り込みス
テータスの書き込みを待つ。

【００４３】したがって、デバイス１０６で割り込み要
因が発生する毎に、上記ステップＳ１，Ｓ２が繰り返さ
れることになる。（４）やがて、ＦＩＦＯバッファ１１０に一定量の割り
込みステータスが溜まると、ＦＩＦＯバッファ１１０か
らＤＭＡＣ１１１に対し、ＤＭＡ要求線１１２を介して
ＤＭＡ要求が出される（ステップＳ３）。

【００４４】（５）ＤＭＡＣ１１１は、ＦＩＦＯバッフ
ァ１１０からＤＭＡ要求を受け取ると、メモリバス１０
１の使用権を取得するために、アービタ１０７に対し、
バス使用要求／許可線１０９（のうちのバス使用要求
線）を介してバス使用要求（バスリクエスト）を発する
（ステップＳ４）。

【００４５】（６）アービタ１０７は、ＤＭＡＣ１１１
からのバス使用要求を受け取ると、もしメモリバス１０
１が使用可能であるならば、バス使用要求／許可線１０
９（のうちのバス使用許可線）を介して要求元のＤＭＡ
Ｃ１１１にバス使用許可を送る。アービタ１０７は、こ
のバス使用許可を受け取ることで、自身がメモリバス１
０１の使用権を取得したことを認識する（ステップＳ
５）。

【００４６】（７）ＤＭＡＣ１１１は、アービタ１０７
からメモリバス１０１の使用が許可されると、その時点
においてＦＩＦＯバッファ１１０に溜まっている全ての
割り込みステータス（複数回の割り込み要因発生回数分
の割り込みステータス）をＤＭＡによりメモリバス１０
１を介して共有メモリ１０２にバースト転送して書き込
む（ステータスの）バースト書き込み動作を行う（ステ
ップＳ６）（Ｉ）。

【００４７】続いてＤＭＡＣ１１１は、割り込み要求線
１１３をアサートし、ＣＰＵ１０３に対して割り込み要
求を出す（ステップＳ７）。（８）ＤＭＡＣ１１１からの割り込み要求を受けたＣＰ
Ｕ１０３は、アービタ１０７に対し、バス使用要求／許
可線１０８（のうちのバス使用要求線）を介してバス使
用要求を発する（ステップＳ８）。

【００４８】（９）アービタ１０７は、ＣＰＵ１０３か
らのバス使用要求を受け取ると、メモリバス１０１が使
用可能であるならば、バス使用要求／許可線１０８（の
うちのバス使用許可線）を介して要求元のＣＰＵ１０３
にバス使用許可を送る。ＣＰＵ１０３は、このバス使用
許可を受け取ることで、自身がメモリバス１０１の使用
権を取得したことを認識する（ステップＳ９）。

【００４９】（１０）ＣＰＵ１０３は、アービタ１０７
からメモリバス１０１の使用が許可されると、当該メモ
リバス１０１を介して共有メモリ１０２にリードアクセ
スし、（先にＤＭＡＣ１１１が書き込んだ）複数回の割
り込み要因発生回数分の割り込みステータスを読み込む
（ステップＳ１０）（Ｉ）。

【００５０】このように、本実施形態におけるメモリバ
スアクセスは、（デバイス１０６での）複数回の割り込
み要因発生に対し、ＤＭＡＣ１１１によるステータス書
き込みと、ＣＰＵ１０３によるステータス読み出しの２
回行われる。

【００５１】即ち本実施形態においては、実際のメモリ
バスアクセス動作として、従来技術であれば、（Ｄ）
（Ｉ）（Ｉ）（Ｄ）（Ｉ）（Ｉ）（Ｄ）（Ｉ）（Ｉ）
（Ｄ）（Ｉ）（Ｉ）のような繰り返しを、（Ｉ）を複数
回の割り込み要因発生回数分（例えば４回分）まとめて
行えるようにすることで、（Ｄ）（Ｄ）（Ｄ）（Ｄ）
（Ｉ）（Ｉ）と短縮してメモリバス１０１の占有時間を
減らし、図１のシステムでの処理の高速化を図ることが
できる。

【００５２】なお、本実施形態では、割り込みステータ
スを一時保持しておく記憶手段としてＦＩＦＯバッファ
１１０を用いた場合について説明したが、例えばローカ
ルメモリを用いることも可能である。以下、割り込みス
テータスの一時保持用にローカルメモリを用いた第２の
実施形態につき説明する。［第２の実施形態］図３は本発明の第２の実施形態に係
る情報処理システムの構成を示すブロック図であり、図
１と同一部分には同一符号を付してある。

【００５３】図３のシステムが図１のシステムと異なる
点は、デバイス１０６に代えてデバイス３０１を用いる
と共に、割り込みステータスの一時保持用の記憶手段と
してＦＩＦＯバッファ１１０に代えてローカルメモリ３
０２を用いていることである。デバイス３０１は（デバ
イス１０６と異なって）、ローカルメモリ３０２に溜ま
った割り込みステータスの量を管理（カウント）する機
能を有しており、一定量溜まるとＤＭＡ要求線１１２を
介してＤＭＡＣ１１１にＤＭＡ要求を出す。

【００５４】図３のシステムにおいても、デバイス３０
１で割り込み要因が発生する（Ｄ）毎に、割り込みステ
ータスをローカルメモリ３０２に書き込む前記ステップ
Ｓ１，Ｓ２と同様の動作が繰り返され、当該ローカルメ
モリ３０２に一定量の割り込みステータスが溜まった段
階で、デバイス３０１からＤＭＡＣ１１１にＤＭＡ要求
が出される。

【００５５】以下の動作は、ＦＩＦＯバッファ１１０が
ローカルメモリ３０２に代わった点を除いて前記第１の
実施形態と同様である。即ち、ローカルメモリ３０２に
溜まっている一定量の割り込みステータス（複数回の割
り込み要因発生回数分の割り込みステータス）をＤＭＡ
Ｃ１１１により共有メモリ１０２にバースト転送して書
き込む動作（Ｉ）と、その共有メモリ１０２に書き込ま
れた複数回の割り込み要因発生回数分の割り込みステー
タスをＣＰＵ１０３が読み込む動作（Ｉ）を含む処理
が、前記ステップＳ４〜Ｓ１０と同様の手順で行われ
る。

【００５６】したがって本実施形態におけるメモリバス
アクセスも、前記第１の実施形態と同様に、（デバイス
３０１での）複数回の割り込み要因発生に対し、ＤＭＡ
Ｃ１１１によるステータス書き込みと、ＣＰＵ１０３に
よるステータス読み出しの２回行われる。

【００５７】即ち本実施形態においては、実際のメモリ
バスアクセス動作として、従来技術であれば、（Ｄ）
（Ｉ）（Ｉ）（Ｄ）（Ｉ）（Ｉ）（Ｄ）（Ｉ）（Ｉ）
（Ｄ）（Ｉ）（Ｉ）のような繰り返しを、（Ｉ）を複数
回の割り込み要因発生回数分（例えば４回分）まとめて
行えるようにすることで、（Ｄ）（Ｄ）（Ｄ）（Ｄ）
（Ｉ）（Ｉ）と短縮してメモリバス１０１の占有時間を
減らし、図３のシステムでの処理の高速化を図ることが
できる。

【００５８】なお、以上に述べた第１（第２）の実施形
態では、デバイス１０６（３０１）での割り込み発生の
要因となるデータ（例えば送受信データ）については、
従来と同様にメモリバス１０１を介して直接共有メモリ
１０２に書き込むものとしているが、割り込みステータ
スと同様にＦＩＦＯバッファ１１０（ローカルメモリ３
０２）に書き込み、ＤＭＡＣ１１１により共有メモリ１
０２にバースト転送するようにしても構わない。この場
合には、メモリバス１０１の占有時間を一層削減でき
る。特に、ローカルメモリ３０２を用いた場合には、十
分な記憶容量の確保が容易であることから、この方式を
適用するとよい。

【００５９】また、デバイス１０６またはデバイス３０
１以外のデバイス（１０４，１０５）における割り込み
要因発生時の処理についても、頻繁に割り込み要因が発
生し、しかもそのための処理の緊急性が低いデバイスに
ついては、同様の扱いが行えるようにするとよい。

【００６０】以上の第１及び第２の実施形態では、割り
込み要因が発生したデバイスからの割り込みステータス
を直接共有メモリ１０２に書き込みはしないものの、こ
の共有メモリ１０２を通して当該割り込みステータスが
ＣＰＵ１０３に通知されるようにしている。この場合、
割り込み要因発生に伴う（Ｉ）の動作回数を減らすこと
はできるものの、皆無にすることはできない。そこで、
この割り込み要因発生に伴う（Ｉ）の動作回数を皆無に
した第３の実施形態につき説明する。［第３の実施形態］図４は本発明の第２の実施形態に係
る情報処理システムの構成を示すブロック図である。

【００６１】図１において、メモリバス４０１には、共
有メモリ４０２及びＣＰＵ４０３が接続されている。こ
のメモリバス４０１には、割り込み要因の発生時にその
割り込み要因をＣＰＵ４０３に通知するための割り込み
ステータス（割り込み要因ステータス）を生成する（通
信機器等の）デバイス４０４〜４０６も接続されてい
る。

【００６２】デバイス４０４〜４０６のうちの例えばデ
バイス４０６は、頻繁に割り込み要因が発生し、その都
度、その割り込み要因のステータス（割り込みステータ
ス）をＣＰＵ４０３に通知する必要があるものとする。
このような場合、従来のように、その都度割り込みステ
ータスをメモリバス４０１を介して共有メモリ４０２に
書き込んでいたのでは、割り込みステータスの書き込み
と読み出しにメモリバス４０１が占有されてしまう。

【００６３】そこで本実施形態では、デバイス４０６
に、当該デバイス４０６で生成された割り込みステータ
スを一時保持するための記憶手段、例えばＦＩＦＯバッ
ファ４０７を接続すると共に、このＦＩＦＯバッファ４
０７をＣＰＵ４０３からＩＯリード（ＩＯアクセス）可
能なＩＯバス４０９（入出力バス）に接続している。ま
たデバイス４０６は、割り込み要求線４０８を介してＣ
ＰＵ４０３に接続されている。

【００６４】なお、図４では、ＣＰＵ４０３、デバイス
４０４〜４０６などからの（メモリバス４０１の使用に
関する）バス使用要求を調停するアービタなどは省略さ
れている。

【００６５】次に、図４の構成の動作を、デバイス４０
６で割り込み要因が発生した場合を例に説明する。（１）まず、デバイス４０６で、例えば送受信データを
共有メモリ４０２との間でメモリバス４０１を介して授
受したなどにより、割り込み要因が発生したものとする
（Ｄ）。

【００６６】（２）すると割り込み要因発生元デバイス
４０６は、その割り込み要因のステータス（割り込みス
テータス）を生成し、当該ステータスをＦＩＦＯバッフ
ァ４０７に書き込む。

【００６７】続いてデバイス４０６は、割り込み要求線
４０８をアサートし、ＣＰＵ４０３に対して割り込み要
求を出す。（３）デバイス４０６からの割り込み要求を受けたＣＰ
Ｕ４０３は、ＩＯバス４０９を介してＦＩＦＯバッファ
４０７をＩＯリードし、当該バッファ４０７に保持され
ている割り込みステータスを読み込む。

【００６８】このようにＣＰＵ４０３がＦＩＦＯバッフ
ァ４０７をＩＯリードするため、ＩＯバスアクセス１回
で終了し、メモリバス４０１の占有はなされない。ま
た、デバイス４０６からの割り込みステータスをＣＰＵ
４０３に通知するのに共有メモリ４０２を用いないこと
から、ソフトウェアによる当該共有メモリ４０２上の割
り込みステータス保持領域の管理が簡略化される。

【００６９】即ち本実施形態においては、実際のメモリ
バスアクセス動作として、従来技術であれば、（Ｄ）
（Ｉ）（Ｉ）（Ｄ）（Ｉ）（Ｉ）（Ｄ）（Ｉ）（Ｉ）
（Ｄ）（Ｉ）（Ｉ）のような繰り返しを、（Ｉ）の処理
にメモリバス４０１を使用しないことで（Ｄ）（Ｄ）
（Ｄ）（Ｄ）と短縮し、図４のシステムでの処理の高速
化を図ることができる。

【００７０】なお、本実施形態では、割り込みステータ
スを一時保持するたるの記憶手段としてＦＩＦＯバッフ
ァ４０７を用いた場合について説明したが、例えばロー
カルメモリを用いることも可能である。以下、割り込み
ステータスの一時保持用にローカルメモリを用いた第４
の実施形態につき説明する。［第４の実施形態］図５は本発明の第４の実施形態に係
る情報処理システムの構成を示すブロック図であり、図
４と同一部分には同一符号を付してある。

【００７１】図５のシステムが図４のシステムと異なる
点は、デバイス４０６に代えてデバイス５０１を用いる
と共に、割り込みステータスの一時保持用の記憶手段と
してＦＩＦＯバッファ４０７に代えてローカルメモリ５
０２を用いていることである。デバイス５０１は、割り
込み要因発生時には、割り込みステータスをローカルメ
モリ５０２に書き込むようになっている。

【００７２】また、図５のシステムが図４のシステムと
異なる点は、ＣＰＵ４０３に代えてＣＰＵ５０３を用
い、ローカルメモリ５０２に保持されている割り込みス
テータスをローカルメモリバス５０４を介して当該ＣＰ
Ｕ５０３に読み込めるようにしていることである。

【００７３】なお、図５では、ＣＰＵ５０３、デバイス
４０４，４０５，５０１などからの（メモリバス４０１
の使用に関する）バス使用要求を調停するアービタなど
は省略されている。

【００７４】次に、図５の構成の動作を、デバイス５０
１で割り込み要因が発生した場合を例に説明する。（１）まず、デバイス５０１で、例えば送受信データを
共有メモリ４０２との間でメモリバス４０１を介して授
受したなどにより、割り込み要因が発生したものとする
（Ｄ）。

【００７５】（２）すると割り込み要因発生元デバイス
５０１は、その割り込み要因のステータス（割り込みス
テータス）を生成し、当該ステータスをローカルメモリ
５０２に書き込む。

【００７６】続いてデバイス５０１は、割り込み要求線
４０８をアサートし、ＣＰＵ５０３に対して割り込み要
求を出す。（３）デバイス５０１からの割り込み要求を受けたＣＰ
Ｕ５０３は、ローカルメモリバス５０４を介してローカ
ルメモリ５０２をリードし、当該メモリ５０２に保持さ
れている割り込みステータスを読み込む。

【００７７】このようにデバイス５０１からの割り込み
ステータスを共有メモリ４０２を介さずにＣＰＵ４０３
に通知できることから、その際にメモリバス４０１の占
有はなされない。

【００７８】即ち本実施形態においては、実際のメモリ
バスアクセス動作として、従来技術であれば、（Ｄ）
（Ｉ）（Ｉ）（Ｄ）（Ｉ）（Ｉ）（Ｄ）（Ｉ）（Ｉ）
（Ｄ）（Ｉ）（Ｉ）のような繰り返しを、（Ｉ）の処理
にメモリバス４０１を使用しないことで（Ｄ）（Ｄ）
（Ｄ）（Ｄ）と短縮し、図５のシステムでの処理の高速
化を図ることができる。

【００７９】なお、以上に述べた第３（第４）の実施形
態では、デバイス４０６（５０１）での割り込み発生の
要因となるデータ（例えば送受信データ）については、
従来と同様にメモリバス４０１を介して直接共有メモリ
４０２に書き込むものとしているが、割り込みステータ
スと同様にＦＩＦＯバッファ４０７（ローカルメモリ５
０２）に書き込み、ＣＰＵ４０３（５０３）からＩＯバ
ス４０９（ローカルメモリバス５０４）を介して直接リ
ードするようにしても構わない。この場合には、メモリ
バス４０１の占有時間を一層削減できる。特に、ローカ
ルメモリ５０２を用いた場合には、十分な記憶容量の確
保が容易であることから、この方式を適用するとよい。

【００８０】

【発明の効果】以上詳述したように本発明によれば、割
り込み要因が発生したデバイスからＣＰＵに対して共有
メモリを介して割り込みステータスを通知する方式を適
用する場合に、複数回の割り込み要因発生回数分の割り
込みステータスをまとめて処理できるため、割り込み要
因発生に伴うメモリバスアクセスの占有時間が減少し、
メモリバス性能が向上してシステム全体の高速化が図れ
る。また本発明によれば、割り込み要因が発生したデバ
イスからＣＰＵへの割り込みステータス通知を共有メモ
リアクセスを必要とせずに実現することもできる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る情報処理システ
ムの構成を示すブロック図。

【図２】図１の構成の動作を、デバイス１０６で割り込
み要因が発生した場合を例に説明するためのフローチャ
ート。

【図３】本発明の第２の実施形態に係る情報処理システ
ムの構成を示すブロック図。

【図４】本発明の第３の実施形態に係る情報処理システ
ムの構成を示すブロック図。

【図５】本発明の第４の実施形態に係る情報処理システ
ムの構成を示すブロック図。

【図６】従来の情報処理システムの構成を示すブロック
図。

【図７】２つのＬＡＮ間でフレームを中継する情報処理
システムの一般的な構成を示す図。

【符号の説明】

１０１，４０１…メモリバス、１０２，４０２…共有メモリ、１０３，４０３，５０３…ＣＰＵ、１０６，３０１，４０６，５０１…デバイス（所定のデ
バイス）、１０７…アービタ、１１０，４０７…ＦＩＦＯバッファ（記憶手段）、１１１…ＤＭＡコントローラ（ＤＭＡＣ）、３０２，５０２…ローカルメモリ（記憶手段）、４０９…ＩＯバス、５０４…ローカルメモリバス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者細島満蔵東京都青梅市新町1381番地１東芝コンピュ―タエンジニアリング株式会社内 (72)発明者櫛谷和浩東京都青梅市新町1381番地１東芝コンピュ―タエンジニアリング株式会社内 (72)発明者中野伸一東京都青梅市新町1381番地１東芝コンピュ―タエンジニアリング株式会社内 (72)発明者竹腰晋東京都青梅市新町1381番地１東芝コンピュ―タエンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】割り込み要因が発生したデバイスからの
割り込みステータスをメモリバスに接続された共有メモ
リを介してＣＰＵに通知する情報処理システムにおい
て、システム内の所定のデバイスに対応して設けられ、当該
デバイスで割り込み要因が発生した際に生成される割り
込みステータスを当該デバイスから受け取って一時保持
するための記憶手段と、この記憶手段に保持された割り込みステータスが一定量
に達した場合に、当該記憶手段に保持されている全ての
割り込みステータスをＤＭＡ（ダイレクトメモリアクセ
ス）により前記メモリバスを介して前記共有メモリへバ
ースト転送するＤＭＡ制御手段とを具備することを特徴
とする情報処理システム。
【請求項２】割り込み要因が発生したデバイスからＣ
ＰＵに対して割り込みステータスを通知する必要のある
情報処理システムにおいて、システム内の所定のデバイスに対応して設けられ、当該
デバイスで割り込み要因が発生した際に生成される割り
込みステータスを当該デバイスから受け取って一時保持
するための前記ＣＰＵから直接アクセス可能な記憶手段
と、前記ＣＰＵに設けられ、前記所定のデバイスから前記Ｃ
ＰＵに対して割り込み要求が発行された場合に、当該所
定のデバイスに対応する前記記憶手段に保持されている
前記割り込みステータスを前記ＣＰＵに読み込む手段と
を具備することを特徴とする情報処理システム。