JPH04178869A - マルチプロセッサシステムの割込み制御装置とその割込み通信方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は共有バスで結合されたマルチプロセッサシス
テムで各処理装置の均一な負荷分散を高そ 速に実現できる割込み制御装置と捗の割込み通信方法に
関する。

［従来の技術］ 第８図幅例えば文献（３２−ｂｉｔ　ｃｏｍｐｕｔｅｒ
　ｓｙｓｔｅｍｓｈａｒｅｓ　１ｏａｄ　ｅｑｕａｌｌ
ｙ　ａｍｏｎｇ　ｕｐ　ｔｏ　１２　ｐｒｏｃｅｓｓ。

ｒｓ、　Ｅｌｅｃｔｒｏｎｉｃ　Ｄｅｓｉｇｎ、　Ｓｅ
ｐｔｅｍｂｅｒ　６，１９８４．　ｐｐ。

１５３−１６８　）に示された従来例のマルチプロセッ
サシステムにおける割込み制御装置系の構成ブロック図
である。

図において、（１）〜（１２）は処理装置（１００）と
その割込み制御装置（２００）から成るプロセッサモジ
ュール、　（１３）〜（１６）は入出力制御装置（３０
０）とその割込み制御装置（４００）から成る入出力制
御モジュール、　（１７）は共有バス（１８）に結合さ
れた共有記憶装置、　（１８）は共有記憶装置（１７）
と処理装置（１００）と入出力制御装置（３００）とを
結合したシステムバスとしての共有バス、　（１９）は
プロセッサモジュール用割込み制御装置（２００）と入
出力制御モジュール用割込み制御装置ｉｔ　（４００）
とを結合した５ＬＩＣ（Ｓｙｓｔｅｍ　Ｌｉｎｋ　ａｎ
ｄ　Ｉｎｔｅｒｒｕｐｔ　Ｃｏｎｔｒｏｌｌｅｒ）バス
としての専用バス、　　（１００）は共有バス（１８）
に結合された処理装置、　　（２００）は処理装置（１
００）と専用バス（１９）とに結合されたプロセッサモ
ジュール用割込み制御装置、　　（３００）は共有バス
（１８）に結合された入出力制御装置、　　（４００）
は入出力制御装置（３００）と専用バス（１９）とに結
合された入出力制御モジュール用割込み制御装置である
。

上記従来例のマルチプロセッサシステムにおける割込み
制御装置は９例えばいずれかの入出力制御装置（３００
）で割込み要求収入出力処理の終了など汗発生したとき
、まず当該入出力制御モジュール用割込み制御装置（４
００）が専用バス（１９）へ割込み要求を出力する。

次に、各プロセッサモジュール相開込み制御装置（２０
０）が専用バス（１９）から割込み要求を受信後専用バ
ス（１９）を使って相互の競合を調停する。そして調停
の結果９例えば最下位実行レベルを記憶しているいずれ
かのプロセッサモジュール用割込み制御装置（２００）
が割込み要求を獲得し、当該処理装置（１００）へ割込
みを指示する。

ここで、専用バス（１９）を介して割込みメツセージと
これの受諾メツセージがあり、受諾メツセージが同時に
複数生じたとき、第９図に示す専用バス上のパケット情
報で先頭の衝突する部分を論理和して専用バス（１９）
上の優先度を調べ優先度の高い受諾メツセージを残す。

この受諾メツセージを返送したプロセッサモジュール用
割込み制御装置（２００）が割込み要求を受信したこと
になる。

要するに、最下位実行レベルの仕事をしている処理装置
（１００）が割込み要求を受信して、より実行レベルの
高い仕事をしている他の処理装置（１００）を妨害しな
いようにする。また割込み処理中は割込み要求を受信し
た処理装置（１００）の実行レベルを高くして次の割込
み要求を他の処理装置（１００）が受信するように制御
し９割込み処理を分散する。このように割込み要求を受
信する処理装置（１００）を動的に決定して負荷を均一
に分散し使用効率を高めている。

［発明が解決しようとする課題］ 上記のような従来のマルチプロセッサシステムにおける
プロセッサモジュール用割込み制御装置では１割込みモ
ジュール（割込み要求を発生する入出力制御モジュール
またはプロセッサモジュール）から割込み要求を受信し
てから専用バス上で相互間の競合を調停しているため応
答が遅い問題点があった。

この発明が解決しようとする課題は、共有バスだけで割
込みを通信し１割込み要求を受信すべき均一な負荷分散
を高速に実現するマルチプロセッサシステムの割込み制
御方式を提供することにある。

［課題を解決するための手段］ 上記課題を達成するためこの発明のマルチプロセッサシ
ステムは、複数のプロセッサモジュール（処理装置とそ
の割込み制御装置から成る）と。

複数の入出力制御モジュール（入出力制御装置とその割
込み制御装置から成る）と、共有記憶装置と、これらを
結合した共有バスとを備え、プロセッサモジュール用及
び入出力制御モジュール用割込み制御装置において１次
の手段と過程を含むことを特徴とする。

プロセッサモジュール用割込み制御装置で、各処理装置
の実行レベルを通知の都度記憶する実行レベルレジスタ
と１割込み要求を受信すべき処理装置の優先度を判定す
る割込み優先度判定手段とを設け１割込み発生時に、実
行レベルレジスタで記憶した各処理装置の実行レベルか
ら割込み優先度判定手段で当該処理装置自身が割込み要
求を受信すべきかどうかを予め判定する。更に各処理装
置の中で最下位の実行レベルと共有バスからのデータ線
上の割込み要求情報に含まれる割込みレベルとを比較す
る割込みレベル比較手段を設け１割込み受信時に１割込
み優先度判定手段で検出した各処理装置中の最下位実行
レベルと比較して当該割込みレベルの方が高いときだけ
、実行レベルレジスタで記憶した９割込み要求を受信す
る当該処理装置の最下位実行レベルを当該割込みレベル
に更新する。

また割込みモジュール（入出力制御モユールまたはプロ
セッサモジュール）用割込み制御装置で。

当該入出力制御装置または処理装置からのデータ線上の
割込み要求情報を一次的に記憶する割込み要求情報レジ
スタと、共有バス上の再実行バスサイクル時を遅延する
時間を計数するタイマとを設け９割込みの再実行要求時
に９割込み要求情報レジスタで記憶した割込み要求情報
をタイマで計数した時間だけ遅延させて出力し１割込み
のバスサイクルを再実行する。

また上記割込み制御装置の割込み通信方法は。

当該割込みモジュール（入出力制御モジュールまたはプ
ロセッサモジュール）が共有バスのバスサイクルで割込
み要求情報を転送する。そして各プロセッサモジュール
がすべての処理装置の中で。

最下位の実行レベルと割込み要求情報に含まれる割込み
レベルとを比較した結果で９割込み要求の受信完了また
は再実行要求を応答する。

［作用］ 上記のように構成したマルチプロセッサシステムの割込
み制御装置は、まずプロセッサモジュール用割込み制御
装置では割込み発生時に９割込み優先度判定手段が実行
レベルレジスタで記憶した各処理装置の実行レベルから
、当該処理装置自身が割込み要求を受信すべきかどうか
を予め判定する。また割込み受信時に９割込みレベル比
較手段が割込み優先度判定手段で検出した各処理装置中
の最下位実行レベルと比較して当該割込みレベルの方が
高いときだけ、実行レベルレジスタで記憶した１割込み
要求を受信する当該処理装置の最下位実行レベルを当該
割込みレベルに更新する。

次に９割込みモジュール用割込み制御装置では割込みの
再実行要求時に９割込み要求情報レジスタが一次的に記
憶した。当該入出力制御装置または処理装置からのデー
タ線上の割込み要求情報をタイマで計数した時間だけ遅
延させて出力し９割の 込み轢バスサイクルを再実行する。

［実施例］ 第１図はこの発明の一実施例を示すマルチプロセッサシ
ステムにおけるプロセッサモジュールの構成ブロック図
である。

図において、　（１００）、　（２００）および（１８
）は上記従東側を示す第８図の（１００）、　（２００
）および（１８）に対応する処理装置、プロセッサモジ
ュール用割込み制御装置および共有バス、　（１００−
１〜５）は処理装置（１００）に含まれるマルチプロセ
ッサ、アドレスバッファ、データバッファ、転送制御回
路およびアドレスデコーダ、　（２００−１〜６）はプ
ロセッサモジュール用割込み制御装置（２００）に含ま
れる制御回路。

プロセッサ番号レジスタ、割込み要求情報レジスタ、デ
ータバッファ、実行レベルレジスタおよび割込み優先度
判定手段である。なお９割込み要求情報レジスタ　（２
００−３）は、共有バス（１８）からのデータ線上の割
込み要求情報を記憶するもので、ＦＩ　Ｆ　Ｏ（Ｆｉｒ
ｓｔ−Ｉｎ　Ｆｉｒｓｔ−Ｏｕｔ）メモリで構成し、複
数の割込み要求情報を記憶するものでもよい。

上記実施例のマルチプロセッサシステムのプロセッサモ
ジュール用割込み制御装置（２００）は、共有バス（１
８）で結合された各処理装置（１００）の実行レベルを
通知の都度記憶する実行レベルレジスタ（２００−５）
と割込み要求を受信すべき処理装置（１００）の優先度
を判定する割込み優先度判定手段（２００−６）とを設
け９割込み受信の諾否を予め判定して高速に応答するよ
うに作用する。なお、初期化処理で実行レベルレジスタ
　（２００−５）の内容を消去し自身のマイクロプロセ
ッサ（１００−１）の識別番号をプロセッサ番号レジス
タ（２００−２）に書込んでおくものとする。また処理
装置（ｉｏｏ）の実行レベルは例えば応用プログラム、
基本ソフトウェア、オペレーティングシステムおよび割
込み処理プログラムの各実行の順で高いものとする。

まず、実行レベルレジスタ　（２００−５）は、下記の
ように出力された自身または他の処理装置の実行レベル
を記憶する。当該処理装置（１００）自身の実行レベル
変更時には、マイクロプロセッサ（１００−１）からの
自身の実行レベル符号とプロセッサ番号レジスタ　（２
００−２）からの自身のプロセッサ番号とをデータバッ
ファ（２００−４）が合成して共有バス（１８）からの
データ線に出力する。この合成信号（１１１）を制御回
路（２００−１）の第２図に示す実行レベル書込み指令
手段が復号して実行レベルレジスキ タ　（２００−５）の自身プロセッサ番号に対応したレ
ジスタを選択し、自身の実行レベル書込み信号（１１２
）を出力する。

また、他の処理装置（１００）の実行レベル変更を４ｉ
−逮゛ 丹藷する共有バス（１８）上のバスサイクル発生時には
、共有バス（１８）のアドレス線からの特定バスサイク
ルアドレス（１１０）を制御回路（２００−１）の第２
図に示すアドレス解読手段が復号して転送制御回路（１
０（１−４）からのストローブ信号（１０１）でゲート
し、第２図の競合調停手段（マイクロプロセッサ（１０
０−１）とヶ共有バス（１８）からの要求の競合を調停
する）に調停要求信号（１１５）を発して競合を調停し
た結果として調停応答信号（１１６）を受け、実行レベ
ル費更要求信号（１１３）を出力する。この変更要求信
号（１１３）に応じて、第２図の実行レベル書込み指令
手段が実行レベルレジスタ　（２００−５）の他のプロ
セッサ番号に対応したレジスタを選択し他の実行レベル
書込み信号（１１２）を出力する。同時に第２図の応答
制御手段は肯定応答指令信号（１０４）を有効にする。

次に１割込み優先度判定手段（２０（１６）は、第４図
のように実行レベルレジスタ　（２００−５）がらの各
出力（ＲＯ−Ｒ１５）の中から最下位の実行レベルを検
出した最下位実行レベル符号（１０７）と、実行レベル
レジスタ　（２００−５）からの各出力（ＲＯ〜Ｒ１５
）とを比較し９等しいときの１出力又は等しくないとき
の０出力の中からより小さいプロセッサ番号を上位優先
で符号化した割込み受信プロセッサ番号（１０８）と、
プロセッサ番号レジスタ　（２００−２）からの自身の
プロセッサ番号（１０６）とを比較して、−致するかど
うかで当該処理装置（１，００）自身が次に発生する割
込み要求を受信すべきかどうかを判定し２割込み受信許
可信号（１０９）を有効または無効にする。

そして割込みモジュール（入出力制御モジュールまたは
プロセッサモジュール）の割込みを要求する共有バス（
１８）上のバスサイクル発生時には。

共有バス（１８）のアドレス線からの特定バスサイクル
アドレス　（１１０）を制御回路（２００−１）の第２
図に示すアドレス解読手段が復号して前記ストローブ信
号（１０１）でゲートシ、第２図の競合調停手段に調停
要求信号（１１５）を鈍して、競合を調停した結果とし
て調停応答信号（１１６）を受け９割込み要求信号（１
１４）を出力する。この割込み要求信号（１１４）に応
じて割込み優先度判定手段（２００−６）からの割込み
受信許可信号（１０９）の有効時は、第２図の割込み保
持手段がセット状態で割込み信号（１０３）を有効にす
る。同時に第２図の応答制御手段は肯定応答指令信号（
１０４）を有効にする。そして、転送制御回路（１００
−４）は共有バス（１８）にバスサイクルの終了を要求
する。また、マイクロプロセッサ（１００−１）は有効
の前記割込み信号（１０３）を受信し連続した他の割込
みの受信を他のマイクロプロセッサ（１００−１）に実
行させるように、自身の実行し子゛ ベルを最も高くしてから、アドレスレコーダ（１００−
５）を介して共有バス（１８）からのデータ線上の割込
み要求情報（１２０）　（図５のように割込みレベル符
号と割込み要求元識別符号と割込みベクタから成る）の
入力指令信号（１０２）を出力する。そして割込み要求
情報レジスタ　（２００−３）から、マイクロプロセッ
サ（１００−１）のデータ線に出力された割込み要求情
報（１２０）を読取って割込み処理を開始する。割込み
信号（１０３）が有効になってから、マイクロプロセッ
サ（１００−１）が割込み要求情報（１２０）を読取る
までの期間に、別の割込みを要求するバスサイクルが発
生したときは、第２図の競合調停手段は割込み要求情報
入力指令信号（１０２）を受けて割込み無効指令信号（
１１７）を出力し、第２図のみ 割込み保持手段をリット状態にし割込み信号（１０３）
を無効にする。同時に第２図の応答制御手段は再実行要
求の応答指令信号（１０５）を有効にする。

そして転送制御回路（１００−４）は共有バス（１８）
にバスサイクルの再実行を要求する。

なお、上記実施例のプロセッサモジュール相開込み制御
装置（２００）は第２図より割込み処理プログラムの実
行レベルで、Ｘその制御回路（２００−１）の作用を説
明したが、更に、割込みレベル分が追加され実行レベル
が１６段階程度に多い場合の割込み要求を受信するとき
は、第３図のように割込みレベル比較手段（２００−７
）を設け、最下位実行レベル符号（１０７）と割込み要
求情報（１２０）の割込みレベル符号とを比較して２割
込みレベルの方が低いときは割込みレベル符号（ｌ１９
）を無効にする。このとき割込み要求を受信しないで再
実行するように、第３図の割込み保持手段はセットを禁
止して割込み信号（１０３）を無効にする。同時に第３
図の応答制御手段値再実行要求の応答指令信号（１０５
）を有効にする。一方９割込みレベルの方が等しいか高
いときは割込みレベル符号（１１，９）を有効にする。

このとき割込み優先度判定手段（２００−６）からの割
込み受信許可信号（１０９）の有効時は、実行レベルレ
ジスタ（２００−５）で記憶した９割込みを受信する当
該処理装置（１００）の最下位実行レベルを当該割込み
レベルに更新するように第３図の実行レベル書込み指令
手段は、第３図の選択手段で選択された出力（１１８）
の割込み受信プロセッサ番号（１０８）を復号して、実
行レベルレジスタ　（２００〜５）の割込み受信プロセ
ッサ番号に対応したレジスタを選択し、前記割込みレベ
ル符号（１１９）を実行レベルとする書込み信号（１１
２）を出力する。一方。

割込み受信許可信号（１０９）の無効時は、他の処理装
置（１００）の実行レベル変更を実行レベルレジスタ（
２００−５）に同時に反映するように、第３図の実行レ
ベル書込み指令手段は共有バス（１８）からの制ｍｉＩ
上のバスサイクル応答信号（１２１）を監視し。

肯定応答時は第３図の選択手段で選択された出力（１１
８）の合成信号（１１１）を復号して実行レベルレジス
タ　（２００−５）の当該プロセッサ番号に対応したレ
ジスタを選択し、当該実行レベル書込み信号（１１２）
を出力する。また再実行要求の応答時は実行レベルレジ
スタ　（２００−５）へ〇書込を禁止する。

第６図はこの発明の他の実施例を示すマルチプロセッサ
システムにおける入出力制御モジュールの構成ブロック
図である。

図において、　（３００）、　（４００）および（１８
）は上記従来例を示す第８図の（３００）、　（４００
）および（１８）に対応する入出力制御装置、入出力制
御モジュール用割込み制御装置および共有バス、　（３
００−１〜５）は入出力制御装置（３００）に含まれる
入出力制御プロセッサ、アドレスバッファ、データバッ
ファ、転送制御回路およびアドレスデコーダ、　（４０
０−１〜３）は入出力制御モジュール用割込み制御装置
（４００）に含まれる制御回路１割込み要求情報レジス
タおよびタイマである。なお９割込み要求情報レジスタ
（４００−２）は入出力制御装置（３００）からのデー
タ線上の割込み要求情報を記憶するものである。

上記実施例のマルチプロセッサシステムの入出力制御モ
ジュール用割込み制御装置（４００）は、共有バス（１
８）で結合された当該入出力制御装置（３００）からの
データ線上の割込み要求情報を一次的に記憶する割込み
要求情報レジスタ　（４００−２）と共有バス（１８）
上の再実行バスサイクル時を遅延する時間を計数するタ
イマ（４，０Ｏ−３）とを設け、再実行時の受信確率が
高くなるようにタイマ（４００−３）の遅延時間を設定
できるようにする。

まず１割込み要求情報レジスタ（４００−２）は、当該
入出力制御装置（３００）がアドレスデコーダ（３００
−５）を介して圧力する割込み指令信号（３０１）で。

当該割込み要求情報を取込み記憶する。同時に制御回路
（４００−１）は転送制御回路（３００−４）に割込み
要求バスサイクルを指示する。そして割込み要求情報レ
ジスタ　（４００−２）は、転送制御回路（３００−４
）が共有バス（１８）の使用権を確保し１割込み要求の
バスサイクルを実行する時、制御回路（４００−１）か
らの割込み情報出力指令信号（３０２）で割込み要求情
報を出力する。ここで再実行要求の応答でバスサイクル
を終了する時は割込み要求情報の出力を停止し、転送制
御回路（３００−４）から制御回路（４００−１）に再
実行を通知する。

次にタイマ（４００−３）は、再実行通知を受けた制御
回路（４００−１）から出力する計数開始信号（３０３
）で起動し、所定の遅延時間に達すると計数終了信号（
３０４）を制御回路（４００−１）へ出力する。同時に
制御回路（４００−１）は転送制御回路（３０（１４）
に割込み要求バスサイクルを指示する。そして割込み要
求情報レジスタ　（４００−２）は、転送制御回路（３
００−４）が共有バス（１８）の使用権を確保し１割込
み要求のバスサイクルを再実行する時、制御回路（４０
０−１）からの割込み情報出力指令信号（３０２）で割
込み要求情報を出力する。ここで、肯定応答でバスサイ
クルを終了する時は転送制御回路（３００−４）から制
御回路（４００−１）にサイクル完了を通知する。

そして入出力制御プロセッサ（３００−１）は、制御回
路（４００−１）の内蔵ステータス情報を読出して割込
み指令の終了を知る。

なお、上記実施例では入出力制御モジュールを割込みモ
ジュールとして説明したが、プロセッサモジュールを割
込みモジュールとしてプロセッサモジュール用割込み制
御装置（２００）に、同様の割込み要求情報レジスタ　
（４００−２）とタイマ（４００−３）を設けても同様
の効果があることはいうまでもない。

第７図はこの発明の上記実施例に示すマルチプロセッサ
システムにおける割込み制御装置の割込み通信方法で、
共有バス（１８）を介して割込みモジュールと各プロセ
ッサモジュールとの間で割込みを要求するバスサイクル
発生時の実行レベル遷移を示す図である。

まず、初期状態でプロセッサ番号Ｐ−１，Ｐ−２および
Ｐ−３の各処理装置（１００）の実行レベルはそれぞれ
２，２および１０である。この時の最下位実行レベル２
のＰ−１は次の割込み要求の受信義務がある（遷移状態
Ｓｌ）。

次に割込みレベル９の割込みを要求した時、Ｐ−１は割
込み要求を受信し、肯定応答でバスサイクルを終了させ
る。この時の実行レベルレジスタ（２００−５）はＰ−
１に対応した実行レベルを割込みレベルの９に更新する
。ここでＰ’−１，Ｐ−２およびＰ−３の実行レベルは
それぞれ９，２および１０となる。またＰ−２は次の割
込み要求の受信義務がある（遷移状！！！Ｓ２）。

また割込みレベル１０の割込みを要求した時。

Ｐ−２は割込み要求を受信し、肯定応答でバスサイクル
を終了させる。この時の実行レベルレジスタ　（２００
−５）はＰ−２に対応した実行レベルを割込みレベルの
１０に更新する。ここでＰ−１，Ｐ−２およびＰ−３の
実行レベルはそれぞれ９，１０および１０となる。また
再びＰ−１は次の割込み要求の受信義務がある（遷移状
態Ｓ３）。

また割込みレベル８の割込みを要求した時９割込みレベ
ル８はＰ−１の実行レベル９より小さいクルを終了させ
る。この時の割込みモジュールは後で再び割込みを要求
する（遷移状態Ｓ　４．　）。

更に割込みレベル１２の割込みを要求した時。

Ｐ−１は割込み要求を受信し、肯定応答でバスサイクル
を終了させる。この時の実行レベルレジスタ　（２００
−５）はＰ−１に対応した実行レベルを割込みレベルの
１２に更新する。ここでＰ−１，Ｐ−２およびＰ−３の
実行レベルはそれぞれ１２，１０および１０となる。ま
た再びＰ−２は次の割込み要求の受信義務がある（Ｍ移
状態Ｓ５）。

ここでＰ−３の実行レベルを１０から１へ変更する要求
をした時、Ｐ−１，Ｐ−２およびＰ−３の実行レベルは
それぞれ１２．１０および１となる。また、この時の最
下位実行レベルｌのＰ−３は次の割込み要求の受信義務
がある（遷移状態Ｓ６）。

次に割込みレベル８の再実行の割込みを要求した時、Ｐ
−３は割込み要求を受信し、肯定応答でバスサイクルを
終了させる。この時の実行レベルレジスタ　（２００−
５）はＰ−３に対応した実行レベルを割込みレベルの８
に更新する。ここで、Ｐ−１、Ｐ−２およびＰ−３の実
行レベルはそれぞれ１２．１０および８となる。また９
割込み要求の受信義務は移動しないでＰ−３に残る（遷
移状態Ｓ７）。

上記実施例のマルチプロセッサシステムにおける割込み
制御装置の割込み通信方法は１割込み処理中の処理装置
（１００）で割込み要求を受信するたびに、その実行レ
ベルが割込みレベルに更新されて高くなり、より高いレ
ベルの割込み要求を受信する。また割込みレベルが高い
ほど割込み要求を受信する割合が高くなる。

なお、上記実施例で実行レベルと処理装置数を固定して
説明したが、これに限定されない。また上記実施例に示
す割込み制御装置の一部または全体を個別部品ではなく
大規模集積回路（ＬＳＩ）で構成してもよい。

［発明の効果］ この発明は１以上説明したように構成されておす１割込
み発生時に当該処理装置自身が割込み要求を受信すべき
かどうかを予め判定できるから。

専用バスを不要とし割込み要求と同時に割込みを受信で
きる。従って高速に割込みを受信できる効果がある。ま
た割込み受信時に当該処理装置自身の実行レベルを当該
割込みレベルに更新できるから２割込みレベルの低い割
込みを再実行し、高い割込みを優先して受信できる。従
って割込みレベルが高いほど高速に応答できる効果があ
る。更に割込みの再実行要求時に受信確率が高くなるよ
うに、共有バス上で割込みの再実行を要求するバスサイ
クル時の遅延時間を適当に設定できる。従って再実行に
よる共有バスの負荷を増加しないようにできる効果があ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すマルチプロセッサシ
ステムにおけるプロセッサモジュールの構成ブロック図
、第２図は第１図に示す制御回路の詳細図、第３図は第
１図の制御回路の他の実施例を示す詳細図、第４図は第
１図に示す割込み優先度判定手段の詳細図、第５図はデ
ータ線上の割込み要求情報の構成図、第６図はこの発明
の他の実施例を示すマルチプロセッサシステムにおける
入出力制御モジュールの構成ブロック図、第７図はこの
発明の実施例に示すマルチプロセッサシステムにおける
割込み制御装置の割込み通信方法で割込み要求バスサイ
クル時の実行レベル遷移を示す図、第８図は従来例を示
すマルチプロセッサシステムの割込み制御装置系の構成
ブロック図、第９図は、専用バス上のパケット情報の構
成図である。 図において（１００）は処理装置、　　（２００）はプ
ロセッサモジュール用割込み制御装置、　　（２００−
５）は実行レベルレジスタ、　　（２００−６）は割込
み優先度判定手段、　　（２００−７）は割込みレベル
比較手段、　　（３００）は入出力制御装置、　　（４
００）は入出力制御モジュール用割込み制御装置、　　
（４００−２）は割込み要求情報レジスタ、　　（４０
０−３）はタイマ、（１）〜（１２）はプロセッサモジ
ュール、　（１３）〜（１６）は入出力制御モジュール
、　（１７）は共有記憶装置、　（１８）は共有バス。 なお１図中、同一符号は同−又は相当部分を示す。

Claims (4)

【特許請求の範囲】
1. （１）複数のプロセッサモジュール（処理装置とその割
   込み制御装置から成る）と複数の入出力制御モジュール
   （入出力制御装置とその割込み制御装置から成る）と共
   有記憶装置とこれらを結合した共有バスとを備えたマル
   チプロセッサシステムのプロセッサモジュール用割込み
   制御装置において、各処理装置の実行レベルを通知の都
   度記憶する実行レベルレジスタと、割込み要求を受信す
   べき処理装置の優先度を判定する割込み優先度判定手段
   とを設け、割込み発生時に、前記実行レベルレジスタで
   記憶した各処理装置の実行レベルから前記割込み優先度
   判定手段で当該処理装置自身が割込み要求を受信すべき
   かどうかを予め判定することを特徴とするマイクロプロ
   セッサシステムの割込み制御装置。
2. （２）各処理装置の中で最下位の実行レベルと共有バス
   からのデータ線上の割込み要求情報に含まれる割込みレ
   ベルとを比較する割込みレベル比較手段を設け、割込み
   受信時に、請求項１の割込み優先度判定手段で検出した
   各処理装置中の最下位実行レベルと比較して当該割込み
   レベルの方が高いときだけ、請求項１の実行レベルレジ
   スタで記憶した、割込み要求を受信する当該処理装置の
   最下位実行レベルを当該割込みレベルに更新することを
   特徴とする請求項１記載のマルチプロセッサシステムの
   割込み制御装置。
3. （３）請求項１のマルチプロセッサシステムの割込みモ
   ジュール（入出力制御モジュールまたはプロセッサモジ
   ュール）用割込み制御装置において、当該入出力制御装
   置または処理装置からのデータ線上の割込み要求情報を
   一次的に記憶する割込み要求情報レジスタと、共有バス
   上の割込みの再実行バスサイクル時を遅延する時間を計
   数するタイマとを設け、割込みの再実行要求時に、前記
   割込み要求情報レジスタで一次的に記憶した割込み要求
   情報を前記タイマで計数した時間だけ遅延させて出力し
   、割込みバスサイクルを再実行することを特徴とするマ
   ルチプロセッサシステムの割込み制御装置。
4. （４）請求項１のマルチプロセッサシステムにおいて、
   当該割込みモジュール（入出力制御モジュールまたはプ
   ロセッサモジュール）が共有バスのバスサイクルで割込
   み要求情報を転送する過程と、各プロセッサモジュール
   がすべての処理装置の中で最下位の実行レベルと前記割
   込み要求情報に含まれる割込みレベルとを比較した結果
   で割込み要求の受信完了または再実行要求を応答する過
   程とを含むことを特徴とするマルチプロセッサシステム
   の割込み制御装置の割込み通信方法。