JPH08339346A - バスアービタ - Google Patents

Abstract

(57)【要約】 【目的】バスアクセス許可の途中切替えと同一バスマス
タによる不当なバス専有という２つの問題を解消し、バ
スアービトレーションの信頼性の向上を図る。 【構成】ウエイトセットレジスタ４０２にセットされる
時間データによってバス使用の最大時間が規定される。
この最大時間に達するまでは、現在ＧＮＴを所持してい
るマスタからのＲＥＱがアクティブである限り、他のバ
スマスタからのＲＥＱはマスク回路４０４によってマス
クされる。また最大時間を越えた場合には、マスク回路
４０４によるマスクの効果が失われ、他のバスマスタへ
のＧＮＴ切り替えが許可される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はコンピュータシステム
で使用されるバスアービタに関し、特に複数のバスマス
タそれぞれからのバスアクセス要求を調停してバス使用
を１つのバスマスタに許可するバスアービタに関する。

【０００２】

【従来の技術】従来、パーソナルコンピュータに使用さ
れるシステムバスとしては、ＩＳＡ（Ｉｎｄｕｓｔｒｙ
Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バス
やＥＩＳＡ（Ｅｘｔｅｎｄｅｄ ＩＳＡ）バスが主流で
あった。最近では、データ転送速度の高速化や、プロセ
ッサに依存しないシステムアーキテクチャの構築のため
に、デスクトップ型のパーソナルコンピュータを中心
に、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎ
ｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスが採用され始めて
いる。

【０００３】ＰＣＩバスにおいては、全てのデータ転送
はブロック転送を基本としており、これら各ブロック転
送はバースト転送を用いて実現されている。これによ
り、ＰＣＩバスでは、最大１３３Ｍバイト／秒（データ
バスが３２ビット幅の時）のデータ転送速度を実現でき
る。したがって、ＰＣＩバスを採用すると、Ｉ／Ｏデバ
イス間、およびシステムメモリとＩ／Ｏデバイスとの間
のデータ転送などを高速に行うことが可能となり、シス
テム性能を高めることができる。

【０００４】ＰＣＩバス上のバスマスタがデータ転送を
実行するとき、そのバスマスタはＰＣＩバスアービタに
ＰＣＩバスの使用を要求することが必要である。ＰＣＩ
バスアービタは、ＰＣＩバスの使用を要求している複数
のバスマスタの中の１つのバスマスタにバス使用を許可
する。バス使用が許可されたバスマスタは、データ転送
を開始することができる。ＰＣＩバスシステムにおける
バスマスタとＰＣＩバスアービタとの関係を図１４に示
す。

【０００５】図１４に示されているように、ＰＣＩバス
上に存在する全てのバスマスタ８１〜８６の各々は、バ
スリクエスト信号線（ＲＥＱ＃）およびバスアクセス許
可信号線（ＧＮＴ＃）からなる一対のアービトレーショ
ン線を有している。これらバスリクエスト信号線（ＲＥ
Ｑ＃）およびバスアクセス許可信号線（ＧＮＴ＃）は、
ＰＣＩバスアービタ９１に直接接続されている。データ
転送を実行しようとするバスマスタは、そのバスリクエ
スト信号線（ＲＥＱ＃）をアクティブにし、バスアクセ
ス許可信号線（ＧＮＴ＃）がアクティブにされるのを待
つ。

【０００６】ＰＣＩバスアービタ９１は、アクティブに
されているバスリクエスト信号線（ＲＥＱ＃）の中から
バス使用権を与えるべき１つのバスリクエスト信号線
（ＲＥＱ＃）を所定のアービトレーションアルゴリズム
に従って決定し、そのバスリクエスト信号線（ＲＥＱ
＃）に対応するバスアクセス許可信号線（ＧＮＴ＃）を
アクティブにする。バスアクセス許可信号線（ＧＮＴ
＃）がアクティブにされたバスマスタは、フレーム信号
（ＦＲＡＭＥ＃）をアクティブにして、ターゲットとの
間のデータ転送を開始する。必要なデータ転送が全て完
了した時、バスマスタは、バスリクエスト信号線（ＲＥ
Ｑ＃）をインアクティブにしてＰＣＩバスを解放する。

【０００７】

【発明が解決しようとする課題】このようなバスアービ
トレーションにおいては、バスアクセス要求の競合を解
消するために、各バスマスタにアービトレーションの優
先度を設定しておくことが好ましい。これにより、同時
に複数のバスリクエスト信号線（ＲＥＱ＃）がアクティ
ブにされた場合に、最も優先度の高いバスマスタにバス
アクセスを許可することが可能となる。

【０００８】しかし、このような優先順位の設定だけで
は、バスを獲得しているバスマスタがバスリクエスト信
号線（ＲＥＱ＃）を出力し続けているにもかかわらず、
そのバスマスタよりも優先度の高いバスマスタからバス
リクエスト信号線（ＲＥＱ＃）が発生されたときにバス
アクセス許可信号線（ＧＮＴ＃）の切り替えが発生して
しまい、これによって実行中のデータ転送が途中で中断
されてしまうなどの不具合が生じる危険ある。

【０００９】このようなバスアクセス許可信号線（ＧＮ
Ｔ＃）の途中切り替えに関する問題は、バス使用権が与
えられたバスマスタがバスリクエスト信号線（ＲＥＱ
＃）をアクティブに維持している限りＰＣＩバスを他の
バスマスタに解放しないような仕組みを設ければ解消す
る事ができる。

【００１０】ところが、このような仕組みを採用する
と、今度は、ＰＣＩバスを獲得しているバスマスタに何
らかのエラーが発生してデータ転送終了後もバスリクエ
スト信号線（ＲＥＱ＃）をアクティブに維持し続けた場
合や、ターゲットデバイスがロック状態であるにも関わ
らずバスマスタがＰＣＩバスを解放しなかった場合など
には、他のバスマスタによるバスアクセスは永久に実行
不可能となってしまう危険がある。

【００１１】この発明はこのような点に鑑みてなされた
もので、バスアクセス許可の途中切り替えと同一バスマ
スタによる不当なバス専有という問題の双方をバランス
良く解決できるようにし、信頼性が高くしかもシステム
性能を十分に高めることができるバスアービタを提供す
ることを目的とする。

【００１２】

【課題を解決するための手段および作用】この発明は、
複数のバスマスタそれぞれからのバスアクセス要求信号
を調停してバスの使用を１つのバスマスタに許可するバ
スアービタにおいて、同一バスマスタにバスの使用を許
可し続ける最大バス使用時間を示す値を保持する手段
と、あるバスマスタにバス使用を許可してからの経過時
間を検出する手段と、前記経過時間が前記最大時間に達
するまでの期間中は、バス使用が許可されたバスマスタ
からのバスアクセス要求信号がアクティブステートに維
持されている限りバス使用権の切り替えを禁止し、前記
経過時間が前記最大時間に達した後はバス使用権の切り
替えを許可して他のバスマスタにバス使用権を与えるバ
ス使用権切替え制御手段とを具備することを特徴とす
る。

【００１３】このバスアービタにおいては、同一のバス
マスタが連続してバスを獲得し続けることができる最大
時間が規定されている。最大時間に達するまでの期間中
は、バスアクセス要求信号がアクティブに維持されてい
る限り、たとえ現在バス使用権を獲得しているバスマス
タよりも優先度の高い他のバスマスタからバスアクセス
要求信号が発生されてもバス使用権の切り替えは行われ
ない。また、その最大時間を越えた場合には、例えばバ
ス使用権を獲得しているバスマスタからのバスアクセス
要求信号がマスク回路などによって強制的に無効化され
てバスが解放され、他のバスマスタにバス使用権を与え
ることが可能となる。

【００１４】このため、バスアクセス許可の途中切り替
えと同一バスマスタによる不当なバス専有という双方の
問題をバランス良く解消できるようになる。また、この
発明のバスアービタは、故障検出手段をさらに具備する
ことを特徴とする。故障検出手段は、バスサイクルが連
続して所定サイクル期間実行されていないことが検出さ
れたとき、その時にバス使用が許可されているバスマス
タに故障が発生したと判断する。そして、以降はそのバ
スマスタをバスアービトレーションの対象から除外す
る。このため、エラーが発生したバスマスタが不当にバ
スを占有した場合であっても、他のバスマスタによるバ
スアクセスが永久に実行不可能となってしまうという事
態の発生を防止することができる。

【００１５】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１には、この発明の一実施例に係わるコンピ
ュータシステムの構成が示されている。このコンピュー
タシステムは、ノートブックタイプまたはラップトップ
タイプのポータブルパーソナルコンピュータであり、そ
のシステムボード上には３種類のバス、つまりプロセッ
サバス１、内部ＰＣＩバス２、および内部ＩＳＡバス３
が配設されており、またこのポータブルパーソナルコン
ピュータ本体のＤＳコネクタに接続可能なドッキングス
テーション内には、外部ＰＣＩバス４と外部ＩＳＡバス
５が配設されている。

【００１６】システムボード上には、ＣＰＵ１１、ホス
ト／ＰＣＩブリッジ装置１２、システムメモリ１３、各
種ＰＣＩマスターデバイス１４、内部ＰＣＩ−ＩＳＡブ
リッジ装置１５、ＰＣＩ−ＤＳ（ＤＳ：ドッキングステ
ーション）ブリッジ装置１６、ＰＣカードコントローラ
１７などが設けられている。また、ドッキングステーシ
ョン内には、ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０、
ＰＣＩ拡張カードを装着できるＰＣＩ拡張スロット４
１，４２、ＩＳＡ拡張カードを装着できるＩＳＡ拡張ス
ロット５１，５２が設けられている。

【００１７】ＣＰＵ１１は、例えば、米インテル社によ
って製造販売されているマイクロプロセッサ“Ｐｅｎｔ
ｉｕｍ”などによって実現されている。このＣＰＵ１１
の入出力ピンに直結されているプロセッサバス１は、６
４ビット幅のデータバスを有している。

【００１８】システムメモリ１３は、オペレーティング
システム、デバイスドライバ、実行対象のアプリケーシ
ョンプログラム、および処理データなどを格納するメモ
リデバイスであり、複数のシンクロナスＤＲＡＭによっ
て構成されている。このシステムメモリ１３は、３２ビ
ット幅または６４ビット幅のデータバスを有する専用の
メモリバスを介してホスト−ＰＣＩブリッジ装置１２に
接続されている。メモリバスのデータバスとしてはプロ
セッサバス１のデータバスを利用することもできる。こ
の場合、メモリバスは、アドレスバスと各種メモリ制御
信号線とから構成される。

【００１９】ホスト／ＰＣＩブリッジ装置１２は、プロ
セッサバス１と内部ＰＣＩバス２との間を繋ぐブリッジ
ＬＳＩであり、内部ＰＣＩバス２のバスマスタの１つと
して機能する。このホスト／ＰＣＩブリッジ装置１２
は、プロセッサバス１と内部ＰＣＩバス２との間で、デ
ータおよびアドレスを含むバスサイクルを双方向で変換
する機能、およびメモリバスを介してシステムメモリ１
３のアクセス制御する機能などを有している。

【００２０】内部ＰＣＩバス２はクロック同期型の入出
力バスであり、内部ＰＣＩバス２上の全てのサイクルは
ＰＣＩバスクロックに同期して行なわれる。ＰＣＩバス
クロックの周波数は最大３３ＭＨｚである。内部ＰＣＩ
バス２は、時分割的に使用されるアドレス／データバス
を有している。このアドレス／データバスは、３２ビッ
ト幅である。

【００２１】ＰＣＩバス２上のデータ転送サイクルは、
アドレスフェーズとそれに後続する１以上のデータフェ
ーズとから構成される。アドレスフェーズにおいてはア
ドレス、および転送タイプが指定され、各データフェー
ズでは８ビット、１６ビット、２４ビットまたは３２ビ
ットのデータが出力される。

【００２２】ＰＣＩマスターデバイス１４は、ホスト／
ＰＣＩブリッジ装置１２と同様にＰＣＩバス２のバスマ
スタの１つであり、イニシエータまたはターゲットとし
て動作する。このＰＣＩマスターデバイス１４として実
現されるデバイスは、例えばグラフィクスコントローラ
などである。

【００２３】内部ＰＣＩ−ＩＳＡブリッジ装置１５は、
内部ＰＣＩバス２と内部ＩＳＡバス３との間を繋ぐブリ
ッジＬＳＩである。内部ＩＳＡバス３には、ＢＩＯＳ
ＲＯＭ３１、リアルタイムクロック（ＲＴＣ）３２、キ
ーボードコントローラ（ＫＢＣ）３３、ＨＤＤ３４、Ｉ
／Ｏポートコントローラ３５などが接続されている。

【００２４】内部ＰＣＩ−ＩＳＡブリッジ装置１５に
は、ＰＣＩバスアービタ（ＰＢＡ）１５１、ＰＣＩイン
タフェース（ＰＣＩ Ｉ／Ｆ）１５２、内部デコーダ１
５３、ＩＳＡコントローラ（ＩＳＡＣ）１５４、割り込
みコントローラ（ＰＩＣ）１５５、ＤＭＡコントローラ
（ＤＭＡＣ）１５６、システムタイマ（ＰＩＴ）１５
７、ＳＭＩ発生ロジック１５８、コンフィグレーション
レジスタ群（ＣＯＮＦＩＧ．ＲＥＧ）１５９などが内蔵
されている。

【００２５】ＰＣＩバスアービタ（ＰＢＡ）１５１は、
内部ＰＣＩバス２に結合される全てのバスマスタ間でＰ
ＣＩバス２の使用権の調停を行う。この調停には、バス
マスタデバイス毎に１ペアずつ割り当てられる内部ＰＣ
Ｉバス２上の信号線（バスリクエスト信号ＲＥＱ＃線、
グラント信号ＧＮＴ＃線）が用いられる。

【００２６】バスリクエスト信号ＲＥＱ＃は、それに対
応するデバイスが内部ＰＣＩバス２の使用を要求してい
ることをＰＣＩバスアービタ（ＰＢＡ）１５１に通知す
るための信号である。グラント信号ＧＮＴ＃は、バスリ
クエスト信号ＲＥＱ＃を発行したデバイスに、バス使用
を許可することを通知するバスアクセス許可信号であ
る。

【００２７】ＰＣＩバスアービタ（ＰＢＡ）１５１は、
内部ＰＣＩバス２上の全てのバスマスタそれぞれに対し
てバスリクエスト信号ＲＥＱ＃線およびグラント信号Ｇ
ＮＴ＃線により図１３で示したようなポイント−ツーポ
イント形式で接続されており、バス使用権の調停はその
ＰＣＩバスアービタ（ＰＢＡ）１５１によって集中的に
制御される。このＰＣＩバスアービタ（ＰＢＡ）１５１
は、次の４つの特徴を持つ。

【００２８】１．最大８本のバスリクエスト信号ＲＥＱ
＃のアービトレーションを行う。 ２．グラント信号ＧＮＴ＃を与える優先順位を変更する
事ができる。 ３．グラント信号ＧＮＴ＃を与える最大時間の設定がで
きる。

【００２９】４．故障検出回路を持つ。 これら機能はこの発明の特徴とする部分であり、その詳
細は図２以降で詳述する。

【００３０】ＰＣＩインタフェース１５２は、内部ＰＣ
Ｉバス１５２との間でアドレス、データ、コマンド、お
よび各種ステータス信号の授受を行なう。内部デコーダ
１５３は、ＰＣＩ−ＩＳＡブリッジ１５内蔵のデバイス
（割り込みコントローラ１５５、ＤＭＡコントローラ１
５６、システムタイマ１５７、ＳＭＩ発生ロジック１５
８、コンフィグレーションレジスタ群１５９）、および
内部ＩＳＡバス３上のテバイス（ＢＩＯＳ ＲＯＭ３
１、リアルタイムクロック３２、キーボードコントロー
ラ３３、ＨＤＤ３４、Ｉ／Ｏポートコントローラ３５な
ど）それぞれを選択するためのアドレスデコードを行な
う。内部デコーダ１５３によってデコードされるのは、
ＰＣＩバス２上に出力されるＩ／Ｏアドレス、メモリア
ドレス、コンフィグレーションアドレスである。

【００３１】ＩＳＡコントローラ１５４は、内部ＩＳＡ
バス３上のメモリおよびＩ／ＯをアクセスするためのＩ
ＳＡバスサイクルを実行する。コンフィグレーションレ
ジスタ群１５９は、コンフィグレーションサイクルでリ
ード／ライト可能なレジスタ群であり、ここにはブリッ
ジ１５内の各デバイスの動作を制御するための制御デー
タなどがセットされる。

【００３２】ＰＣＩ−ＤＳブリッジ装置１６は、内部Ｐ
ＣＩバス２と、ドッキングステーションに導出されるＰ
ＣＩバス相当のドッキングバスとを繋ぐブリッジＬＳＩ
である。ＰＣカードコントローラ１７は、ＰＣＩバスマ
スタの１つであり、ＰＣＭＣＩＡ／Ｃａｒｄバス仕様の
カードスロット６１，６２に装着されるＰＣカードを制
御する。

【００３３】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０
は、ＤＳコネクタを介してコンピュータ本体からドッキ
ングステーションに導出されるドッキングバス（ＰＣＩ
バス相当）と外部ＰＣＩバス４および外部ＩＳＡバス５
とを繋ぐブリッジＬＳＩである。このＤＳ−ＰＣＩ／Ｉ
ＳＡブリッジ装置２０は、ＰＣカードコントローラ１７
などと同じくＰＣＩバスマスタの１つである。

【００３４】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０に
は、外部ＰＣＩバスブリッジ（ＥＰＢＢ；Ｅｘｔｅｒｎ
ａｌ ＰＣＩ Ｂｕｓ Ｂｒｉｄｇｅ）２０１、外部Ｉ
ＳＡバスブリッジ（ＥＩＢＢ；Ｅｘｔｅｒｎａｌ ＩＳ
Ａ Ｂｕｓ Ｂｒｉｄｇｅ）２０２、およびローカルバ
スアービタ（ＬＢＡ；Ｌｏｃａｌ Ｂｕｓ Ａｒｂｉｔ
ｅｒ）２０３が設けられている。

【００３５】ＥＰＢＢ２０１は、内部ＰＣＩバス２上で
発生されるメモリサイクルおよびＩ／ＯサイクルをＰＣ
Ｉ−ＤＳブリッジ１６を経由して受け取り、それを外部
ＰＣＩバス４上へ伝える。また、外部ＰＣＩバス４上の
ＰＣＩ拡張カードにバス使用権が与えられた場合は、Ｅ
ＰＢＢ２０１は、外部ＰＣＩバス４上のバストランザク
ションをドッキングバス上に発生させる。

【００３６】ＥＩＢＢ２０２は、内部ＰＣＩバス２上に
発生されるメモリサイクルおよびＩ／ＯサイクルをＰＣ
Ｉ−ＤＳブリッジ１６を経由して受け取り、それをプロ
トコル変換して外部ＩＳＡバス５上へ伝える。また、外
部ＩＳＡバス５上の拡張ＩＳＡマスタカードにバス使用
権が与えられた場合は、ＥＩＢＢ２０２は、外部ＩＳＡ
バス５上のバストランザクションをドッキングバス上に
発生させる。

【００３７】ＬＢＡ２０３は、外部ＰＣＩバス４上のＰ
ＣＩ拡張カードからのバス使用要求と、外部ＩＳＡバス
５上のＩＳＡ拡張カードからのバス使用要求とを調停す
る。次に、ＰＣＩバスアービタ（ＰＢＡ）１５１の具体
的な構成を説明する。

【００３８】図２には、ＰＣＩバスアービタ（ＰＢＡ）
１５１を構成する１つのユニットとして使用されるＲＥ
Ｑ２入力のアービトレーション回路が示されている。こ
の２入力アービトレーション回路３００は、４つの入力
と２つ出力を有している。４つの入力には、それぞれ次
の信号が入力される。

【００３９】ＲＥＱＡ：バスリクエスト信号 ＲＥＱＢ：バスリクエスト信号 ＦＩＸＥＤ：グラント切替えの優先順位を固定にする信
号 ＲＯＴＡＴＥ：グラント切替えの優先順位を動的にトグ
ルする信号 アービトレーション回路３００の２つの出力からはそれ
ぞれ次の信号が出力される。

【００４０】ＧＮＴＡ：ＲＥＱＡに対するグラント（バ
スアクセス許可）信号 ＧＮＴＢ：ＲＥＱＢに対するグラント（バスアクセス許
可）信号 図２の２入力アービトレーション回路３００による動作
タイミングを図３〜図６に示す。ここでは、ＲＥＱＡ，
ＲＥＱＢ，ＧＮＴＡ，ＧＮＴＢは“Ｈ”アクティブの信
号とする。

【００４１】図３は、ＦＩＸＥＤ＝“０”の場合の動作
タイミングを示している。ＦＩＸＥＤ＝“０”の場合、
ＲＥＱＡの優先度はＲＥＱＢよりも高く設定される。し
たがって、図示のように、２つのバスリクエスト信号Ｒ
ＥＱＡ，ＲＥＱＢが同時発生した場合には、優先度の高
いＲＥＱＡに対応するグラント信号ＧＮＴＡがアクティ
ブ“１”に設定される。ＲＥＱＡがインアクテイブ
“０”にされると、ＧＮＴＡがインアクティブ“０”と
なる。この時、ＲＥＱＢがアクティブ“１”であれば、
ＲＥＱＢに対応するグラント信号ＧＮＴＢがアクティブ
“１”に設定される。

【００４２】図４は、ＦＩＸＥＤ＝“１”の場合の動作
タイミングを示している。ＦＩＸＥＤ＝“１”の場合、
ＲＥＱＡとＲＥＱＢの優先順位はＦＩＸＥＤ＝“０”の
場合と逆になり、ＲＥＱＡの優先度はＲＥＱＢよりも低
く設定される。したがって、図示のように、２つのバス
リクエスト信号ＲＥＱＡ，ＲＥＱＢが同時発生した場合
には、優先度の高いＲＥＱＢに対応するグラント信号Ｇ
ＮＴＢがアクティブ“１”に設定される。ＲＥＱＢがイ
ンアクテイブ“０”にされると、ＧＮＴＢがインアクテ
ィブ“０”となる。この時、ＲＥＱＡがアクティブ
“１”であれば、ＲＥＱＡに対応するグラント信号ＧＮ
ＴＡがアクティブ“１”に設定される。

【００４３】図５は、ＦＩＸＥＤ＝“０”、ＲＯＴＡＴ
Ｅ＝“０”の場合の動作タイミングを示している。ＲＯ
ＴＡＴＥ＝“０”ならば、ＲＥＱＡとＲＥＱＢの優先順
位はトグルされない。このため、図３に示したＦＩＸＥ
Ｄ＝“０”の場合の動作タイミングと同様に、２つのバ
スリクエスト信号ＲＥＱＡ，ＲＥＱＢが同時発生した場
合には、優先度の高いＲＥＱＡに対応するグラント信号
ＧＮＴＡがアクティブ“１”に設定される。グラント信
号ＧＮＴＡがアクティブ“１”に設定された後も、ＲＥ
ＱＡとＲＥＱＢの優先順位の関係は変化しない。したが
って、ＲＥＱＡがインアクティブ“０”で、ＲＥＱＢが
アクティブ“１”の場合のみ、ＧＮＴＢがアクティブ
“１”となる。

【００４４】図６は、ＦＩＸＥＤ＝“０”、ＲＯＴＡＴ
Ｅ＝“１”の場合の動作タイミングを示している。ＲＯ
ＴＡＴＥ＝“１”ならば、ＲＥＱＡとＲＥＱＢの優先順
位は動的にトグルされる。このため、優先度の高いＲＥ
ＱＡに対応するグラント信号ＧＮＴＡがアクティブ
“１”に設定された直後、ＲＥＱＡとＲＥＱＢの優先順
位の関係は変化され、ＲＥＱＢの優先度がＲＥＱＡより
も高くなる。このため、最初にＲＥＱＡとＲＥＱＢが同
時発生した場合にはＧＮＴＡが“１”となるが、次に、
ＲＥＱＡとＲＥＱＢが同時発生した場合には、今度はＧ
ＮＴＢが“１”となる。

【００４５】図７には、図２の２入力アービトレーショ
ン回路３００を利用して構成した８つのＲＥＱ入力を持
つ８ビットアービタの構成が示されている。この８ビッ
トアービタ４００は、８つのＲＥＱ入力（ＲＥＱＡ〜Ｒ
ＥＱＨ）とそれに対応する８つのＧＮＴ出力（ＧＮＴＡ
〜ＧＮＴＨ）を有している。８ビットアービタ４００は
７個のバンク３０１〜３０７から構成されている。

【００４６】バンク３０１〜３０４は、それぞれ図２で
説明したＲＥＱ２入力のアービトレーション回路３００
によって構成されている。バンク３０５は、ＲＥＱ２入
力のアービトレーション回路３００を拡張したＲＥＱ４
入力のアービトレーション回路であるが、４つのＲＥＱ
のアービトレーションを個別に行うのではなく、２つの
ＲＥＱ（バンク３０１，３０２の出力）の１つを選択す
る構成になっている。バンク３０６も、ＲＥＱ２入力の
アービトレーション回路３００を拡張したＲＥＱ４入力
のアービトレーション回路であり、４つのＲＥＱのアー
ビトレーションを個別に行うのではなく、２つのＲＥＱ
（バンク３０３，３０４の出力）の１つを選択する構成
になっている。バンク３０７は、ＲＥＱ２入力のアービ
トレーション回路３００をさらに拡張したＲＥＱ８入力
のアービトレーション回路であり、８つのＲＥＱのアー
ビトレーションを個別に行うのではなく、２つのＲＥＱ
（バンク３０５，３０６の出力）の１つを選択する構成
になっている。

【００４７】バンク３０１〜３０７の各々は図２で説明
したＦＩＸＥＤ，ＲＯＴＡＴＥ信号の入力も有してお
り、バンク毎に優先度の固定／トグル変更を行うことが
できる。

【００４８】バンク３０１〜３０７に与えられる７ビッ
トのＦＩＸＥＤ信号とＲＥＱＡ〜ＲＥＱＨの優先順位と
の関係を図８に示す。図８では、バンク３０１（ＢＡＮ
Ｋ０）に７ビットＦＩＸＥＤ信号の最下位ビットを与
え、バンク３０２（ＢＡＮＫ１）〜バンク３０７（ＢＡ
ＮＫ６）に１ビットずつ上位のビットを与える場合が想
定されている。

【００４９】例えば、７ビットＦＩＸＥＤ信号が“００
０００００”（モード０）ならば、ＲＥＱＨが優先度が
最も高く、次に、ＲＥＱＧ、ＲＥＱＦ、ＲＥＱＥ、ＲＥ
ＱＤ、ＲＥＱＣ、ＲＥＱＢ、ＲＥＱＡの順に優先度が下
がる。

【００５０】また、７ビットＦＩＸＥＤ信号が“０００
０００１”（モード１）ならば、ＲＥＱＢとＲＥＱＡの
優先順位が逆転され、優先度の順位は、ＲＥＱＨ、ＲＥ
ＱＧ、ＲＥＱＦ、ＲＥＱＥ、ＲＥＱＤ、ＲＥＱＣ、ＲＥ
ＱＡ、ＲＥＱＢとなる。

【００５１】このようにして、７ビットＦＩＸＥＤ信号
によって１２８種類の優先順位を規定する事ができる。
また、ＲＯＴＡＴＥが“１”にセットされたバンクにつ
いては、そのバンクにおける優先順位がＧＮＴ出力の度
に変化する。

【００５２】図９には、ＧＮＴ切り替えを制限するため
の機能を実現するための具体的な回路構成が示されてい
る。すなわち、８ビットアービタ４００の後段にはウエ
イト制御回路４０１が設けられており、このウエイト制
御回路４０１によって同一バスマスタにＧＮＴを連続し
て与えることが許可される最大時間が制御される。

【００５３】ウエイト制御回路４０１は、ウエイトセッ
トレジスタ４０２、タイマ４０３、およびマスク回路４
０４から構成されている。ウエイトセットレジスタ４０
２は、ＣＰＵ１１によってリード／ライト可能なレジス
タであり、例えば図１のコンフィグレーションレジスタ
群１５９の１つとして実現されている。このウエイトセ
ットレジスタ４０２には、同一バスマスタにＧＮＴを連
続して与えることを許す最大時間を示す時間データがシ
ステムパワーオン時にセットされる。

【００５４】タイマ４０３は、ウエイトセットレジスタ
４０２にセットされた時間データの値を初期値として、
その値を１ずつデクリメントするダウンカウンタであ
る。タイマ４０３のカウント動作は、マスク回路４０４
からのスタート信号に応答して開始される。また、タイ
マ４０３のカウント値は、マスク回路４０４からのリセ
ット信号によってリセットされる。

【００５５】マスク回路４０４は、８ビットアービタ４
００の８つのＲＥＱ入力（ＲＥＱＡ〜ＲＥＱＨ）と８つ
のＧＮＴ出力（ＧＮＴＡ〜ＧＮＴＨ）を監視しており、
ＲＥＱとそれに対応するＧＮＴが共にアクティブステー
トになった時にスタート信号を発生して、タイマ４０３
にカウント動作を開始させる。マスク回路４０４は、タ
イマ４０３のカウント出力が“０”になるまでのウエイ
ト期間中においては、現在ＧＮＴを所持しているマスタ
からのＲＥＱがアクティブである限り、それ以外の他の
マスタに対する８ビットアービタ４００からのグラント
出力をマスクする。これにより、現在ＧＮＴを所持して
いるマスタよりも優先度の高いバスマスタからのＲＥＱ
が発生されても、それによるＧＮＴ切り替えを防止でき
る。

【００５６】カウント出力が“０”になると、ウエイト
期間が終了する。このとき、マスク回路４０４は、それ
までＧＮＴを所持していたバスマスタに対するＧＮＴ出
力をマスクすると共に、他のバスマスタに対するグラン
ト出力のマスクを無効化する。したがって、ウエイト期
間中にＧＮＴを所持していたバスマスタからＰＣＩバス
２を解放でき、他のバスマスタにバス使用権を与えるこ
とができる。

【００５７】また、マスク回路４０４は、タイマ４０３
のカウント出力が“０”になる前に、それまでＧＮＴを
所持していたバスマスタからのＲＥＱがインアクィブに
なると、タイマ４０３をリセットする。

【００５８】このように、図９の構成によれば、ウエイ
トセットレジスタ４０２にセットされる時間データによ
って規定されるウエイト期間中においては現在ＧＮＴを
所持しているマスタからのＲＥＱがアクティブである限
り、他のバスマスタへのＧＮＴ切り替えは禁止され、ま
たそのウエイト期間を越えた場合には、ＧＮＴ切り替え
が許可される。

【００５９】また、タイマ４０３は、ウエイトセットレ
ジスタ４０２にセットされる時間データの全ビットが
“１”であれば、カウント動作を行わず、常に“１”を
出力する。マスク回路４０４は、タイマ４０３からの出
力が“１”の期間は、現在ＧＮＴを所持しているマスタ
からのＲＥＱがアクティブである限り、それ以外の他の
マスタに対するグラント出力をマスクする。したがっ
て、ウエイトセットレジスタ４０２にオール“１”の時
間データをセットすれば、ＧＮＴを所持しているマスタ
は、ＲＥＱが出力し続ける限りＧＮＴを永久に所持し続
けることができる。

【００６０】図１０には、図９の構成を持つバスアービ
タの状態遷移の様子が具体的に示されている。図１０に
おける各ステートは、あるバスマスタから見た場合に次
の事を意味している。

【００６１】ＩＤＬＥ：ＧＮＴが出力されていない状態 ＷＡＩＴ：ＧＮＴは出力されているが、他のバスマスタ
によってＰＣＩバスが使用されている状態 １Ｔ：ＰＣＩバスがアイドル状態のときにＧＮＴの切り
替えが発生した場合に１Ｔ待たせる状態 ＧＮＴ１：バスマスタがＲＥＱをアクティブにしてい
て、且つＧＮＴを所持している状態 ＧＮＴ２：バスマスタはＲＥＱをインアクティブにして
いるが、ＧＮＴを所持している状態 ＷＡＩＴ、ＧＮＴ１、ＧＮＴ２のステートでは、ＧＮＴ
信号がアクティブにされている。

【００６２】図１１には、図９の構成を持つバスアービ
タによる具体的なアービトレーション動作におけるバス
アービタの状態遷移が示されている。図１１の例におい
ては、ＲＥＱＡの方がＲＥＱＢよりも優先度が高い場合
を想定している。また、“＃”の付加されている信号
は、“０”アクティブを示している。

【００６３】ＩＤＬＥ＃は、ＰＣＩバスのフレーム信号
ＦＲＡＭＥ＃とイニシエータレディＩＲＤＹ＃が共に
“１”の時に“０”となる信号である。このＩＤＬＥ＃
が“０”の時のＧＮＴの切り替えについては、１Ｔ（１
サイクル＝１ＣＹＣ）のウエイト処理が行われる（図中
のサイクル１）。

【００６４】サイクル３，４では、ＲＥＱＡ＃，ＧＮＴ
Ａ＃に対応するバスマスタ（Ａ）がＰＣＩバスのアクセ
スを行っており、サイクル７，８，９では、ＲＥＱＢ
＃，ＧＮＴＢ＃に対応するバスマスタ（Ｂ）がＰＣＩバ
スのアクセスを行っている。

【００６５】図９のウエイト制御回路４０１によって制
御されるウエイト期間中においては、優先度に拘らず、
ＲＥＱ＃がアクティブにされている限りＧＮＴ＃は切り
替わらない。ここでは、優先度の低いバスマスタ（Ｂ）
がウエイト期間中の間、バスマスタ（Ａ）からＲＥＱＡ
＃が発生されても、ＧＮＴＢ＃がアクティブに維持され
続けられている様子が示されている。

【００６６】なお、図９では、ウエイト制御回路４０１
を８ビットアービタ４００の後段に設けてＧＮＴ出力を
マスクしたが、８ビットアービタ４００の前段にウエイ
ト制御回路４０１を設け、ＲＥＱ入力をマスクするよう
に構成する事もできる。この場合の構成例を図１２に示
す。

【００６７】図１２において、マスク回路４０４は、８
ビットアービタ４００の８つのＲＥＱ入力（ＲＥＱＡ〜
ＲＥＱＨ）と８つのＧＮＴ出力（ＧＮＴＡ〜ＧＮＴＨ）
を監視しており、ＲＥＱとそれに対応するＧＮＴが共に
アクティブステートになった時にスタート信号を発生し
て、タイマ４０３にカウント動作を開始させる。マスク
回路４０４は、タイマ４０３のカウント出力が“０”に
なるまでのウエイト期間中においては、現在ＧＮＴを所
持しているマスタからのＲＥＱがアクティブである限
り、それ以外の他のマスタに対する８ビットアービタ４
００へのＲＥＱ入力をマスクする。これにより、現在Ｇ
ＮＴを所持しているマスタよりも優先度の高いバスマス
タからのＲＥＱが発生されても、それによるＧＮＴ切り
替えを防止できる。

【００６８】カウント出力が“０”になると、ウエイト
期間が終了する。このとき、マスク回路４０４は、それ
までＧＮＴを所持していたバスマスタからのＲＥＱ入力
をマスクすると共に、他のバスマスタからのＲＥＱ入力
のマスクを無効化する。したがって、ウエイト期間中に
ＧＮＴを所持していたバスマスタからＰＣＩバス２を解
放でき、他のバスマスタにバス使用権を与えることがで
きる。

【００６９】図１３には、図９または図１２のバスアー
ビタに追加設定される故障検出回路の具体的な構成が示
されている。この故障検出回路５０１は、バスマスタが
ＲＥＱをアクティブに維持し、且つＧＮＴも所有したま
まで、ＩＤＬＥ状態（バスアクセスが発生しない状態）
が例えば２０サイクル以上連続した場合、そのバスマス
タに故障が発生したと判断し、以降、そのバスマスタか
らのＲＥＱをアービトレーションから除外する。

【００７０】この故障検出回路５０１は、ＧＮＴ所持検
出回路５０２、カウント開始検出回路５０３、故障検出
カウンタ５０４、およびマスク回路５０５から構成され
ている。

【００７１】ＧＮＴ所持検出回路５０２は、８ビットア
ービタ４００への８つのＲＥＱ入力（ＲＥＱＡ〜ＲＥＱ
Ｈ）と８つのＧＮＴ出力（ＧＮＴＡ〜ＧＮＴＨ）を監視
しており、ＲＥＱとそれに対応するＧＮＴが共にアクテ
ィブステートになった時に、あるバスマスタがＧＮＴを
所持したと判断し、ＧＮＴ所持信号を発生する。ＧＮＴ
所持信号は、カウント開始検出回路５０３に送られる。

【００７２】カウント開始検出回路５０３は、ＧＮＴ所
持信号に応答してＰＣＩバス２上のバスサイクルを調
べ、バスサイクルが実行されてない時（具体的には、Ｆ
ＲＡＭＥ＃とＩＲＤＹ＃が共にインアクティブの時）、
カウンタイネーブル信号を出力する。また、バスサイク
ルが開始されたことを検出すると、カウント開始検出回
路５０３は、カウンタイネーブル信号の発生を停止す
る。

【００７３】故障検出カウンタ５０４は、カウンタイネ
ーブル信号が発生されてからそれが停止されるまでの期
間ＰＣＩクロック数をカウントし、２０サイクル経過し
た時点でエラー信号を発生する。マスク回路５０５は、
エラー信号が発生された時にＧＮＴを所持しているバス
マスタからのＲＥＱを記憶し、その直後にそのＲＥＱを
マスクする。これにより、エラー信号が発生された時に
ＧＮＴを所持してたバスマスタは、以降、バスアービト
レーションの対象から除外される。マスク回路５０５に
よるＲＥＱのマスクは、マスクリセット信号（ＭＡＳＫ
Ｒｅｓｅｔ）によって解除される。

【００７４】このような故障検出回路５０１を設ける事
により、エラーが発生したバスマスタが不当にバスを占
有した場合であっても、それによって他のバスマスタに
よるバスアクセスが永久に実行不可能となってしまうと
いう事態を防止することができる。

【００７５】この故障検出回路５０１は、例えば図１２
におけるウエイト制御回路４０１の前段、またはウエイ
ト制御回路４０１と８ビットアービタ４００との間に接
続することができる。また、図９の８ビットアービタ４
００の前段に設けても良い。

【００７６】

【発明の効果】以上説明したように、この発明によれ
ば、同一のバスマスタが連続してバスを獲得し続けるこ
とができる最大時間を規定でき、最大時間に達するまで
の期間中は、バスアクセス要求信号がアクティブに維持
されている限り、たとえ現在バス使用権を獲得している
バスマスタよりも優先度の高い他のバスマスタからバス
アクセス要求信号が発生されてもバス使用権の切り替え
をは行われない。また、その最大時間を越えた場合に
は、例えばバス使用権を獲得しているバスマスタからの
バスアクセス要求信号がマスク回路などによって強制的
に無効化されてバスが解放され、他のバスマスタにバス
使用権を与えることが可能となる。このため、バスアク
セス許可の途中切り替えと同一バスマスタによる不当な
バス専有という双方の問題をバランス良く解消できるよ
うになる。また、故障検出回路をさらに設けることによ
り、エラーが発生したバスマスタが不当にバスを占有し
た場合であっても、他のバスマスタによるバスアクセス
が永久に実行不可能となってしまうという事態の発生を
防止することができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るコンピュータシステ
ム全体の構成を示すブロック図。

【図２】同実施例のコンピュータシステムのＰＣＩバス
アービタの基本構成ユニットであるＲＥＱ２入力アービ
タの構成を説明するための図。

【図３】図２のアービタによるアービトレーション動作
の第１の例を説明するタイミングチャート。

【図４】図２のアービタによるアービトレーション動作
の第２の例を説明するタイミングチャート。

【図５】図２のアービタによるアービトレーション動作
の第３の例を説明するタイミングチャート。

【図６】図２のアービタによるアービトレーション動作
の第４の例を説明するタイミングチャート。

【図７】図２のＲＥＱ２入力アービタを利用して構成し
たＲＥＱ８入力アービタの構成を示す図。

【図８】図７のＲＥＱ８入力アービタおけるＦＩＸＥＤ
信号とＲＥＱ入力の優先順位との関係を説明するための
図。

【図９】図７のＲＥＱ８入力アービタにウエイト制御回
路を付加した場合のアービトレーション回路の構成を示
す図。

【図１０】図９のアービトレーション回路の状態遷移を
示す図。

【図１１】図９のアービトレーション回路のアービトレ
ーション動作の一例を説明するタイミングチャート。

【図１２】図７のＲＥＱ８入力アービタにウエイト制御
回路を付加した場合のアービトレーション回路の他の構
成例を示す図。

【図１３】図７のＲＥＱ８入力アービタに故障検出回路
を付加した場合のアービトレーション回路の他の構成例
を示す図。

【図１４】従来のバスアービタとバスマスタとの接続関
係を示す図。

【符号の説明】

２…ＰＣＩバス、３…内部ＩＳＡバス、１１…ＣＰＵ、
１５…ＰＣＩ−ＩＳＡブリッジＬＳＩ、１５１…ＰＣＩ
バスアービタ、３００…ＲＥＱ２入力アービタ、４００
…ＲＥＱ８入力アービタ、４０１…ウエイト制御回路、
４０２…ウエイトセットレジスタ、４０３…タイマ、４
０４…マスク回路、５０１…故障検出回路、５０２…Ｇ
ＮＴ所持検出回路、５０３…カウント開始検出回路、５
０４…故障検出カウンタ、５０５…マスク回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のバスマスタそれぞれからのバスア
   クセス要求信号を調停してバスの使用を１つのバスマス
   タに許可するバスアービタにおいて、 同一バスマスタにバスの使用を許可し続ける最大バス使
   用時間を示す値を保持する手段と、 あるバスマスタにバス使用を許可してからの経過時間を
   検出する手段と、 前記経過時間が前記最大時間に達するまでの期間中は、
   バス使用が許可されたバスマスタからのバスアクセス要
   求信号がアクティブステートに維持されている限りバス
   使用権の切り替えを禁止し、前記経過時間が前記最大時
   間に達した後はバス使用権の切り替えを許可して他のバ
   スマスタにバス使用権を与えるバス使用権切替え制御手
   段とを具備することを特徴とするバスアービタ。
2. 【請求項２】 プログラム可能に構成され、前記最大時
   間を示すデータが書き込まれるレジスタをさらに具備
   し、 前記最大時間の値はプログラマブルであることを特徴と
   する請求項１記載のバスアービタ。
3. 【請求項３】 前記バス使用権切替え制御手段は、前記
   複数のバスマスタそれぞれからのバスアクセス要求信
   号、またはそれらバスマスタに送られるバスアクセス許
   可信号をマスクするためのマスク回路を含むことを特徴
   とする請求項１記載のバスアービタ。
4. 【請求項４】 バスマスタにバス使用が許可されている
   期間におけるバスサイクルを監視し、バスサイクルが連
   続して所定サイクル以上実行されなかったとき、バス使
   用が許可されているバスマスタに故障が発生したことを
   検出し、そのバスマスタをバスアービトレーションの対
   象から除外する故障検出手段をさらに具備することを特
   徴とする請求項１記載のバスアービタ。
5. 【請求項５】 複数のバスマスタそれぞれからのバスア
   クセス要求信号に割り当てるべきアービトレーションの
   優先度を設定する手段と、 このアービトレーションの優先度に従って、バス使用を
   許可するバスマスタを決定する手段とをさらに具備する
   ことを特徴とする請求項１記載のバスアービタ。
6. 【請求項６】 複数のバスマスタそれぞれからのバスア
   クセス要求信号を調停してバスの使用を１つのバスマス
   タに許可するバスアービタにおいて、 前記複数のバスマスタに割り当てられた優先順位に従っ
   てバス使用を許可するバスマスタを決定する手段と、 バスマスタにバス使用を許可する度に前記複数のバスマ
   スタそれぞれの優先順位を変更する手段と、 同一バスマスタにバスの使用を許可し続ける最大バス使
   用時間を示す値を保持する手段と、 あるバスマスタにバス使用が許可されてからの経過時間
   を検出する手段と、 前記経過時間が前記最大時間に達するまで期間中、バス
   使用が許可されたバスマスタからのバスアクセス要求信
   号がアクティブステートに維持されている限り、そのバ
   スマスタにバス使用を許可し続ける手段と、 前記経過時間が前記最大時間に達したとき、バス使用が
   許可されていたバスマスタからバスを解放し、バス使用
   権を他のバスマスタに与えることを許可する手段と、 バスマスタにバス使用が許可されている期間におけるバ
   スサイクルを監視し、バスサイクルが連続して所定サイ
   クル以上実行されなかったとき、バス使用が許可されて
   いるバスマスタに故障が発生したことを検出し、以降は
   そのバスマスタをバスアービトレーションの対象から除
   外する故障検出手段とを具備することを特徴とするバス
   アービタ。