JP2001502088A - バス・インタフェース制御回路 - Google Patents

Abstract

(57)【要約】 分散型プロセス制御システムのモジュールのインタフェース回路用の制御回路は、カーネル・サブモジュールのモジュール・バスの構造およびプロトコルが周辺サブモジュールのＰＣＩバスの構造およびプロトコルと互換性がないにもかかわらず、そのカーネル・サブモジュールおよび周辺サブモジュールがこのインタフェース回路を介して通信することを可能にする。この制御回路は、モジュール・バス状態マシン（ＭＢＳＭ）と、ＰＣＩターゲット状態マシン（ＰＴＳＭ）と、アービタ状態マシン（ＡＲＳＭ）と、アドレス・デコード論理（ＡＤＬ）回路とを含む。それぞれのバスを介してカーネルおよび周辺サブモジュールからこの制御回路に印加された制御信号に応答して、ＭＢＳＭ、ＰＴＳＭ、ＡＲＳＭ、およびＡＤＬ回路によって制御信号が生成される。２つのサブモジュールのうちどちらがインタフェース回路のレジスタへのアクセスを認可されるかはこの制御回路によって決定され、これはまた、このインタフェース回路を介したカーネル・サブモジュールのメモリへのアクセスも周辺サブモジュールに認可する。両方のサブモジュールが同時にインタフェース回路へのアクセスを要求した場合には、周辺サブモジュールが優先権を有する。この制御回路は、一方のサブモジュールが保留のアクセス要求を有する場合に、もう一方のサブモジュールが連続してインタフェース回路にアクセスすることを防止する。

Description

【発明の詳細な説明】 バス・インタフェース制御回路 関連出願の相互参照 本願と同時に出願され、本発明の譲受人に譲渡され、参照により本明細書に組 み込まれて本明細書に完全に記載したと同様に本明細書の一部をなす、Ｊａｙ Ｗ．Ｇｕｓｔｉｎ他による「Ｉｍｐｒｏｖｅｄ Ｕｎｉｖｅｒｓａｌ Ｏｐｅｒ ａｔｏｒ Ｓｔａｔｉｏｎ Ｍｏｄｕｌｅ ｆｏｒ ａ Ｄｉｓｔｒｉｂｕｔｅ ｄ Ｐｒｏｃｅｓｓ Ｃｏｎｔｒｏｌ Ｓｙｓｔｅｍ」と題する米国特許出願で ある。 発明の背景 （１）発明の分野 本発明は制御回路の分野であり、さらに詳細には、モジュールのサブモジュー ルが通信する分散型プロセス制御システムのモジュールのインタフェース回路へ のアクセスを制御する状態マシンに実装される制御回路に関する。 （２）関連技術の説明 Ｈｏｎｅｙｗｅｌｌ Ｉｎｃ．のＴＤＣ３０００などの分散型プロセス制御シ ステムは、コンピュータ化されたプラント管理システムを備える。その１つのバ ージョンが、１９８６年８月１９日に発行された米国特許第４６０７２５６号に 記載および請求されている。このようなプロセス制御システムはそれぞれ複数の 様々なタイプのモジュールを含む。各モジュールは共通のカーネル・サブモジュ ールを含む。各モジュールは周辺サブモジュールも含み、各周辺サブモジュール の機能および構造は一般に様々である。システムの所与のモジュールとその他の モジュールとの間の全ての通信は、ネットワークのローカル制御ネットワーク（ ＬＣＮ）バスを介して行われ、ＬＣＮへのアクセスは各モジュールのカーネル・ サブモジュールを介して行われる。カーネル・サブモジュールとそれと関連する 周辺サブモジュールとの間の通信は、インタフェース回路を介して行われる。従 来技術のモジュールのカーネルおよび周辺サブモジュールのハードウェアおよ びソフトウェア構成要素は全て、所与のモジュールの必要な機能を実行するよう に特に設計されていた。 市販のパーソナル・コンピュータ（ＰＣ）、それらに関連する周辺機器、およ び関係するオペレーティング・システム・ソフトウェアの性能は、近年飛躍的に 向上しており、それにともなってそれらのコストは低下している。したがって、 例えば、このようなシステムのオペレータ・ステーション・モジュールの周辺サ ブモジュールの専用ハードウェアおよびソフトウェア構成要素に代えて、市販の ＰＣ、周辺機器、およびソフトウェアを、汎用オペレータ・ステーション・モジ ュールなどのモジュールの周辺サブモジュールに組み込むことが望ましい。この ようにすることの問題点は、市販のハードウェアおよびソフトウェアが、業界標 準の市販のバス・プロトコル、例えば周辺要素相互接続（ＰＣＩ）バスおよび信 号プロトコルを使用して通信する点である。残念ながら、ＰＣＩバスおよび信号 プロトコルは、モジュール・バスのバスおよび信号プロトコルと互換性がない。 上記に明示した、Ｉｍｐｒｏｖｅｄ Ｕｎｉｖｅｒｓａｌ Ｏｐｅｒａｔｏｒ Ｓｔａｔｉｏｎ Ｍｏｄｕｌｅ ｆｏｒ ａ Ｄｉｓｔｒｉｂｕｔｅｄ Ｐｒｏ ｃｅｓｓ Ｃｏｎｔｒｏｌ Ｓｙｓｔｅｍと題する相互参照した特許出願に、こ の問題の解決策が教示されている。それは、所与のモジュールのカーネル・サブ モジュールが、新規のインタフェース回路を介して関連する周辺サブモジュール と通信することを可能にするインタフェース回路を含めるものである。これはこ のカーネル・サブモジュールのハードウェアおよびソフトウェアの構成要素に変 更を加える必要なく市販のハードウェアおよびソフトウェアに実装される。本発 明の制御回路は、このインタフェース回路の動作、およびモジュールのサブモジ ュールによるこのインタフェース回路へのアクセスを制御する。 発明の概要 本発明は、分散型プロセス制御システムのモジュールのカーネル・サブモジュ ールと周辺サブモジュールとの間の通信を行うインタフェース回路用の制御回路 を提供する。周辺モジュールの構成要素は、標準的な市販の電子構成要素および このハードウェアと関連するソフトウェアである。カーネル・サブモジュールの モジュール・バスの構造およびプロトコルは、ＰＣＩバスなど周辺サブモジュー ルの市販のバスの構造およびプロトコルと互換性がない。この制御回路は、３つ の状態マシンによって実装される。１つ目はアービタ回路またはアービタ状態マ シン（ＡＲＳＭ）であり、２つ目はＰＣＩターゲット状態マシン（ＰＴＳＭ）で あり、３つ目はモジュール・バス状態マシン（ＭＢＳＭ）である。アービタ状態 マシンは、カーネル・サブモジュールのモジュール・バスまたは周辺サブモジュ ールのＰＣＩバスのどちらが、モジュール・バス状態マシンおよびＰＣＩ状態マ シンからの制御信号に応答してインタフェース回路の構成要素へのアクセス権を 有するかを決定する。 ＰＣＩバス上の信号によって表されるＰＣＩプロトコルは、ＰＴＳＭによって 解釈される。ＰＴＳＭの機能は、ＰＣＩバスから受信した信号を検出し、この信 号がインタフェース回路のどの構成要素にアドレスされるか、またこの信号がい つ伝送されることになるかを決定する。さらに、ＰＴＳＭは、ＡＲＳＭおよびＭ ＢＳＭへの制御信号を生成する。 ＭＢＳＭは、そのモジュール・バスがアクセスを許されたインタフェース回路 のレジスタの１つからの読取りまたはこれへの書込みをカーネル・サブモジュー ルが行うことができるようにする、モジュール・バス制御信号を生成する。ＭＢ ＳＭはまた、周辺サブモジュールがカーネル・サブモジュールのメモリへの、ま たはこれからのダイレクト・メモリ・アクセス動作を実行することができるよう にするモジュール・バス制御信号も生成する。 したがって、本発明の目的は、分散型プロセス制御システムのオペレータ・ス テーション・モジュールのインタフェース回路用の改良した制御回路を提供する ことである。 本発明のもう１つの目的は、複数の状態マシンを含む分散型プロセス制御シス テムのモジュールのインタフェース回路用の、改良した制御回路を提供すること である。 図面の簡単な説明 本発明のその他の目的、特徴、および利点は、添付の図面に関連して述べた下 記の本発明の好ましい実施形態の説明から容易に明らかになるであろうが、開示 の新規概念の主旨および範囲を逸脱することなく変更および修正を加えることが できる。 第１図は、本発明の制御回路を利用するインタフェース回路を含む、ユニバー サル・オペレータ・ステーション・モジュールを示すブロック図である。 第２図は、第１図の制御回路の主要な構成要素を示す、インタフェース回路の ブロック図である。 第３図は、アービタ状態マシンの状態図である。 第４図は、モジュール・バス状態の状態図である。 第５図は、ＰＣＩターゲット状態マシンの状態図である。 好ましい実施形態の説明 本願の第１図は相互参照出願の第２図に対応し、本願の第２図は相互参照出願 の第３図に対応することに留意されたい。この２つの出願の教示をより理解しや すくするために、１つの例外を除いて、本願の第１図および第２図の参照番号は 相互参照出願の第２図および第３図のそれと同じである。 第１図を参照すると、モジュール５６は、カーネル・サブモジュール１６’が モジュール５６の周辺サブモジュール５９の構成要素と通信するためのインタフ ェース回路５８を含む。インタフェース回路５８とカーネル・サブモジュール１ ６’の間の接続は、モジュール・バス１８’を用いて行われ、インタフェース回 路５８と周辺サブモジュール５９の構成要素との間の接続は周辺要素相互接続（ ＰＣＩ）ローカル・バス６０を用いて行われる。ＰＣＩバスは多くの市販製品で 使用されていることに留意されたい。ＰＣＩバス６０は、アドレス、データ、コ マンド、およびバイト・レーン制御が多重化された単一の３２ビット・バスと、 制御線および割込み線とからなる。モジュール・バス１８’は、３２ビットのデ ータ・バス１９’および２４ビットのアドレス・バス２０’の２つのバス、なら びに割込みおよび制御線からなる。 第２図は、モジュール５６のインタフェース回路５８のブロック図である。カ ーネル・サブモジュール１６’とインタフェース回路５８との間の通信は、デー タ・バス１９’、アドレス・バス２０’、ならびに適当な割込み線および制御線 を含むモジュール・バス１８’を用いて行われる。インタフェース回路５８とモ ジュール５６の周辺サブモジュール５９の構成要素との間の通信は、ＰＣＩバス ６０ならびに適当な割込み線および制御線を用いて行われる。 インタフェース回路５８の機能は、それ自体の信号プロトコルを有するＰＣＩ バス６０からの信号を、モジュール・バス１８’の信号プロトコルに合った信号 に変換すること、およびモジュール・バス１８’からの信号をＰＣＩバス６０の 信号プロトコルにあった信号に変換することである。さらに、インタフェース回 路５８は、モジュール５６が構成要素となっているプロセス制御システムが利用 する通信プロトコルをサポートするために必要なハードウェア資源を実装する。 好ましい実施形態では、プロセス制御システムは、Ｈｏｎｅｙｗｅｌｌ Ｉｎｃ ．のＴＤＣ３０００である。モジュール・アドレス・バス２０’上のアドレスの 範囲は、両サブモジュールのメモリまたはハードウェア構成要素中のデータのア ドレス、すなわちオペランド、命令、コマンド、またはレジスタ・ブロック８３ の制御レジスタの１つを規定する。例えば、アドレスの範囲の１つは、制御レジ スタ２７’、２８’、または３０’のうち１つを選択するためのアドレスを含む 。制御レジスタ２７’、２８’、および３０’はそれぞれ、プリンタ８４やディ スク６２、ＣＲＴ８２などの周辺サブモジュール５９の構成要素の動作を制御す るためにカーネル・サブモジュール１６’で使用される。 ＰＣＩプロトコル、より正確に言えばＰＣＩバス６０上の信号は、ＰＴＳＭ８ ５で解釈され、モジュール・バス・プロトコル、より正確に言えばカーネル・サ ブモジュール１６’からの制御信号は、ＭＢＳＭ８６で解釈される。ＦＲＡＭＥ 、ＩＲＤＹ、Ｃ／ＢＥ［３．．０］などの制御信号は、例えばＳＣＳＩコントロ ーラ６４など、ＰＣＩバス６０を介してデータが伝送されるときに信号がアドレ スされるターゲットを通知する。ＰＴＳＭ８５の機能は、このような信号を検出 し、どのような信号をＭＢＳＭ８６、ＡＲＳＭ９０に送信する必要があるか、ま たインタフェース・レジスタ８８のどれに送信する必要があるかを決定すること である。さらにＰＴＳＭ８５は、ＰＣＩバス・プロトコルが必要とするＰＣＩ制 御信号も生成する。ＰＴＳＭ８５は、それに加えられるＰＣＩクロック信号と同 期し て様々な状態に進む。ＰＣＩ状態マシン８５は、１つまたは複数のＰＣＩバス信 号あるいはＭＢＳＭ８６からの制御信号を待機する間、ある状態で休止すること もある。 ＡＲＳＭ９０は同期状態マシンであり、その状態図を第３図に示す。ＡＲＳＭ ９０は、ＰＣＩバス６０またはモジュール・バス１８’のどちらのバスがインタ フェース・レジスタ８８の１つへのアクセス権を有するかを決定する。インタフ ェース・レジスタ８８は、ローカル制御ネットワーク・プロセッサ（ＬＣＮＰ） レジスタ１１８およびデバッグ・ポート（ＤＰ）レジスタ１１９、レジスタ・ブ ロック８３の制御レジスタ２７’、２８’、および３０’、ならびにＰＣＩ構成 スペース・レジスタ９４を含む。ＡＲＳＭ９０は、アドレス・バス９６およびデ ータ・バス９８へのＰＣＩのアクセスも制御する。モジュール・バス２０’は、 レジスタ９４へのアクセス権もＰＣＩバス６０へのアクセス権も有さないことに 留意されたい。ＰＣＩバス６０からレジスタ９４へのアクセスは、アービタ９０ によっても制御される。 モジュール・バス状態マシン（ＭＢＳＭ）８６は同期１ホット状態マシンであ り、その状態図を第４図に示す。ＭＢＳＭ８６は、デバッグ・ポート・レジスタ １１９のレジスタまたは制御レジスタ・ブロック８３の制御レジスタからの読取 りまたはこれへの書込みをカーネル・サブモジュール１６’が行うことができる ようにするＭＢＳＭ制御信号を生成する。ＭＢＳＭ８６は、カーネル・サブモジ ュール１６’のＤＲＡＭ２４’への、またはこれからのダイレクト・メモリ・ア クセス（ＤＭＡ）動作を周辺サブモジュール５９が実行することができるように するモジュール・バス制御信号を生成する。ＭＢＳＭ８６は、カーネル・サブモ ジュール１６’からインタフェース・レジスタ８８の任意の１つのレジスタへの 全てのアクセスのタイミングを制御する。ＭＢＳＭ８６はまた、モジュール・バ ス２０’を介したＤＭＡサイクルのＤＲＡＭ２４’へのアクセスのタイミングも 制御する。その結果として、インタフェース回路５８中で別個のＤＭＡ回路は不 要となる。ＭＢＳＭ８６は、それに加えられるＰＣＩクロック信号と同期して様 々な状態となり、また、モジュール・バス１６’、ＰＣＩ状態マシン８５、およ びアービタ９０からの制御信号に依存して、次の状態に変化する、または所与の 状態で休止する。ＭＢＳＭマシン８６は、ＰＣＩ割込み生成も制御する。 ＰＴＳＭ８５は同期１ホット状態マシンであり、その状態図を第５図に示す。 ＰＴＳＭ８５は、それに加えられるＰＣＩアドレスを検査するための回路を含み 、あるアドレスがＰＣＩ構成スペース・レジスタ９４の識別した範囲の１つにあ る場合には、制御信号ＰＣＩ＿ＲＥＱによってモジュール・バス２０’へのアク セス要求がＡＲＳＭ９０に発信される。モジュール・バス２０’はＡＲＳＭ９０ によって制御され、ＰＣＩバス６０がカーネル・サブモジュール１６’の制御レ ジスタ８８、ＤＲＡＭ２４’、または状態レジスタへのアクセス権を有するとき に、カーネル・サブモジュール１６’がインタフェース回路５８のインタフェー ス・レジスタ８８へのアクセス権を有し、レジスタ８８からデータを読み取る、 またはこれにデータを書き込むことを防止する。ＭＢＳＭ８６はカーネル・サブ モジュール１６’からインタフェース・レジスタ８８へのアクセスのタイミング を制御し、書込みまたは読取りサイクルが完了したときに、ＭＢＳＭ８６はモジ ュール・バス２０’の制御をカーネル・サブモジュール１６’のプロセッサ２２ ’に戻す。 インタフェース回路５８の任意のインタフェース・レジスタ８８またはカーネ ル・サブモジュール１６’のＤＲＡＭ２４’へのアクセス要求は、カーネル・サ ブモジュール１６’または周辺サブモジュール５９のどちらが、より簡潔に言え ばＰＣＩバス６０またはモジュール・バス１８’のどちらが、この要求がオーバ ラップしたときにアクセス権を認可されることになるかを判断するＡＲＳＭ９０ を介して送られる。この要求が同時に行われたときには、ＡＲＳＭ９０は、ＰＣ Ｉバスにアクセス権を認可するようになっている。アクセス・サイクルは、ＰＴ ＳＭ８５がＡＲＳＭ９０への要求信号の伝送を引き起こす状態に入る、またはア ドレス・デコード論理（ＡＤＬ）１０８がモジュール・バス２０’上の適当な範 囲内のアドレスをデコードすることによって開始する。 第３図、第４図、および第５図はそれぞれ、アービタ状態マシン（ＡＲＳＭ） ９０、モジュール・バス状態マシン（ＭＢＳＭ）８６、およびＰＣＩターゲット 状態マシン（ＰＴＳＭ）８５の状態を示す状態図である。これらの図では、ＡＲ ＳＭ９０などの状態マシンの状態は、第３図の「ＩＤＬＥ」状態など、その円内 に配置された、状態に対する名称または頭字語を有する円として示してある。Ｐ ＣＩ＿ＧＮＴ状態にあるときにＡＲＳＭ９０が生成する制御信号は、その状態を 表す円にリード線で接続された楕円中に配置される。例えば、ＡＲＳＭ制御信号 ＰＣＩ＿ＧＮＴ＝ＴＲＵＥは、ＡＲＳＭ９０がＰＣＩ＿ＧＮＴ状態にあるときに これによって生成される。ＡＲＳＭ９０は、ＰＣＩ＿ＲＥＱ制御信号がＡＲＳＭ ９０に加えられている間、ＰＣＩ＿ＧＮＴ状態で休止する。これは、ある状態を 規定する円と交差する先端に矢印の付いた弧で示す。制御信号の名称は、その付 近に印刷してある。例えば、ＡＲＳＭ９０は、制御信号ＰＣＩ＿ＲＥＱがＰＴＳ Ｍ８５からＡＲＳＭ９０に加えられている間、ＰＣＩ＿ＧＮＴ状態で休止する。 ＰＴＳＭ状態マシン（ＰＴＳＭ）８５は、インタフェース回路のレジスタ８８ の１つまたはＤＲＡＭメモリ２４’と関連するＰＣＩアドレスがＰＴＳＭ８５の アドレス検査回路によって検出されたとき、このアドレスがＰＣＩバス６０上に 存在するのに応答して要求信号（ＰＣＩ＿ＲＥＱ）を発行する。この信号ＰＣＩ ＿ＲＥＱによって、ＡＲＳＭ９０はＩＤＬＥ状態からＲＥＱＵＥＳＴ ＢＵＳ状 態に変化する。ＡＲＳＭ９０は、モジュール・バス１８’の制御線を介してモジ ュール・バス認可ＭＢＢＧＮＴ信号が受信されたときにこの状態から出、その時 点でＰＣＩ＿ＧＮＴ状態に入る。信号ＰＣＩ＿ＲＥＱ要求信号が除去されるまで 、この状態は保持される。ＰＣＩ＿ＧＮＴ状態は、その他２つの並行状態を開始 させる。１つはＰＣＩ＿ＧＮＴＦＦ状態であり、この状態を使用して、以前のＰ ＣＩ＿ＧＮＴ状態の直後に別のＰＣＩ＿ＲＥＱ信号が発生した場合に、再度ＰＣ Ｉ＿ＧＮＴ状態に入ることを防止する。これによりモジュール・バス１８’は、 連続したＰＣＩアクセス・サイクルの間でアクセス権を得ることができる。もう １つの状態は、ＰＣＩバスからアクセスされるインタフェース回路５８の資源に 依存して起こりうる４つの状態の１つである。第１の起こりうる状態は、ＰＣＩ をＤＲＡＭ２４’のアクセスに認可するメモリ認可状態ＭＥＭＧＮＴである。Ｐ ＣＩバス６０を介してアクセスされているアドレスが８００００−ＦＦＦＦＦ（ １６進数）の範囲内にある場合に、このＡＲＳＭ９０の状態に入る。その場合に は、アドレス・デコード論理回路（ＡＤＬ）１０８は、ＡＲＳＭ９０に伝送され るＡＤＬ制御信号ＰＣＩ ＴＯ ＤＲＡＭ ＤＥＣＯＤＥを生成する。第２の起 こり うる状態は、ＰＣＩアクセスを制御レジスタ８３の１つに認可するレジスタ認可 状態ＲＥＧＧＮＴである。ＰＣＩバス６０上のアドレスが４３０００−４５ＦＦ Ｆ（１６進数）の範囲内にある場合に、ＡＲＳＭ９０はＲＥＧＧＮＴ状態に入り 、ＡＤＬ１０８にＡＤＬ制御信号ＰＣＩ ＴＯ ＲＥＧ ＤＥＣＯＤＥを生成さ せる。第３のこのような状態は、ＰＣＩアクセスを、レジスタ・ブロック９２の ＬＣＮＰ制御レジスタ１１８またはデバッグ・ポート・レジスタ１１９に認可す る制御認可状態ＣＮＴＬＧＮＴである。アドレス・マルチプレクサ１１０からＡ ＤＬ１０８に加えられるＰＣＩアドレスがＥ０００−ＥＣ００の範囲、または５ ００００〜５０００４（１６進数）の範囲にある場合にＣＮＴＬＧＮＴ状態とな り、これによりＡＤＬ１０８は、ＡＤＬ制御信号ＰＣＩ ＴＯ ＬＣＮＰ ＣＯ ＮＴＲＯＬ ＲＥＧＳ ＤＥＣＯＤＥ信号をＡＲＳＭ９０に印加する。第４の最 後のこのような状態は、ＰＣＩバス６０が構成レジスタ９４にアクセスしている 場合にＡＲＳＭが入る、構成認可状態ＣＦＧＧＮＴである。ＡＤＬ１０８に加え られるＰＣＩアドレスがレジスタ９４のアドレスである場合にＣＦＧＧＮＴ状態 に入り、これによりＡＤＬ１０８は、ＡＤＬ制御信号ＰＣＩ ＴＯ ＣＯＮＦＩ ＧＲＥＧＩＳＴＥＲ ＤＥＣＯＤＥをＡＲＳＭ９０に印加する。これら４つの状 態は相互に排他的である。任意の所望のＰＣＩサイクル中に、この４つの状態の うち１つのみに入ることになる。入った状態は、ＰＣＩ＿ＲＥＱ信号が除去され るまで保持される。 ＡＲＳＭ９０は、ＡＤＬ１０８からＭＯＤＢＵＳ要求信号を受信すると、ＰＣ Ｉ＿ＲＥＱ信号がアクティブでなければＭＯＤＢＵＳ＿ＧＮＴ状態に入る。ＡＤ Ｌ１０８は、ＡＤＬ１０８に加えられるアドレスがカーネル・サブモジュール１ ６’からのものであり、４３０００−４５ＦＦＦ（１６進数）の範囲内である場 合には、ＭＯＤＢＵＳ ＲＥＱＵＥＳＴ制御信号を生成する。ＭＯＤＢＵＳ Ｒ ＥＱＵＥＳＴおよびＰＣＩ＿ＲＥＱの制御信号が両方とも同時にアクティブとな る場合には、ＰＣＩ＿ＲＥＱが優先権を有し、ＭＯＤＢＵＳ＿ＧＮＴ状態には入 らない。ＰＣＩ＿ＧＮＴＦＦがセット状態である場合には、ＰＣＩ＿ＧＮＴ状態 には入らない。ＭＯＤＢＵＳ＿ＧＮＴ状態に入った場合には、すなわちＰＣＩ ＲＥＱ信号がない場合には、ＭＯＤＢＵＳ＿ＧＮＴ状態は同時にもう１つの状態 、 ＭＯＤＢＵＳ＿ＧＮＴＦＦを開始する。ＭＯＤＢＵＳ＿ＧＮＴＦＦ状態は、モジ ュール・バスのアクセス・サイクルの最後にＭＯＤＢＵＳ＿ＧＮＴ状態に入るこ とを防止する。これにより、連続したモジュール・バス・サイクル要求がある場 合に、ＰＣＩアクセス・サイクルが可能となる。ＭＯＤＢＵＳ＿ＧＮＴ状態は、 ＭＯＤＢＵＳ ＲＥＱＵＥＳＴ信号が除去されるまで保持される。 第４図を参照すると、モジュール・バス状態マシン（ＭＢＳＭ）８６は３つの 制御パスを有する。第１のパスはＰＣＩからモジュール・バス（ＰＭＢ）へのパ スである。カーネル・サブモジュール１６’のＤＲＡＭ２４’、あるいはインタ フェース回路５８のレジスタ・ブロック８３のインタフェース制御レジスタ２７ ’、２８’、または３０’への任意のＰＣＩアクセスは、ＡＲＳＭ９０がＭＥＭ ＧＮＴまたはＲＥＧＧＮＴ状態であることによって示される。これらの状態から のＡＲＳＭ制御信号ＭＥＭＧＲＮＴ＝ＴＲＵＥまたはＲＥＧＧＮＴ＝ＴＲＵＥが ＭＢＳＭ８６に加えられると、ＭＢＳＭ８６がそのＰＭパス上で始動する。第１ の状態ＰＭＢＳ２では、モジュール認可確認信号（ＭＢＧＡＣＫ＝ＴＲＵＥ）が カーネル・サブモジュール１６’に伝送される。次いでＭＢＳＭ８６は、次のク ロック信号で無条件でＰＭＢＳ３状態となる。この状態で、アドレス出力イネー ブル制御信号ＡＤＤＯＥがアサートされる。ＰＣＩサイクルが書込みサイクルで ある（ＭＢＲＷがアサート解除（ｄｅａｓｓｅｒｔ）される）場合には、データ 出力イネーブル信号ＤＡＴＡＯＥがアサートされる。ＡＤＤＯＥ信号は、アサー トされたときに、アドレス信号をモジュール・アドレス・バス２０’に加える。 データ出力イネーブル信号ＤＡＴＡＯＥは、ＰＣＩアクセス・サイクルが書込み サイクルであり、モジュール・バス読取り／書込み信号（ＭＢＲＷ）が書込みを 意味する値になった場合に、アサートされる。次いでＭＢＳＭ８６は無条件でＰ ＭＢＳ４状態となり、この状態でアドレス・ストローブ信号ＭＢＢＡＳＴをアサ ートする。次いでＭＢＳＭ８６は無条件でＰＭＢＳ５状態に進み、この状態でモ ジュール・バス・エラー信号（ＭＢＢＥＲＲ）を受信する（この場合にはＰＭＢ Ｓ８状態に進むことになる）、またはカーネル・サブモジュール１６’からモジ ュール・バス確認信号（ＭＢＤＡＣＫ＝ＦＡＬＳＥ）を受信するまで休止する。 ＭＢＤＡＣＫ信号を受信すると、ＭＢＳＭ８６はＰＭＢＳ６状態に進む。ＭＢＳ Ｍ８ ６がＰＭＢＳ６状態にある間、信号の変化はなく、これは１クロック時間遅延と して使用される。次いでＭＢＳＭ８６はＰＭＢＳ７状態に進行する。ＭＢＳＭ８ ６がＰＭＢＳ７状態にある間もやはり信号の変化はなく、これは１クロック周期 が第２時間だけ遅延し、その後ＭＢＳＭ８６はＰＭＢＳ８状態に移行する。ＰＢ ＳＭ８状態にあるＭＢＳＭ８６は、進行準備（ｒｅａｄｙ ｔｏ ｐｒｏｃｅｅ ｄ）信号ＲＥＡＤＹをＰＴＳＭ８５にアサートする。次いでＭＢＳＭ８６は無条 件でＰＭＢＳ９状態に進み、この状態で信号ＭＢＢＡＳＴおよびＤＡＴＡＯＥが アサート解除される、すなわちＦＡＬＳＥとなり、その後無条件でＰＭＢＳ１０ 状態に進行する。ＰＭＢＳ１０状態で、信号ＡＤＤＯＥがアサート解除される。 次いでＭＢＳＭ８６は無条件でＰＭＢＳ１１状態に進み、この状態で、ＰＴＳＭ ８５が信号Ｔ４で表されるＴＵＲＮ＿ＡＲ状態に入るまで休止する。制御信号Ｔ ４は、ＰＣＩバス６０がＰＣＩアクセス・サイクルの終了を確認したことを示す 。制御信号Ｔ４がアサートされると、ＭＢＳＭ８６はＩＤＬＥ状態に戻り、この 状態で信号ＭＢＧＢＡＣＫおよびＲＥＡＤＹがアサート解除される。 ＭＢＳＭ８６の第２の制御パスは、モジュール・バス１８’から、第４図では ＭＲとして識別されるブロック８３の制御レジスタの１つへのパスである。ＡＲ ＳＭ９０がＭＯＤＢＵＳ＿ＧＮＴ状態に入り、ＭＢＳＭ８６に加えられるＭＯＤ ＢＵＳ＿ＧＮＴ信号を生成したときに、ＭＲパスに入る。この信号を受信すると 、ＭＢＳＭ８６はＭＲＳ１状態に進行する。この状態で、アクセス・サイクルが モジュール・バス読取りである（モジュール・バスの読取り／書込み信号ＭＢＲ Ｗがアサートされる）、またはこのサイクルが割込み確認サイクルである（ＭＢ ＩＡＣＫがアサートされる）場合に、データ出力イネーブル信号（ＤＡＴＡＯＥ ＝ＲＥＡＤ）がアサートされる。このサイクルが書込みである（ＭＢＲＷがアサ ート解除される）場合には、モジュール・バス書込みストローブ信号ＭＯＤ＿Ｗ ＲＴＳＴＢがアサートされる。次の状態ＭＲＳ２には無条件で入る。この状態で 、サイクルがモジュール・バス書込みである場合には、モジュール・バス書込み ストローブ信号（ＭＯＤ＿ＷＲＴＳＴＢ）がアサートされる。次の状態ＭＲＳ３ には無条件で入り、モジュール・バスデータ確認信号（ＭＢＤＡＣＫ）がアサー トされる。ＭＢＳＭ８６は、１つの３状態が発生するまでこの状態で休止する。 １ つの状態はカーネル・サブモジュール１６’からのモジュール・バス・エラー信 号ＭＢＢＥＲＲの受信であり、この場合にはＭＢＳＭ８６はＩＤＬＥ状態に戻る 。モジュール・バス割込み確認信号ＭＢＩＡＣＫがアサートされた場合には、Ｍ ＢＳＭ８６はＭＲＳ３状態のままとなる。そうでない場合には、モジュール・バ ス・スロット・アドレス・ストローブ信号ＭＢＳＡＳＴおよびモジュール・バス ・アドレス・ストローブＭＢＢＡＳＴのアサーションについて試験を行う。これ らの信号がともに真である場合には、ＭＢＳＭ８６はＭＲＳ３状態で休止する。 これらの信号がともにアサート解除された、すなわち偽である場合には、ＭＢＳ Ｍ８６はＭＲＳ４状態に進行し、この応対でデータ確認信号ＭＢＤＡＣＫがアサ ート解除される。次いでＭＢＳＭ８６は無条件でＩＤＬＥ状態に入り、この状態 でデータ出力イネーブル信号ＤＡＴＡＯＥがアサート解除される。 ＭＢＳＭ８６の第３の制御パスは、ＰＣＩからＬＣＮＰ制御レジスタ１１８ま たはＰＣＩ構成レジスタ９４への、ＲＥＧパスである。ＡＲＳＭ９０が制御認可 状態ＣＮＴＬＧＮＴまたは構成認可状態ＣＦＧＧＮＴに入ると、これらの状態か らアサートされた制御信号によってＭＢＳＭ８６はＲＥＧパスに入る。このパス の第１の状態、ＲＥＧＳ１で、モジュール・バス認可確認（ＭＢＧＡＣＫ）信号 がアサートされる。次のクロック信号を受信すると無条件でＲＥＧＳ２に入り、 この状態でＲＥＡＤＹ信号がＰＴＳＭ８５にアサートされる。やはり無条件で入 る次の状態ＲＥＧＳ３は、状態ＲＥＧＳ４と同様に１クロック時間遅延である。 ＭＢＳＭ８５の状態ＲＥＧＳ５には無条件で入り、ＭＢＳＭ８６は、ＰＣＩ＿Ｒ ＥＱおよびＭＢＧＮＴ信号がともにアサート解除されるまで、この状態で休止す る。これが起こると、ＭＢＳＭ８６はＩＤＬＥ状態に戻り、信号ＲＥＡＤＹおよ びＭＢＧＡＣＫはアサート解除される。 第５図を参照すると、ＰＴＳＭ８５は２タイプのアクセス・サイクル、つまり 構成アクセスおよびメモリ・アクセスをサポートしている。構成アクセスは、Ｐ ＣＩ仕様書Ｒｅｖ．２．０に規定されたＰＣＩ構成スペース・レジスタ９４から の読取りおよびこれへの書込みのためのものである。メモリ・アクセスは、ブロ ック８３またはブロック９２の任意のレジスタ、あるいはカーネル・サブモジュ ール１６’のＤＲＡＭ２４’からの読取りまたはこれへの書込みである。ＰＴＳ Ｍ８５の状態の大部分は、構成アクセスおよびメモリ・アクセス両方によって共 有される。トランザクション・タイプ、メモリ読取り／書込み、または構成読取 り／書込みは、ＰＣＩアドレス・フェーズ中にインタフェース回路５８に与えら れるＰＣＩコマンドをデコードするＰＴＳＭ８５によって決定される。 トランザクションの開始は、周辺サブモジュール５９による制御信号ＦＲＡＭ Ｅがアサートされることによって通信され、これによりＰＴＳＭ８５はＩＤＬＥ 状態からビジー状態Ｂ＿ＢＵＳＹに進む。ＰＴＳＭ８５は、下記の３つの事項の うち１つが起こるまでＢ＿ＢＵＳＹ状態で休止する。すなわち、トランザクショ ンがＬＣＮＰおよびデバッグ・ポート・レジスタ９２、制御レジスタ８３（レジ スタ２７’、２８’、および３０’）、またはカーネル・サブモジュール１６’ のＤＲＡＭ２４’へのＰＣＩメモリ・アクセスとしてデコードされる、トランザ クションがＰＴＳＭ８５をＩＤＬＥ状態に戻す別のＰＣＩエンティティを目標と する、あるいはトランザクションがＰＴＳＭ８５をＤＲＯＰ＿ＲＱ状態に進める 、ＰＣＩ構成スペース・レジスタ９４への構成アクセスとしてデコードされる。 ＤＲＯＰ＿ＲＥＱ状態に入ると、バス要求制御信号ＰＣＩ＿ＲＥＱがＡＲＳＭ９ ０に発行され、装置選択信号ＤＥＶＳＥＬ信号がＰＣＩバス６０上にアサートさ れ、インタフェース回路５８がアクセスを受容し、応答することを示す。ＰＴＳ Ｍ８５は、ＰＴＳＭ８５をＸＦＥＲ状態に進める信号ＲＥＡＤＹ信号がＭＢＳＭ ８６によって受信されるまで、ＤＲＯＰ＿ＲＥＱ状態で休止する。構成トランザ クションが読取りである場合には、ＸＦＥＲ状態に入ると、ＰＴＳＭ制御信号Ｔ ＲＤＹがＰＣＩバス６０上にアサートされ、インタフェース回路５８がデータを 転送する準備ができたことを通信する。次いで、ＰＣＩインタフェース回路７２ など、ＰＣＩバス６０に信号を伝送するまたはこれから信号を受信することを認 可された周辺サブモジュール５９の構成要素であるマスタが制御信号ＩＲＤＹを アサートするまで、ＰＴＳＭ５８はＸＦＥＲ状態で休止し、その時点でデータが 転送される。構成トランザクションが書込みである場合には、ＸＦＥＲ状態に入 ると、ＰＴＳＭ８５は、そのトランザクションのＰＣＩマスタが信号ＩＲＤＹを アサートして、そのＰＣＩマスタがデータを転送する準備ができたことを通信す るまで休止し、次いでＰＴＳＭ８５は制御信号ＴＲＤＹをアサートし、データが 転送さ れる。構成アクセスがマスタによるバースト試行（後述）でないものと仮定する と、ＩＲＤＹおよびＴＲＤＹが同時にアサートされると、ＰＴＳＭ８５はターン ・アラウンド状態ＴＵＲＮ＿ＡＲに戻り、ＰＣＩマスタおよびＰＴＳＭ８５はそ れぞれのＰＣＩ制御信号をアサート解除し、ＰＣＩバス６０のアドレスおよびデ ータ信号の駆動を停止する、すなわちアサート解除することができる（ＡＤ＿Ｏ Ｅ＝ＦＡＬＳＥ）。次いでＰＴＳＭ８５は無条件でＩＤＬＥ状態に進む。 インタフェース回路５８のレジスタ９２または制御レジスタ２７’、２８’、 および３０’、あるいはカーネル・サブモジュール１６のＤＲＡＭ２４’へのメ モリ・アクセスの場合には、ＰＴＳＭ８５をＩＤＬＥ状態からＢＵＳＹ状態に進 める信号ＦＲＡＭＥのアサーションによってトランザクションの開始が通信され る。トランザクションがメモリ・アクセスとしてデコードされたときに、ＰＴＳ Ｍ８５＿ＤＡＴＡ状態に進む。Ｓ＿ＤＡＴＡ状態に入ると、バス要求信号ＰＣＩ ＿ＲＥＱがＡＲＳＭ９０に発行され、装置選択信号ＤＥＶＳＥＬがＰＣＩバス６ ０上にアサートされ、インタフェース回路５８がアクセスを受容し、応答するこ とを示す。ＰＴＳＭ８５は、ＲＥＡＤＹ信号をＭＢＳＭ８６から受信するまで、 Ｓ＿ＤＡＴＡ状態で休止する。これによりＰＴＳＭ８５はＸＦＥＲ状態に進む。 メモリ・トランザクションが読取りである場合には、ＸＦＥＲ状態に入ると、信 号ＴＲＤＹがＰＣＩバス６０上にアサートされ、インタフェース回路がデータを 転送する準備ができたことを通信する。次いでＰＴＳＭ５８は、マスタが信号Ｉ ＲＤＹをアサートするまでＸＦＥＲ状態で休止し、その時点でデータが転送され る。 メモリ・トランザクションが書込みである場合には、ＸＦＥＲ状態に入ると、 ＰＴＳＭ８５は、そのトランザクションのＰＣＩマスタが制御信号ＩＲＤＹをア サートして、そのマスタがデータを転送する準備ができたことを通信するまで休 止する。次いでＰＴＳＭ８５は信号ＴＲＤＹをアサートし、データが転送される 。メモリ・アクセスがマスタによるバースト試行でないものと仮定すると、ＩＲ ＤＹおよびＴＲＤＹが同時にアサートされると、ＰＴＳＭ８５はＴＵＲＮ＿ＡＲ 状態に進み、これによりマスタおよびＰＴＳＭ８５はそれぞれのＰＣＩ制御信号 をアサート解除し、ＰＣＩバス６０のアドレスおよびデータ信号の駆動を停止す る ことができる。次いでＰＴＳＭ８５は無条件でＩＤＬＥ状態に進む。 バーストはインタフェース回路５８によってサポートされていない。ＰＣＩマ スタによってバーストが試行された場合には、ＰＴＳＭ８５は単一のデータ・フ ェーズ後にバースト試行を終了するようマスタに通信する（信号ＴＲＤＹおよび ＩＲＤＹが両方ともアサートされているときにはこれらがデータ・フェーズを規 定する）。マスタは、制御信号ＦＲＡＭＥを使用して、バースト試行を規定し、 トランザクション中の最後のデータ・フェーズを通信する。制御信号ＦＲＡＭＥ はこのようなトランザクション中の最後のデータ・フェーズの前にアサート解除 される。したがって、あるデータ・フェーズ中に信号ＦＲＡＭＥがアサートされ た場合には、マスタは別のデータ・フェーズを実行しようとする。データ・フェ ーズ中に信号ＦＲＡＭＥがアサートされない場合には、マスタはこのトランザク ション中の最後のデータ・フェーズを扱う。ＰＴＳＭ８５は構成アクセスおよび メモリ・アクセスでＸＦＥＲ状態である間に制御信号ＦＲＡＭＥを検出し、バー ストが試行されている場合には、ＰＣＩバス６０上にＳＴＯＰ制御信号をアサー トするという形で応答する。ＳＴＯＰ制御信号はデータ転送中アサートされたま まとなり、現在のデータ・フェーズ後にトランザクションを終了するようＰＣＩ マスタに通信する。現在のデータ・フェーズが完了すると、ＰＴＳＭ８５はＸＦ ＥＲ状態からＷＡＩＴ状態に進み、制御信号ＦＲＡＭＥがアサート解除されるま でＷＡＩＴ状態で休止する。信号ＦＲＡＭＥがアサート解除されると、ＰＴＳＭ はＴＵＲＮ＿ＡＲ状態に進む。これによりマスタおよびＰＴＳＭ８５はそれぞれ のＰＣＩ制御信号をアサート解除し、ＰＣＩバス６０のアドレスおよびデータ信 号の駆動を停止することができる。次いでＰＴＳＭ８５は無条件でＩＤＬＥ状態 に進む。 カーネル・サブモジュール１６’またはインタフェース回路５８に重大な障害 が発生した場合、あるいはアドレス・パリティ・エラーが検出された場合にＰＴ ＳＭ８５がＳ＿ＤＡＴＡまたはＤＲＯＰ＿ＲＱ状態であるときには、ＰＴＳＭ８ ５によってＰＣＩシステム・エラー信号ＳＥＲＲがアサートされる。パリティ生 成および検査回路１１４によってデータ・パリティ・エラーが検出された場合に ＰＴＳＭ８５がＩＤＬＥまたはＴＵＲＮ＿ＡＲ状態であるときには、ＰＴＳＭ８ ５によってＰＣＩパリティ・エラー信号ＰＥＲＲがアサートされる。 前述の内容から、本発明の範囲を逸脱することなく、好ましい実施形態に様々 な修正を加えることができることは明らかであろう。

───────────────────────────────────────────────────── 【要約の続き】 同時にインタフェース回路へのアクセスを要求した場合 には、周辺サブモジュールが優先権を有する。この制御 回路は、一方のサブモジュールが保留のアクセス要求を 有する場合に、もう一方のサブモジュールが連続してイ ンタフェース回路にアクセスすることを防止する。

Claims (1)

1. 【特許請求の範囲】 １．分散型プロセス制御システムのモジュールのインタフェース回路用の制御回 路であり、前記モジュールがカーネル・サブモジュール、周辺サブモジュール、 およびインタフェース回路を含み、このインタフェース回路が入力データ・マル チプレクサおよびインタフェース・レジスタを含み、カーネル・サブモジュール がメモリ手段を有し、制御および割込み信号を生成し、ある構造およびプロトコ ルを有するモジュール・バスを介してインタフェース回路と通信し、周辺サブモ ジュールが制御および割込み信号を生成し、モジュール・バスと互換性のない構 造およびプロトコルを有する第２バスを介してインタフェース回路と通信する制 御回路であって、 Ａ）ＡＲＳＭ制御信号を生成するアービタ状態マシン（ＡＲＳＭ）手段と、Ｍ ＢＳＭ制御信号を生成するモジュール・バス状態マシン（ＭＢＳＭ）手段と、Ｓ ＢＳＭ制御信号を生成する第２バス・ターゲット状態マシン手段と、ＡＤＬ制御 信号を生成するアドレス・デコード論理（ＡＤＬ）手段とを含み、 Ｂ）前記ＡＲＳＭ手段が、ＭＢＳＭ制御信号、ＳＢＳＭ制御信号、ＡＤＬ制御 信号、カーネル・サブモジュールからの制御信号、および周辺サブモジュールか らの制御信号に応答してＡＲＳＭ制御信号を生成し、そのＡＲＳＭ制御信号が、 いつカーネル・サブモジュールがインタフェース・レジスタの１つへのアクセス 権を有するか、あるいはいつ周辺サブモジュールがインタフェース・レジスタの １つまたはカーネル・サブモジュールのメモリ手段へのアクセス権を有するかを 決定し、 Ｃ）ＭＢＳＭ手段が、ＡＲＳＭ制御信号、ＳＢＳＭ制御信号、およびカーネル ・サブモジュールからの制御信号に応答してＭＢＳＭ制御信号を生成し、前記Ｍ ＢＳＭ制御信号が、カーネル・サブモジュールがインタフェース回路のインタフ ェース・レジスタの１つへのアクセス権を有するときに、カーネル・サブモジュ ールがそれからの読取りまたはそれへの書込みを行うことを可能にする、あるい は周辺サブモジュールがインタフェース・レジスタへのアクセス権またはカーネ ル・サブモジュールのメモリ手段へのアクセス権を有するときに、周辺サブモジ ュールがインタフェース・レジスタの１つからの読取りもしくはそれへの書込み 、またはカーネル・サブモジュールのメモリ手段からの読取りもしくはそれへの 書込みを行うことを可能にし、また前記ＭＢＳＭ制御信号が、このようなアクセ スのタイミングを制御し、周辺サブモジュールによって発生する割込みも制御し 、 Ｄ）第２バス状態マシン手段が、ＡＲＳＭ制御信号、ＭＢＳＭ制御信号、お よび周辺サブモジュールからの制御信号に応答してＳＢＳＭ制御信号を生成し、 前記ＳＢＳＭ制御信号が、そうすべきときに周辺サブモジュールがインタフェー ス回路のインタフェース・レジスタの１つからの読取りまたはこれへの書込み、 あるいはカーネル・サブモジュールのメモリ手段からの読取りまたはこれへの書 込みを行うことを可能にし、 Ｅ）ＡＤＬ手段が、カーネル・サブモジュールまたは周辺サブモジュールから のアドレス信号が入力アドレス・マルチプレクサを介してアドレス・デコード論 理に伝送されるのに応答してＡＤＬ制御信号を生成し、前記ＡＤＬ制御信号が、 それへのアクセス権を有するサブモジュールによってデータ信号が読み取られる または書き込まれるインタフェース回路のインタフェース・レジスタまたはカー ネル・サブモジュールのメモリ手段を識別する制御回路。 ２．第２バスが周辺構成要素相互接続ＰＣＩバスであり、第２バス状態マシンが ＰＣＩターゲット状態マシン（ＰＴＳＭ）であり、ＳＢＳＭ制御信号がＰＴＳＭ 制御信号である請求項１に記載の制御回路。 ３．ＡＲＳＭは、モジュール・バスがモジュール・バス要求（ＭＯＤＢＵＳ Ｒ ＥＱＵＥＳＴ）制御信号がＡＤＬによって生成されるのに応答してインタフェー ス回路へのアクセス権を有すること、またはＰＣＩバスがＰＴＳＭからのＰＣＩ バス要求（ＰＣＩ＿ＲＥＱ）信号に応答してインタフェース回路へのアクセス権 を有することを決定し、かつ、ＭＯＤＢＵＳ要求信号およびＰＣＩ＿ＲＥＱ信号 が両方とも同時にＡＲＳＭに印加された場合に、ＰＣＩバスにインタフェース回 路へのアクセス権を認可する請求項２に記載の制御回路。 ４．インタフェース回路のインタフェース・レジスタが、制御レジスタ、ＰＣＩ 構成スペース・レジスタ、およびＬＣＮＰ制御レジスタを含み、ＭＢＳＭが３つ の制御パス、すなわちＰＣＩバスからモジュール・バスへのＰＭパス、モジュー ル・バスからインタフェース回路の制御レジスタの１つへのパスであるＭＲパス 、およびＰＣＩバスから構成スペース・レジスタまたはＰＣＩ構成レジスタへの ＲＥＧパスを有し、ＭＢＳＭが、メモリ認可（ＭＥＭＧＮＴ）またはレジスタ認 可（ＲＥＧＧＮＴ）制御信号がＡＲＳＭによって生成されるのに応答してＰＭパ スに入る請求項３に記載の制御回路。 ５．ＭＢＳＭが、モジュール・バス認可（ＭＯＤＢＵＳ＿ＧＮＴ）制御信号がＡ ＲＳＭによって生成されるのに応答してＭＲパスに入る請求項４に記載の制御回 路。 ６．ＭＢＳＭが、制御認可（ＣＮＴＬＧＮＴ）制御信号または構成認可（ＣＮＦ ＦＧＮＴ）制御信号がＡＲＳＭによって生成されるのに応答してＲＥＧパスに入 る請求項５に記載の制御回路。 ７．分散型プロセス制御システムのモジュールのインタフェース回路用の制御回 路であり、前記モジュールがカーネル・サブモジュール、周辺サブモジュール、 およびインタフェース回路を含み、このインタフェース回路が入力データ・マル チプレクサおよびインタフェース・レジスタを含み、カーネル・サブモジュール がメモリ手段を有し、制御および割込み信号を生成し、また前記カーネル・サブ モジュールが、ある構造およびプロトコルを有する、制御および割込み線を含む モジュール・バスを介してインタフェース回路と通信し、周辺サブモジュールが 制御および割込み信号を生成し、ある構造およびプロトコルを有する、制御およ び割込み線を含む第２バスを介してインタフェース回路と通信し、この第２バス がモジュール・バスの構造およびプロトコルと互換性がない制御回路であって、 Ａ）ＭＢＳＭ制御信号を生成するモジュール・バス状態マシン（ＭＢＳＭ）手 段と、ＡＲＳＭ制御信号を生成するアービタ状態マシン（ＡＲＳＭ）手段と、Ｓ ＢＳＭ制御信号を生成する第２バス・ターゲット状態マシン手段（ＳＢＳＭ）と 、ＡＤＬ制御信号を生成するアドレス・デコード論理（ＡＤＬ）手段とを含み、 Ｂ）前記ＳＢＳＭ制御信号が、カーネル・サブモジュールからの制御信号およ び割込み信号と、ＡＲＳＭ制御信号と、ＳＢＳＭ制御信号と、ＡＤＬ制御信号と に応答してＳＢＳＭ手段によって生成され、前記ＭＢＳＭ制御信号が、周辺サブ モジュールによるインタフェース回路のインタフェース・レジスタまたはカーネ ル・サブモジュールのメモリ手段へのアクセスの時期を調整しかつアクセスを制 御し、またカーネル・サブモジュールによるインタフェース回路のインタフェー ス・レジスタへのアクセスの時期を調整しかつアクセスを制御し、 Ｃ）前記ＳＢＳＭ制御信号が、周辺サブモジュールからの制御信号および割込 み信号と、ＡＲＳＭ制御信号と、ＭＢＳＭ制御信号とに応答して生成され、前記 ＳＢＳＭ制御信号が、第２バスと、周辺サブモジュールによるインタフェース回 路へのアクセス要求とを調時および制御し、 Ｄ）前記ＡＲＳＭ制御信号が、ＭＢＳＭ制御信号、ＳＢＳＭ制御信号、および ＡＤＬ制御信号に応答して生成され、また前記ＡＲＳＭ制御信号が、周辺サブモ ジュールがインタフェース回路のインタフェース・レジスタまたはカーネル・サ ブモジュールのメモリ手段への排他アクセスを認可されるとき、およびカーネル ・サブモジュールがインタフェース回路のインタフェース・レジスタへの排他ア クセスを認可されるときを制御し、 Ｅ）前記アドレス・デコード論理回路手段が、アドレス・マルチプレクサによ って前記アドレス・デコード論理回路手段にアドレス信号が加えられるのに応答 してＡＤＬ制御信号を生成し、前記ＡＤＬ制御信号が、インタフェース回路への アクセス権を有するサブモジュールから伝送される、またはこれに伝送されるデ ータ信号の源または宛先を制御する制御回路。 ８．第２バスが周辺構成要素相互接続（ＰＣＩ）バスであり、第２バス状態マシ ンがＰＣＩターゲット状態マシン（ＰＴＳＭ）であり、ＳＢＳＭ制御信号がＰＴ ＳＭ制御信号である請求項７に記載の制御回路。 ９．ＡＲＳＭは、モジュール・バスがモジュール・バス要求（ＭＯＤＢＵＳ Ｒ ＥＱＵＥＳＴ）制御信号がＡＤＬによって生成されるのに応答してインタフェー ス回路への排他アクセス権を有すること、またはＰＣＩバスがＰＴＳＭからのＰ ＣＩバス要求（ＰＣＩ＿ＲＥＱ）信号に応答してインタフェース回路への排他ア クセス権を有することを決定し、かつ、ＭＯＤＢＵＳ要求信号およびＰＣＩ＿Ｒ ＥＱ信号が両方とも同時にＡＲＳＭに印加された場合に、ＰＣＩバスにインタフ ェース回路へのアクセス権を認可する請求項８に記載の制御回路。 １０．ＰＣＩ＿ＲＥＱ制御信号がＡＲＳＭ手段に印加されない限り、モジュール ・バスがインタフェース回路へのアクセス権を有する請求項９に記載の制御回路 。 １１．インタフェース回路のインタフェース・レジスタが、制御レジスタ、ＰＣ Ｉ構成スペース・レジスタ、およびＬＣＮＰ制御レジスタを含み、ＭＢＳＭが３ つの制御パス、すなわちＰＣＩバスからモジュール・バスへのＰＭパス、モジュ ール・バスからインタフェース回路の制御レジスタの１つへのパスであるＭＲパ ス、およびＰＣＩバスから構成スペース・レジスタまたはＰＣＩ構成レジスタへ のＲＥＧパスを有し、ＭＢＳＭが、メモリ認可（ＭＥＭＧＮＴ）またはレジスタ 認可（ＲＥＧＧＮＴ）制御信号がＡＲＳＭによって生成されるのに応答してＰＭ パスに入る請求項１０に記載の制御回路。 １２．ＭＢＳＭが、モジュール・バス認可（ＭＯＤＢＵＳ＿ＧＮＴ）制御信号が ＡＲＳＭによって生成されるのに応答してＭＲパスに入る請求項１１に記載の制 御回路。 １３．ＭＢＳＭが、制御認可（ＣＮＴＬＧＮＴ）制御信号または構成認可（ＣＮ ＦＦＧＮＴ）制御信号がＡＲＳＭによって生成されるのに応答してＲＥＧパスに 入る請求項１２に記載の制御回路。 １４．ＡＲＳＭ手段が同期状態マシンであり、ＭＢＳＭ手段およびＰＴＳＭ手段 が同期１ホット状態マシンである請求項１３に記載の制御回路。