JPS63253459A

JPS63253459A - 高性能インターフェイスおよびその達成方法

Info

Publication number: JPS63253459A
Application number: JP63026405A
Authority: JP
Inventors: ウィリアム・エム・ジョンソン; ジギー・バロー
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1987-02-09
Filing date: 1988-02-05
Publication date: 1988-10-20
Also published as: EP0283115B1; DE3889366T2; EP0283115A2; ATE105430T1; DE3889366D1; US4851990A; EP0283115A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の背景発明の分野この発明は一般に、コンピュータシステムのプロセッサ
とメモリ手段を含む１組の装置とを相互接続するための
方法および装置に関するものである。この発明は特に、
縮小命令セットコンピュータ（ＲＩ　Ｓ　Ｃ）プロセッ
サを上記の装置と相互接続するようにＲＩＳＣシステム
内で用いられるとき、低価格高性能インターフェイスを
達成するのに用いられてもよい、新規なバスアーキテク
チャおよび関連の制御技術に関するものである。

コンピュータシステムのバスアーキテクチャは、システ
ムのプロセッサをメモリユニット、コプロセッサ、外部
装置などのような多数の装置とインターフェイスするた
めに用いられる。インターフェイスは典型的には、アド
レス、データおよび命令信号ならびに種々の制御および
ステータス信号を搬送する。

現代のコンピュータシステム、特にＲＩＳＣシステムで
高いデータおよび命令処理速度を支持するために、イン
ターフェイスの設計が複雑でなく、かつ迅速にかつコン
ピュータシステムの構成要素間で遅延することなく情報
を移動し得ることが非常に重要である。換言すれば、イ
ンターフェイスは最小のコンテンション、タイミング制
約、緩衝の必要条件などで動作することが可能でなけれ
ばならない。さらに、インターフェイスは実現化の観点
から、現代の計算システムの総体的なより低い価格を補
うように価格面で効果的であることが重要である。

プロセッサが集積回路パッケージとして製作される既知
のシステムにおいては、インターフェイスは、インター
フェイスを作り上げかつ性能を最大にするのに必要なバ
スの数を最少にするために、様々な、多重化されかつ多
重分離されたバス技術を用いる。これは、順に、プロセ
ッサチップおよびシステム設計の両方の価格を下げるの
を助ける、プロセッサインターフェイス相互接続ピンの
数を最少にするという効果をもたらす。

既知の多重化バス機構においては、インターフェイスは
典型的には別々の命令およびデータバスからなる。たと
えば、３２ビット幅の命令およびデータに対して、６４
ビンプロセツサ相互接続を必要とする２個のバスが典型
的には用いられる。

バスの一方は、データアドレスおよびデータを表わす多
重化信号を搬送する。他方のバスは、命令アドレスおよ
び命令を表わす多重化信号を搬送する。多重化バス機構
の不利な点は、性能に悪影響を与える、情報をクロック
する際の難しさ、価格および性能に影響を与える、ハー
ドウェアを多重化する必要性、ならびに情報の多重化に
関連のタイミング制約とコンピュータのメモリおよび他
のサブシステムのタイミング制約との間の不整合の可能
性である。

（再度６４ピンの例に対して）多重分離されたバスの対
を用いるシステムは、命令およびデータコンテンション
の問題を経験しがちである。これらのシステムは通常、
命令およびデータアドレス信号が１個の共用バス上に搬
送され、かつ命令およびデータ信号自体のための命令／
データバスを共用する。

上記のデータコンテンションの問題は特に、プロセッサ
がパイプラインおよびバーストモードプロトコルを実行
し得るＲＩＳＣコンピュータ環境において深刻である。

以下で詳細に述べられるように、これらのプロトコルの
実行は、シーケンシャルなデータおよび／または命令転
送の可能性が多くのサイクルにまたがる、２個または３
個以上の処理サイクルを必要とする。これらの場合、共
用された命令／データバスを用いることにより、処理時
間が劇的に遅くなり、上記のコンテンションの問題を悪
化させる。

上記の問題に対する、明らかであるが費用のかかる解決
は、１個が各々、データ、命令、データアドレスおよび
命令アドレス信号のためのものである４個のバスを有す
ることである。全く別のかつ独立したバスは、多重化お
よびコンテンションの問題をなくする。しかしながら、
システムの設計価格は上がり、かつ３２ビットワードの
例に対して、プロセッサインターフェイスは１２８個の
バスピンを必要とする。

低価格であり、コンテンションの問題、タイミング制約
などを最小にする高性能システムインク−フエイスを与
えることにより、ＲＩＳＣプロセッサを利用し、かつそ
の高いデータおよび命令処理速度の特性を支持すること
ができることが望ましい。特に、所望の高性能目的を実
現するために、単一サイクル実行時間、ロード、記憶お
よび分岐命令に対する明示のメモリ基準、パイプライン
およびバーストモード動作能力などのような通常のＲＩ
ＳＣプロセッサの特性を利用するインターフェイスを利
用することが望ましい。

さらに、（３２ビット幅の命令およびデータを有するシ
ステムのための）バスビンのカウントを６４個のビンか
ら９６個のピンまで増加させることを名目的に犠牲にし
て、上記の２バス６４ビンインターフエイスの問題を避
けながら、４バス１２８ビンインターフエイスを用いる
ことによってのみ可能であるとこれまで考えられていた
能力に近似するインターフェイス能力を達成し得ること
が望ましい。

発明の概要縮小命令セットコンピュータ（ＲＩ　Ｓ　Ｃ）システム
の一部を構成するプロセッサとメモリ手段を含む１組の
装置との間に高性能インターフェイスを実現するための
方法および装置が、開示されている。

この発明によれば、インターフェイスは３個の独立した
バス、すなわち共用プロセッサアドレスバス、プロセッ
サ入力命令バス、および両方向データバスを含む。

共用プロセッサ出力アドレスバスは、プロセッサとコン
ピュータのメモリを結合する。このバスは、プロセッサ
によりメモリに送られる命令およびデータアクセス信号
の両方を搬送する。

プロセッサ入力命令バスもまたプロセッサとコンピュー
タのメモリ手段を結合するが、メモリからプロセッサに
送られる命令信号を搬送する。

両方向データバスは、メモリによりプロセッサに送られ
るデータ信号を搬送するための、かつまた同様に逆の信
号経路を設ける。

新規なインターフェイスは、合理的な価格で、極めて高
い転送速度を与えるように、より簡単なタイミングのた
めの多重分離されたバスを用い、かつ別々のデータおよ
び命令バスを用いる。共用アドレスバスは、バイブライ
ンおよびバーストモードプロセッサプロトコルを収容し
、バーストモードプロトコルが並行なデータおよび命令
転送を可能にする。

バスを制御しかつバスステータスなどを報告するための
方法および装置もまた、インターフェイスの一部であり
、かつ特徴、バス仲裁などを報告することを実現するの
を容易にする。

この発明の目的は、ＲＩＳＣシステム内に、プロセッサ
、およびメモリを含む１組の装置のための低価格で簡単
な設計の高性能インターフェイスを提供することである
。

この発明のさらなる目的は、コンテンションの問題、バ
スアーキテクチャに課せられたタイミング制約などを最
小にすることにより可能な高い処理速度を補うことによ
り、ＲＩＳＣ環境を最大限に利用するバスアーキテクチ
ャを与えることにより、ＲＩＳＣシステムを用いて可能
な高いデータおよび命令速度を支持することである。

この発明のさらに他の目的は、その好ましい実施例とし
て、（バス自体のための）９６ピンインターフエイスの
みを用いて、（３２ビット幅のデータおよび命令のため
の）１２８ビンプロセツサインターフエイスに関連の容
量および処理能力を効果的に実現することである。この
目的の実現は、チップ製作およびシステム設計の価格を
下げることに直接的な強い効果を与える。

新規なインターフェイスは、同期の独立した信号経路を
有するバスアーキテクチャを特徴とする。

新規なインターフェイスはまた、ＲＩＳＣ環境内の単純
なバイブラインおよびバーストモードのメモリアクセス
プロトコルを支持し、アドレスバス上にパイプライン命
令およびデータアクセスを、かつ独立したデータおよび
命令バス上にデータおよび命令の同時転送を可能にする
能力を特徴とする。

この発明のこれらのならびに他の目的および特徴は、以
下の詳細な説明および添付の図面を考察して当業者に明
らかになり、図面を通じて同じ参照符号が同じ特徴を表
わす。

詳細な説明第１図は、新規なインターフェイスに含まれた共有アド
レスバスと独立データおよび命令バスとを示す。インタ
ーフェイスのための設定は、縮小命令セットコンピュー
タシステムである。

第１図において１０１の符号を付けられたブロックは、
ＲＩＳＣプロセッサを表わす。第１図のブロック１０２
はプログラム記憶装置を表わし、かつ第１図のブロック
１０３はデータ記憶装置を表わす。

ＲＩＳＣプロセッサ１０１は、バス１１１の符号を付け
られた共有アドレスバスを介してプログラム記憶装置１
０２に相互接続されて示される。

バス１１１もまた、プロセッサ１０１およびデータ記憶
装置１０３を相互接続して示される。

プログラム記憶装置１０２によりプロセッサ１０１に送
られる命令信号を搬送するための別々のかつ独立した命
令バスが、バス１１５として第１図に示される。

データ記憶装置１０３によりプロセッサ１０１に送られ
るデータ信号を搬送するための別々のかつ独立したデー
タバスは、バス１２０として第１図に示される。

コプロセッサ、バスコンバータ、コンピュータシステム
自体に結合されているがその外側に置かれた装置（外部
装置）などは、第１図には示されていないが、おそらく
、プロセッサ１０１ヘバスアーキテクチヤによりインタ
ーフェイスされる装置の組には含まれ、そのすべては当
業者に周知である。

プロセッサ１０１が（各々が以下で詳細に述べられるべ
き）様々なアクセスモードで動作しているとき、インタ
ーフェイスがいかにして制御されかつプロセッサ１０１
とプログラム記憶装置１０２とデータ記憶装置１０３と
の間の通信を支持するように利用されるかについての説
明は、インターフェイスの操作性および有用性を証明す
る。当業者は、装置１０１と１０２と１０３との間のイ
ンターフェイスをいかにして利用しかつ制御するかとい
う同じ教示が、人がプロセッサ１０１とインターフェイ
スすることを望む前記組の装置のうちの他の装置による
インターフェイスの利用および制御を支持するように拡
張され得ることを容易に認識するであろう。

インターフェイスがいかにして利用され得るかという説
明を始める前に、１組のプロセッサの入力および出力信
号が、この発明の好ましい実施例に従って、プロセッサ
１０１とインターフェイスでそれに接続された装置との
間の実在のかつ制御の両方の情報の通信を容易にするよ
うに規定されている。これらの信号は、第２図に示され
たピンアウトブロックに示されるピンと１対１の対応を
する。

例示のみのために、ＲＩＳＣシステムのための３２ビッ
ト命令およびデータワードアーキテクチャが仮定される
。当業者は、例示の実施例が、異なるワード長を有する
コンピュータシステムに関するこの発明の実現化例また
は範囲を決して制限しないことを認識するであろう。

さて第２図が参照されるべきであり、それは、この発明
の好ましい実施例のＲＩＳＣプロセッサへの、およびそ
のＲＩＳＣプロセッサからの入力および出力の各々をピ
ンアウトブロックの形態で示す。

まず第１に、第１図に示された３個のバスが、３組の各
々３２個のピンからなる９６ピンバス相互接続を介して
第２図のブロック２００に相互接続されて示される。第
１の組の３２個のピンは第１図の共用バス１１１を構成
し、かつ第２図でＡＤＤＲＢＵＳ　（ＡＯ−Ａ３１）″
の名称が付けられる。第２の組の３２個のピンは、別々
のかつ独立した命令バス、すなわち第１図のバス１１５
に対するものであり、第２図で“ｌＮ５ＴＢＵＳ　（１
０−１３１）”の名称が付けられる。

最後に、両方向データバス、第１図のバス１２０は、第
２図で“ＤＡＴＡ　　ＢＵＳ　（ＤＯ−Ｄ３１）°の名
称が付けられた３２ビン相互接続によりブロック２００
に相互接続されて見られる。

３２ビット幅のアドレスバス１１１は、以下で詳細に述
べられるべき態様で生じるバーストモードアクセスを除
いて、プロセッサ１０１によるすべてのアクセスのため
のバイトアドレスを、プログラム記憶装置１０２または
データ記憶装置１０３のいずれかに転送する。３２ビッ
ト幅の命令バス１１５は、プログラム記憶装置１０２に
より送られる命令をプロセッサ１０１に転送する。３２
ビット幅のデータバス１２０は、ロードおよび記憶動作
のために、プロセッサ１０１とデータ記憶装置１０３と
の間でいずれかの方向にデータを転送するのに用いられ
るだろう。

第２図に示された残余のピンアウトを介してブロック２
００に相互接続された信号経路は、第１図には示されて
いないが、新規なインターフェイスには含まれる。この
発明の好ましい実施例の文脈における各相互接続の目的
は、以下のとおりである。

第２図のバスリクエスト、”ＢＲＥＱは、外部装置が、
（集合的に以下で時々プロセッサチャネルと呼ばれる）
バスの制御のために仲裁するのを可能にする入力である
。この入力は、データまたは命令トランザクションを行
なうのを必要とするとき、外部装置によりアサート（ａ
ｓｓｅｒｔ）される。プロセッサ１０１はいかなる未済
のトランザクションも完了しくいかなるバーストトラン
ザクションも停止し）、その点で、バス１１１．１１５
および１２０が許可される。プロセッサ１０１は、バス
１１１およびその関連の制御信号をハイのインピーダン
スの状態に駆動し、１個のサイクルに対して（以下で述
べられるべき）バス無効信号、”ＢＩＮＶをアサートし
、かつ（同様に以下で述べられる）バス許可信号、＊Ｂ
ＧＲＴをアサートする。データバス１２０、ならびにデ
ータバス１２０および命令バス１１５に関連の制御もま
た、ハイのインピーダンスの状態に駆動される。寧ＢＲ
ＥＱ入力がアサートされる間、プロセッサ１０１は”Ｂ
ＧＲＴをアサートし続ける。＊ＢＲＥＱのデアサー）　
（ｄｅａｓｓｅｒｔ）された後のサイクルで”ＢＩＮＶ
がサイクルに対してアサートされ、かつ”ＢＧＲＴがデ
アサートされる。以下のサイクルでは、プロセッサがバ
スのマスタシップを有し、かつそれらを利用してもよい
。

バス許可、＊ＢＣＲＴ出力は、外部バスマスクへのバス
および関連の制御信号を許可するのに用いられる。これ
は、プロセッサ１０１がバス１１１．１１５，１２０お
よび関連の制御を解放することが可能な時にアサートさ
れる。再び、車ＢＲＥＱのデアサート１こ続くサイクル
で率ＢＣＲＴがデアサートされる。

バス無効、”ＢＩＮＶ出力は、プロセッサ１゜１がアド
レスバス１１１を解放しているが、他の装置がまだ制御
していないであろうことを信号で知らせるのに用いられ
る。それは、アドレスバス１１１を無効にする、チャネ
ルのための遊びサイクルを規定する。

読出／書込、Ｒ／＊Ｗ信号は、トランザクションの方向
を示す。ハイであるとき、プロセッサはメモリまたは装
置からデータをリクエストしており、ローであるとき、
それはメモリまたは装置ヘデータを送っている。それは
、アドレス１１１が有効であるとき有効な信号である。

スーパーバイザ／ユーザモード、ＳＵＰ／＊ＵＳ出力は
、アクセスのためのプログラムモードを示す。

ロック、＊ＬＯＣＫ出力は、種々のチャネルおよび装置
のインターロックの実現を可能にする。

それは、アクセスの接続期間のみで活性状態であるか、
または延長された時間期間、活性状態であってもよい。

プロセッサは、＊ＬＯＣＫが活性状態であるときは、（
＊ＢＲＥＱに応答して）チャネルを放棄しない。

ＭＭＵプログラム可能ＭＰＧＭ　（０−１）出力は、ア
クセスに関連の変換ルックアサイド（ｌ。

ｏｋ−ａｓｉｄｅ）バッフｙ（ＴＬＢ）エントリにおけ
る２個のビットの値を反映する。もしアドレス変換が行
なわれないならば、これらの信号は０である。

パイプライン可能化、”ＰＥＮ信号は、パイプラインア
クセスを支持し得る（すなわち、アドレスおよび所要の
制御のための入力ラッチを有する）装置が、第１のアク
セスが完了し、第２のアクセスが始まるであろうことを
プロセッサに信号で知らせるのを可能にする。上で示さ
れた、パイプラインアクセスモードは以下で詳細に述べ
られる。

命令リクエスト、＊ＩＲＥＱ信号は、命令アクセスのた
めのプロセッサリクエストである。それが活性状態であ
るとき、アクセスのためのアドレスがアドレスバス１１
１上に現われる。

命令リクエスト形式、ＩＲＥＱＴ信号は、＊工ＲＥＱが
活性状態であるとき、命令リクエストのアドレス空間を
特定する。この発明の好ましい実施例によれば、命令は
、（メモリ１０３の一部およびプログラム記憶装置１０
２の部分を含んでもよい）命令メモリか、またはプログ
ラム記憶装置１０２に組入れられる別のリードオンリメ
モリ（ＲＯＭ）空間にストアされてもよい。さらに、好
ましい実施例によれば、ＩＲＥＱＴがローであるとき、
アクセスは命令メモリアクセスであり、ＩＲＥＱＴがハ
イであるとき、命令リードオンリメモリアクセスの信号
が送られる。

パイプライン命令アクセス、”ＰＩＡ信号は、命令アク
セスが、他の進行中の命令アクセスとバイブラインされ
ることを示すプロセッサ出力信号である。バイブライン
命令アクセスは、最初のアクセスが完了されるまで完了
することができない。

最初のアクセスの完了は、プロセッサにょる＊■ＲＥＱ
のアサートにより信号を送られる。

命令バーストリクエスト、＊ＩＢＲＥＱ信号は、バース
トモード命令アクセスを確立し、かつバーストモード命
令アクセスの間、命令転送をリクエストするようにプロ
セッサにより用いられる。車ＩＢＲＥＱは、たとえバス
１１１がデータアクセスのために用いられていても活性
状態であるがもじれない。この信号は、＊ＩＲＥＱに関
してプロセッササイクルで後に有効になる。

命令レディ、”ＩＲＤＹは、有効命令が命令バス１１５
上にあることを示すプロセッサ入力信号である。プロセ
ッサ１０１は、もし未済の命令アクセスが存在しないな
らば、この信号を無視する。

命令エラー、＊　Ｉ　ＥＲＲは、現在の命令アクセスの
間にエラーが生じたことを示すプロセッサ入力信号であ
る。もしこの信号が認められると、プロセッサは命令バ
ス１１５の内容を無視し、かつ命令アクセス例外トラッ
プが生じる。プロセッサは、もし未済の命令アクセスが
存在しないならば、この信号を無視する。

命令バースト肯定応答（ａｃｋｎｏｗｌｅｄｇｅ）　、
”　Ｉ　ＢＡＣＫは、バーストモード命令アクセスが確
立されたときは必ず活性状態のプロセッサ入力になる。

それは、たとえ命令が現在アクセスされていないとして
も活性状態であるだろう。

データリクエスト、率ＤＲＥＱ信号は、データアクセス
をリクエストするようにプロセッサにより用いられる。

それが活性状態であるとき、アクセスのためのアドレス
はアドレスバス１１１上に現われる。

データリクエスト形式（ＤＲＥＱＴＯ−ＤＲＥＱＴＩ）
信号は、以下のようにデータアクセスのアドレス空間を
特定する。

ＤＲＩｊＱＴｊｊ　　ｊＤｆｉ１３ＱＴ’ｏ　　　ｆｌ
ｇｏ　　　０　　　データメモリアクセス０　　１　　
　人力／出力アクセス１　　　ｘ　　　コプロセッサ転送割込／トラップベクトルリクエストは、データメモリ読
出として示される。もし必要ならば、システムは、以下
で述べられる５ＴＡＴＯ−ＳＴＡＴ２出力によりベクト
ルフェッチを識別し得る。

オプション制御（ＯＰＴＯ−ＯＰＴ２）は、この発明の
好ましい実施例によれば、アクセスを開始するロードま
たは記憶容置のビット１８−１６の値を反映するプロセ
ッサ出力信号である。これらの信号は、システムに依存
して外部ハードウェアを制御するのに用いられてもよい
。これらの信号のいかなる翻訳も可能である。しかしな
がら、もし互換性の発行が重要であるならば、（ＤＲＥ
ＱＴに基づく）以下の翻訳が用いられてもよい（値′Ｘ
”は無視される）。

凹靭旦皿旦虹０．四工２Ωｐ工↓ｐ封ｌ意然Ｏｘ　　　
０　　００　　　ワード長アクセスＯｘ　　　０　　０１　　　バイトアクセスＯｘ　　　
０　　１０　　　半ワードアクセス０ｘ０１１２４ビットアクセス０　　０　　１　　００　　　（データとしての）命令
ＲＯＭアクセス一他の全てのもの−予約されたパイプラインデータアクセス、＊ＰＤＡ出力信号は、デ
ータアクセスが他の進行中のデータアクセスとバイブラ
インされることを示す。パイプラインデータアクセスは
、最初の（主）アクセスが完了するまで完了することが
できない。＊ＤＲＥＱのアサートにより、最初のアクセ
スの完了の信号が送られる。

データバーストリクエスト、”ＤＢＲＥＱは、バースト
モードデータアクセスを確立しかつバーストモードデー
タアクセスの間データ転送をリクエストするのに用いら
れてもよい信号である。＊ＤＢＲＥＱは、たとえアドレ
スバス１１１が命令アクセスのために用いられていても
活性状態であるだろう。この信号は、＊ＤＲＥＱに関し
てサイクルで後に有効になる。

データレディ、＊ＤＲＤＹは、ロードに対して、有効デ
ータがデータバス１２０上にあることを示すプロセッサ
入力信号である。記憶に対して、それは、アクセスが完
了し、かつデータがもはやデータバス１２０上で駆動さ
れる必要がないことを示す。プロセッサ１０１は、もし
未済のデータアクセスが存在しないならば、この信号を
無視する。

データエラー、＊ＤＥＲＲは、現在のデータアクセスの
間にエラーが生じたことを示すプロセッサ入力信号であ
る。ロードに対して、プロセッサはデータバス１２０の
内容を無視する。記憶に対して、アクセスが終了される
。いずれの場合にも、データアクセス例外トラップが生
じる。プロセッサ１０１は、もし未済のデータアクセス
が存在しないならば、この信号を無視する。

データバースト肯定応答＊ＤＢＡＣＫは、バーストモー
ドデータアクセスが確立されたときは必ず活性状態の入
力信号になる。それは、たとえデータが現在アクセスさ
れていないとしても活性状態になるだろう。

コプロセッサ使用中、”ＣＢＵＳＹは、コプロセッサが
動作を行なっていて、かつオペランドおよび命令コード
を受は入れることができないことを示す入力信号である
。オペランドまたは動作コードがコプロセッサに送られ
るとき、プロセッサは車ＤＲＤＹ信号を期待せず、”Ｃ
ＢＵＳＹ上の不活性レベルが、コプロセッサがオペラン
ドまたは動作コードを受は入れたことをプロセッサに知
らせる。

警告、＊ＷＡＲＮはマスク不可能警告トラップが、この
入力信号がハイからローへ遷移するとき必ず生じること
を引き起こすプロセッサ入力である。警告トラップは通
常のベクトルフェッチシーケンスをバイパスし、かつベ
クトルフェッチが働かないかもしれない状態で（たとえ
ばデータメモリが故障しているとき）有用である。

割込リクエスト（”ｌＮＴＲ０ないし＊ｌＮＴＲ３）入
力信号は、優先される割込リクエストを発生する。この
発明の好ましい実施例によれば、”　ｌＮＴＲ０により
生じる割込が最高の優先順位を有し、かつ＊　Ｉ　ＮＴ
Ｒ３により生じる割込は最低の優先順位を有する。

トラップリクエスト（＊ＴＲＡＰＯないし＊ＴＲＡＰ１
）入力信号は、優先されるトラップリクエストを発生す
る。寧ＴＲＡＰＯにより生じるトラップは、最高の優先
順位を有する。

ここで引用により援用される、１９８６年１２月１６日
出願の同時係属中の米国特許出願連続番号第９４２．４
７２号は、ＲＩＳＣプロセッサのためのテストインター
フェイスを規定する。このインターフェイスは、ここで
述べられるインターフェイス全体のサブセットである。

ＣＰＵステータス（ＳＴＡＴＯないし５ＴＡＴ２）ピン
、ｃｐＵ制御（ｃＮＴＬＯないしＣＮＴＬｌ）ピン、リ
セット（”ＲＥＳＥＴ）　、テストモード（”ＴＥＳＴ
）、およびマスタ／スレーブエラー（＊ＭＳＥＲＲ）ピ
ンの利用はすべて、上記の出願で詳細に述べられている
。

システムクロック、５ＹＳＣＬＫは、（以下で述べられ
るべき）ＩＮＣＬＫの半分の周波数のクロック出力か、
またはプロセッサの動作周波数の、外部クロック発生器
からの入力のいずれかである。

最後に、入力クロック、ＩＮＣＬＫ信号およびピンに関
して、プロセッサ１０１がシステムのためのクロックを
発生するとき、ＩＮＣＬＫはプロセッサの動作周波数の
２倍の周波数の、プロセッサへの発振器入力である。ク
ロックがプロセッサにより発生されないシステムにおい
て、ＩＮＣＬＫ信号は、一定レベルにされる。

この発明の好ましい実施例によれば、（”ＭＳＥＲＲを
除いた）すべての出力はＴＥＳＴモードによりハイのイ
ンピーダンス状態に置かれてもよいことが注目されるべ
きである。これもまた、インターフェイスのテスト部分
に関する、援用された特許出願において、より詳細に述
べられる。

新規なインターフェイス上で通信され、かつそれを制御
するのに用いられるプロセッサの入力および出力信号の
組が詳細に述べられたが、論理的グループ化によるこれ
らの信号の機能の簡単なりキャップが、インターフェイ
スがいかにして様々なプロセッサアクセスモードを支持
するかという説明とともに今から述べられる。この説明
は、この発明の動作および有用性の両方を示すであろう
。

もう１度、インターフェイス（またはチャネル）が、３
個の３２ビット同期バスから構成される。

さらに、インターフェイスは、３個のバスに関連の制御
およびステータス信号を搬送するための手段を含む。第
２図は、上記の信号のすべてを搬送するのに十分な数の
ピンを有する集積回路チップパッケージを示す。上で規
定された信号の組は、特に、チャネルの制御が外部マス
クにゆだねられるのを可能にする。

以下のように、５つの別個の機能を行なう（あるオーバ
ラップを有する）信号の５個の論理グループが存在する
。

１、　命令アドレス転送および命令アクセスリクエスト
（ＡＯないしＡ３１、ＳＵＰ／”ＵＳＳＭＰＧＭＯない
しＭＰＣ；Ｍｌ、＊ＰＥＮ、”ＩＲＥＱＳＩＲＥＱＴ、
および”ＰＩＡ上の信号）、２、　命令転送（１０ない
しＩ３１、＊ＩＢＲＥＱ、＊　ＩＲＤＹ、　＊ＩＥＲＲ
，および”ＩＢＡＣＫ上の信号）、３、　データアドレス転送およびデータアクセスリクエ
スト（ＡＯないしＡ３１、Ｒ／＊Ｗ、ＳＵＰ／＊ＵＳ、
　＊ＬＯＣＫ、ＭＰＧＭＯないしＭＰＧＭＩ、”ＰＥＮ
、＊ＤＲＥＱ、ＤＲＥＱＴＯなしＤＲＥＱＴｌ、０ＰＴ
Ｏないし０ＰＴ２、および＊ＰＤＡ上の信号）、４、　データ転送（ＤｏないしＤ３１、”ＤＲＥＱ、”
ＤＲＤＹ、寧ＤＥＲＲ，および＊ＤＢＡＣＫ上の信号）
および、５、　仲裁（”ＢＲＥＱ、　＊ＢＧＲＴ、および＊ＢＩ
ＮＶ上の信号）。

この発明の好ましい実施例によれば、２つの形式のユー
ザ規定の出力が、システムに依存した態様で直接に装置
およびメモリを制御するためにチャネル上で利用可能で
ある。これらの出力の各々は、アクセスのためのアドレ
スと同時に、かつそれと同じ接続期間、有効である。

ユーザ規定の信号の第１の組、ＭＰＧＭＯないしＭＰＧ
Ｍｌは、上記のように、アクセスのためのアドレスを変
換する際に用いられる変換ルックアサイドバッファにお
けるビットにより決定される。もしアドレス変換が行な
われないならば、これらのビットはこの発明の好ましい
実施例において値ＯＯを有する。

第２の組の信号、０ＰＴＯないし０ＰＴ２は、この発明
の好ましい実施例によれば、アクセスを開始するロード
または記憶命令のビット１８−１６により決定される。

これらの信号はデータアクセスに対してのみ有効であり
、かつコプロセッサデータ転送のための予め規定された
翻訳を有する。

０ＰＴＯないし０ＰＴ２信号が命令により決定されるの
で、それらは、ある場合に応用ソフトウェア互換性に衝
撃を与えるかもしれない。もし異なるシステム間の応用
ソフトウェアの互換性が関心事であるならば、０ＦＴＯ
ないし０ＰＴ２の勧告された翻訳はシステムハードウェ
アの設計において用いられるべきである。いずれにして
も、これらの信号上の０００の値は、アクセスに特別な
影響を及ぼさないように規定されるべきである。

チャネルを利用する命令アクセスおよびデータアクセス
が、今から述べられる。

この発明の好ましい実施例によれば、命令アクセスは２
個のアドレス空間、すなわち命令メモリ空間および命令
リードオンリメモリ（ＲＯＭ）空間のうちの１個に生じ
る。これらの２個のアドレス空間の間の区別は、ＩＲＥ
ＱＴ信号によりなされ、それは現在のプロセッサステー
タスレジスタにおけるＲＯＭ可能化ビットから順に得ら
れる。

命令メモリおよび命令ＲＯＭアドレス空間は別個のアド
レス空間であり、各空間は特定のシステムの必要性に基
づき独立して稠密に（ｐｏｐｕｌａｔｅｄ）されてもよ
い。明らかに、所与のコンピュータシステムのための命
令空間はシステムの必要性により変化されてもよく、か
つ開示された命令空間（およびデータアドレス空間もま
た）例示のみのために提示され、ここに述べられたこの
発明の範囲を制限することを決して意味していない。

命令メモリ空間がデータメモリアドレス空間から独立す
る必要がないこともまた注目されるべきである。チャネ
ルは別々の命令メモリおよびデータメモリアドレス空間
を支持するが、メモリ管理ユニットはそれらを支持しな
いだろう。成るシステムにおいては、たとえ命令が、物
理的に別々のメモリに含まれたとしても、ロードおよび
記憶を介して命令をアクセスすることが必要になるかも
しれない。たとえば、命令区地点を設定する必要性のた
めに、この必要条件が課せられるかもしれない。ＯＰＴ
信号が、ロードおよび記憶を用いて命令ＲＯＭ空間にお
いて命令のアクセスを与えるのに用いられてもよいこと
もまた注目されたい。

すべてのプロセッサ命令フェッチは読出アクセスであり
、そのためＲ／＊Ｗ信号の値は命令フェッチに対して無
関係である。

この発明の好ましい実施例もまた、３個のアドレス空間
、すなわちデータメモリ空間、入力／出力（Ｉ　１０）
空間およびコプロセッサ空間のうちの１個にデータアク
セスが生じることを要求する。

これらの空間の間の区別はＤＲＥＱＴＯないしＤＲＥＱ
Ｔｌ信号によりなされ、それは、データアクセスを開始
するロードまたは記憶命令により順に決定される。これ
らのアドレス空間の各々は他のものとは異なるが、上記
のようにデータメモリ空間は命令メモリ空間に共通であ
ってもよい。

データアクセスは、（ロードのために）スレーブ装置も
しくはメモリからプロセッサに、または（記憶のために
）プロセッサからスレーブ装置もしくはメモリに生じて
もよい。転送の方向は、Ｒ／＊Ｗ信号により決定される
。ロードの場合、プロセッサは、データバス１２０上の
データが、サイクルの終了前にわずかな時間期間だけ有
効に維持されることを必要とする。記憶の場合、プロセ
ッサはそれが利用可能になるとすぐにバス１２０を駆動
し、かつアクセスが完了したことをスレーブ装置または
メモリが信号で知らせるまでデータを有効に維持する。

命令アクセスの成功した完了はゞＩＲＤＹ入力上の活性
レベルで示され、かつデータアクセスの成功した完了は
”ＤＲＤＹ入力上の活性レベルで示される。もし命令ま
たはデータアクセスがうまく完了することができない例
外の状態が存在するならば、不成功の完了は、適宜、”
ＩＥＲＲまたは”ＤＥＲＲ入力上の活性レベルで示され
る。

この発明の好ましい実施例によれば、もしプロセッサが
命令またはデータアクセスに応答して＊ＩＥＲＲまたは
”ＤＥＲＲを受取るならば、命令またはデータバスの内
容−および＊ＩＲＤＹまたは”ＤＲＤＹの値−が無視さ
れる。＊　Ｉ　ＥＲＲの応答は、もしそれが、（非シー
ケンシャル命令フェッチのために）プロセッサが最終的
に実行しない命令に関連しないならば、命令アクセス例
外トラップを引き起こす。”ＤＥＲＲの応答は常に、デ
ータアクセス例外トラップを引き起こす。この発明の好
ましい実施例によれば、命令アクセス例外およびデータ
アクセス例外トラップがマスキングされ得ず、そのため
それらは、無視され得ないハードウェアエラーを報告す
るのに用いられてもよい。

新規なチャネルは、アクセスのための３個のプロトコル
、すなわち単純、バイブライン、およびバーストモード
を支持する。

種々のプロトコルは、最小待ち時間のアクセスおよび最
大転送速度のアクセスを収容するように規定される。ア
クセスプロトコルは任意の数のサイクルを必要とするア
クセスを支持するが、アクセスは単一サイクルで完了し
てもよい。アクセスのためのアドレス転送は、命令また
はデータ転送から独立してもよい。

アクセスプロトコルの各々は、第３図ないし第６図を参
照して以下で詳細に述べられる。

第３図は、プロセッサおよびスレーブ装置がいかにして
、この発明の好ましい実施例により企図されているプロ
トコルを利用して命令およびデータアクセスを行なうよ
うに協働するかを示すチャネルアクセスフローチャート
である。

第３図のフローチャートは、３個の垂直セグメント（ノ
ーアクセス、主アクセスおよびパイプラインアクセス）
ならびに左と右のセグメント（それぞれプロセッサ動作
およびスレーブ装置動作）を有することがわかる。第３
図は、プログラムおよびデータアクセスに独立して適用
されることが注目されるべきである。

第３図のフローチャートは、データまたは命令アクセス
が必要であるかどうかを確かめるためにプロセッサが繰
返しチェックすることを示す（判断ブロック３０１）。

これは、フローチャートの“ノーアクセス”部分に示さ
れる。

アクセスのための必要径が認識されると、制御フローチ
ャートの“主アクセス”部分に入る。アクセスは、プロ
セッサにより開始される（ブロック３０２）。スレーブ
装置がそれから、バイブラインまたはバースト支持（こ
れらのモードは以下で詳細に述べられる）が必要である
かどうかを判断する（ブロック３０３）。もし必要でな
いならば、単純アクセスが完了され、その結果と寧ＩＲ
ＤＹまたは＊ＤＲＤＹがスレーブ装置によりインターフ
ェイス上で駆動される（ブロック３０４）。

プロセッサはその結果をラッチしくブロック３０５）、
かつ単純アクセスが完了する。

単純アクセスのために、プロセッサがアクセス全体を通
じてアドレスを有効に維持することが注目されるべきで
ある。このプロトコルは、単一サイクルアクセスのため
に、かつ単純装置およびメモリに対するアクセスのため
に用いられる。アクセスを完了する前のいずれかのサイ
クルで、単純アクセスが（”ＰＥＮのアサートにより）
バイブラインアクセスに、またｉヨ（もしプロセッサが
＊Ｉ　ＢＲＥＱまたは＊ＤＢＲＥＱをアサートしている
ならば、”　Ｉ　ＢＡＣＫまたは”ＤＢＡＣＫのアサー
トにより）バーストモードアクセスに変換されてもよい
。このように、単純アクセスのためのプロトコルもまた
、バイブラインおよび／またはバーストモードアクセス
の最初のサイクルの間、用いられてもよい。これは、た
とえばスレーブ装置またはメモリがバイブラインまたは
バーストモードアクセスの始めに多数のサイクルに対し
てアドレスが維持されるのを必要とするか、または１個
のサイクル内でバイブラインまたはバーストモードリク
エストに応答することができないかのいずれかの場合に
有利である。

単純アクセス命令読出のための種々の信号および情報の
流れを例示するタイミング図は、以下で述べられるべき
第４図に示されている。

第３図のフローチャートに戻ると、バイブラインまたは
バースト支持が示される場合（ブロック３０３のテスト
）、プロセッサアドレスがラッチされ（ブロック３０６
）、かつバーストリクエストのためのさらなるテストが
行なわれる（ブロック３０７）。

インターフェイスがバイブラインおよびバーストモード
アクセスをいかにして支持するかが、今から述べられる
。

パイプラインアクセスは、より早い進行中のアクセスが
完了する前に始まるものである。進行中のアクセスは主
アクセスと呼ばれ、かつ第２のアクセスはバイブライン
アクセスと呼ばれる。関連の主およびパイプラインアク
セスは、第３図の制御フローチャートにおいて示される
主およびバイブラインアクセスセグメントに対応する。

パイプラインアクセスは、主アクセスと同じ形式のもの
である。たとえば、データアクセスの完了の前に始まる
命令アクセスはパイプラインアクセスであるとは考えら
れないが、第２のデータアクセスはパイプラインアクセ
スであると考えられる。新規なインターフェイスは、い
かなる所与の時間にも一つのパイプラインアクセスのみ
を収容する。

２個以上のサイクルが完了するのを必要とするアクセス
に対して、パイプラインアクセスは、それらが２個の異
なるアクセスの部分のオーバラップを与えるので、単純
アクセスよりも優れた性能を有する。しかしながら、パ
イプラインアクセスを支持する装置およびメモリは、ア
クセスについてのアドレスおよび他の情報を記憶するた
めのいくつかの手段を含まなければならず、かつ単純動
作のみを支持する装置およびメモリよりも幾分複雑にな
る。バイブライン動作のための支持は、主アクセスとパ
イプラインアクセスの両方に必要である。バイブライン
動作を支持するのに装置およびメモリは必要ない。

プロセッサは、あらゆるアクセスをパイプラインアクセ
スとして完了しようとし、入力率ＰＥＮ（第３図のブロ
ック３０８）は、バイブラインが所与のアクセスに対し
て支持されるかどうかを示す。＊ＰＥＮ人力は個々の装
置により駆動され得るか、またはシステム幅のパイプラ
インアクセスを可能化するか、もしくは不能化するよう
に活性状態もしくは不活性状態にされ得る。プロセッサ
は、もしそれがアクセスを行なっていないならば車ＰＥ
Ｎの値を無視する。

プロセッサは、主アクセスの間、あらゆるサイクルで”
ＰＥＮをサンプリングする。もし＊ＰＥＮがいずれかの
サイクルで活性状態であるならば、プロセッサは、次の
サイクルで主アクセスのためのアドレスおよび関連の制
御を駆動するのをやめる。もし、主アクセスが完了する
前に、プロセッサが他のアクセスを必要とするならば（
第３図のブロック３１０および３１１参照）、それは第
２のアクセスのためのアドレスおよび制御を駆動し、第
３図のブロック３１２で示されるように”ＰＩＡまたは
”ＰＤＡ出力をアサートし、第２のアクセスがパイプラ
インアクセスであることを示す。

出力”ＩＲＥＱまたは＊ＤＲＥＱは適宜、パイプライン
アクセスのためにはアサートされない。パイプラインア
クセスを支持し得ない装置およびメモリはそれゆえに、
”ＰＩＡおよび／または＊ＰＤＡを無視することが可能
であり、かつその動作を＊ＩＲＥＱおよび／または”Ｄ
ＲＥＱに基づかせることが可能である。

パイプラインアクセスのためのリクエストを受取る装置
またはメモリは、１つの例外を除いて、他のいかなるア
クセスとしてそれを処理してもよい、すなわちパイプラ
インアクセスはデータバス１２０または命令バス１１５
を用いることが不可能である。データ読出または命令ア
クセスの場合、アクセスの結果は適当なバス上で駆動さ
れることができず、データ書込の場合、データはデータ
バス上に現われない。アドレスデコーディングのような
、アクセスのための他のいかなる動作も（ブロック３１
３）、他のいかなるアクセスに関して生じ得る。

（寧ＩＲＤＹまたは’ＤＲＤＹのアサート１こより第３
図のブロック３０っで示されるように）主アクセスが完
了すると、パイプラインアクセスは主アクセスになる（
ブロック３１４）。プロセッサは、アクセスの形式に依
存して”ＩＲＥＱまたは”ＤＲＥＱをアサートすること
により、これを示す。パイプラインアクセスを行なう装
置またはメモリは、＊ＩＲＥＱまたは＊ＤＲＥＱ　（ブ
ロック３１４参照）が（おそらく同じサイクルで）アサ
ートされるとすぐに、アクセスを完了するだろう。アク
セスが主アクセスになると、それは他のすべての主アク
セスと同様にチャネルを制御する。

たとえば、それは他のバイブラインアクセスが行なわれ
得るかどうかを決定するかもしれない。

パイプラインアクセスが主アクセスになると、出力＊Ｐ
ＩＡまたは”ＰＤＡは１個のサイクルに対してアサート
されたままである。”ＩＲＥＱまたは＊ＤＲＥＱがアサ
ートされた後のサイクルでは、＊ＰＩＡまたは＊ＰＤＡ
がデアサートされる。

これは、スレーブ装置またはメモリ内の制御の連続性を
保証する。

もし、パイプラインアクセスが主アクセスになる前に、
プロセッサが割込またはトラップをとる（ブロック３１
５）ならば、パイプラインアクセスに対するリクエスト
がチャネルから除去される（ブロック３１６）。これは
、たとえば主アクセスに対して＊ＩＥＲＲまたは”ＤＥ
ＲＲの信号が送、られるとき生じるかもしれない。もし
パイプラインアクセスがチャネルから除去されるならば
、スレーブ装置またはメモリがパイプラインアクセスに
対する’　ＩＲＥＱまたは寧ＤＲＥＱを受取らない。そ
れゆえに、パイプラインアクセスは主アクセスにならず
、そのためそれは完了することができない（ブロック３
１７参照）。このため、パイプラインアクセスが主アク
セスになるまで、パイプラインアクセスはスレーブ装置
またはメモリの状態を変えるべきではない。

内部データフロー制約のために、プロセッサは、ロード
が進行中である間、バイブライン記憶動作を行なわない
。しかしながら、チャネルのプロトコルはいかなる動作
も互いにバイブラインされることを可能にする。このよ
うに、他のチャネルマスクはロードの間パイプライン記
憶を行なってもよい。

バイブライン命令読出のための種々の信号および情報の
流れを例示するタイミング図は、以下で述べられるべき
第５図に示される。

最後に、第３図に関して、もしバーストモード処理が（
ブロック３０７で）示されるならば、スレーブ装置は適
当な”ＩＢＡＣＫまたは”ＤＢＡＣＫをアサートしくブ
ロック３１８）、かつバーストモードアクセスが開始さ
れる（ブロック３１９）。

バーストモードアクセスは、シーケンシャルなアドレス
における多数の命令またはデータワードが単一アメレス
転送でアクセスされるのを可能にする。行なわれるアク
セスの数およびシーケンス内の各アクセスのタイミング
が、バーストモードプロトコルによりダイナミックに制
御される。バーストモードアクセスは、シーケンシャル
なアドレスパターンを利用し、かつ単純およびパイプラ
インアクセスに関していくつかの利点を与える。

すなわち、１、　同時命令およびデータアクセス。バーストモード
アクセスは、アドレスバスの利用を減じる。

これは、通常シーケンシャルな命令アクセスに対して特
に重要である。バーストモード命令アクセスは、命令の
ための大部分のアドレス転送をなくし、アドレスバス１
１１が同時のデータアクセスに対して用いられるのを可
能にする。

２、　　より速いアクセス時間。アドレス転送サイクル
をなくすることにより、バーストモードアクセスは、ア
ドレスが、アクセス時間を改良する態様で発生されるの
を可能にする。

３、　　より速いメモリアクセスモード。多くのメモリ
は、特別な高帯域幅アクセスモードを有する（たとえば
、スタティックコラムページモードおよびニブルモード
）。これらのモードは一般に、たとえアドレスがすべて
のアクセスのためのメモリに明示的に提示されないとし
ても、シーケンシャルなアドレスパターンを必要とする
。バーストモードアクセスは、ハードウェアが、シーケ
ンシャルなアドレスパターンを検出することなく、これ
らのアクセスモードを利用するのを可能にする。

新規なインターフェイスにより支持されるバーストモー
ドアクセスは、ここで述べられるべき例示の例によれば
、いずれかの所与の時間の、以下の動作状態のうちの１
つにある。

１、　　確立。プロセッサおよびスレーブ装置−は、バ
ーストモードアクセスをうまく開始している。

確立されたバーストモードアクセスは、活性状態である
かまたは中断されるかのいずれかである。

確立されたバーストモードアクセスは、先取りされるか
、終了されるか、または取消されてもよい。

２、　活性状態。命令またはデータアクセスおよび転送
が、バーストモードアクセスの結果として行なわれてい
る。活性状態のバーストモードアクセスは、中断されて
もよい。

３、　中断。バーストモードアクセスの結果として、ア
クセスおよび転送が行なわれていないが、バーストモー
ドアクセスは確立されたままである。

付加的アクセスおよび転送は、アクセスのためのアドレ
スの再伝送なしに、後に生じるかもしれない（すなわち
、バーストモードアクセスが活性状態になるかもしれな
い）。

４、　先取り。バーストモードアクセスは、成る状態の
ために、もはや続行することができないが、バーストモ
ードアクセスは、わずかな時間内で再度確立され得る。

５、終了。すべての所要のアクセスが行なわれた。

６、　取消し。バーストモードアクセスは、成る例外の
状態のために、もはや続行することができない。アクセ
スは、もし可能ならば、例外の状態が訂正された後にの
み再確立されるだろう。

終了された状態を除いた上記の状態の各々は、プロセッ
サおよびスレーブ装置またはメモリの両方の制御のもと
にある。終了された状態は、プロセッサにより決定され
る、なぜならプロセッサのみが、すべての所要のアクセ
スが行なわれたことを決定し得るからである。バースト
モードプロトコルに関する上記の状態の各々の説明は、
以下で直ちに述べられる。

まず最初に、バーストモードアクセスの確立に関して、
プロセッサは、バーストモードアクセスとして、すべて
の命令ブリフェッチを行なおうとする。データアクセス
に対して、プロセッサはバーストモードアクセスを用い
てロード多重および記憶多重動作を行なおうとする。入
力＊Ｉ　ＢＡＣＫおよび＊ＤＢＡＣＫは、リクエストさ
れたバーストモードアクセスが支持されることを示す。

プロセッサは、それが命令アクセスを行なっていないな
らば、”　Ｉ　ＢＡＣＫの値を無視し、かつそれがロー
ド多重または記憶多重を行なっていないならば、＊ＤＢ
ＡＣＫの値を無視する。

プロセッサは、アクセスのためのアドレスがアドレスバ
ス１１１に置かれるサイクルの間、＊ＩＢＲＥＱまたは
”ＤＲＥＱをアサートすることにより、それがバースト
モードアクセスを所望することを示す。しかしながら、
これらの信号がサイクル内でアドレスよりも遅く有効に
なることが注目されるべきである。プロセッサは、アド
レスがアドレスバス上で有効になるあらゆるサイクルで
、率Ｉ　ＢＲＥＱまたは＊ＤＢＲＥＱを駆動し続ける。

このとき、アクセス内に含まれる装置またはメモリは、
それがバーストモードアクセスを行なうことが可能であ
ることを示すように、＊Ｉ　ＢＡＣＫまたは”ＤＢＡＣ
Ｋをアサートしてもよい。もしく適当な）＊ＩＢＡＣＫ
または”ＤＢＡＣＫが、最初のアドレスがアドレスバス
上に現われる間アサートされるならば、バーストモード
アクセスが確立される。

もしバーストモードアクセスが最初のアクセスで確立さ
れていないならば、プロセッサは、さらに行なわれるべ
き、より多くのアクセスがある限り、各々の後続のアド
レス転送に関してバーストモードアクセスを確立しよう
とする。いずれかの後続のアクセスの間、アドレスされ
た装置またはメモリは、＊　Ｉ　ＢＡＣＫまたは＊ＤＢ
ＡＣＫをアサートすることによりバーストモードアクセ
スを確立してもよい。もしバーストモードアクセスが決
して確立されないならば、デフオールドの作用とは、プ
ロセッサがあらゆるアクセスのためのアドレスを伝送す
ることである。

バーストモードアクセスが確立された後、＊ＩＢＲＥＱ
および”　・Ｄ　Ｂ　ＲＥ　Ｑの翻訳が変えられる。

これらの信号は、後続のアクセスの間、プロセッサが少
なくとももう１つのアクセスを必要とすることを示すの
に用いられる。もし、アクセスがうまく完了するサイク
ルの最後で（すなわち、＊■ＲＤＹまたは”ＤＲＤＹが
活性状態であるとき）”　Ｉ　ＢＲＥＱまたは＊ＤＢＲ
ＥＱが活性状態であるならば、プロセッサは他のアクセ
スを必要とする。もしスレーブ装置またはメモリがバー
ストモードアクセスを前もって先取りせず、かつアクセ
スが完了するサイクルで（＊ＩＥＲＲまたは＊ＤＥＲＲ
をアサートすることにより）バーストモードアクセスを
先取りせずかつ取消さないならば、付加的アクセスが行
なわれなければならない。

命令の即時実行が保証され得ず、そのため、成る状態で
はバーストモード命令アクセスが中断されなければなら
ない。もし命令アクセスが完了するサイクルの間車ＩＢ
ＲＥＱが不活性状態であるならば、バーストモードアク
セスは（もしそれが先取りされずかつ取消されないなら
ば）中断される。バーストモードアクセスは、プロセッ
サが新たな命令アクセスを要求しないならば（その場合
”ＩＲＥＱがアサートされる）、または命令メモリがバ
ーストモードアクセスを先取りしないならば、中断され
たままである。

中断されたバーストモード命令アクセスは、プロセッサ
がより多くの命令を受は入れることが可能であるときは
必ず活性状態になる。プロセッサは、”　Ｉ　ＢＲＥＱ
をアサートすることによりバーストモードアクセスを活
性化し、もしこのサイクルの間、命令メモリがバースト
モードアクセスを先取りしないならば、命令アクセスが
行なわれなければならない。

中断されたバーストモード命令アクセスが活性化される
と、その結果生じる命令アクセスは、′Ｉ　ＢＲＥＱが
アサートされるサイクルで完了することを許可されない
が、次のサイクルで完了してもよい。この制限の理由は
、バーストモードプロトコルは、＊　Ｉ　ＢＲＥＱおよ
び＊　Ｉ　ＲＤＹ上の活性レベルの組合わせが（上記の
ように）命令アクセスを引き起こすように規定されるか
らである。

もし命令アクセスが、中断されたバーストモードアクセ
スが活性化されるサイクルですぐに完了するならば、プ
ロトコルに多義性が存在し、２個の命令に対するリクエ
ストとして＊ＩＢＲＥＱの単一サイクルのアサートを解
釈することが可能になる。この多義性は、命令アクセス
を１サイクル遅延させることにより解決される。この制
限は、プロセッサの命令ブリフェッチバッファが満たさ
れていて、かつ命令メモリが非常に速くアクセスできる
ときにのみ適用されるので、遅延された命令応答は、こ
の発明が用いられる、好ましいシステム文脈において性
能に衝撃を与えない。

システムは、データ転送が、常に利用可能である汎用レ
ジスタへ、かつ汎用レジスタから生じるためにバースト
モードデータアクセスを中断しない。しかしながら、他
のチャネルマスクは、（たとえば直接メモリアクセスの
間）バーストモードデータアクセスを中断するかもしれ
ない。バーストモードアクセスを中断するための原理は
、上記の命令アクセスのための原理と同じである。

プロセッサは、＊ＩＢＲＥＱまたは＊ＤＢＲＥＱをデア
サートし、かつ後に＊ＩＲＥＱまたは＊ＤＲＥＱをアサ
ートすることにより、バーストモードアクセスを先取り
するか、終了するか、または取消してもよい。通常、プ
ロセッサは”ＤＢＲＥＱの”　Ｉ　ＢＲＥＱがデアサー
トされた後、もう１個の命令またはデータワードを受取
る。しかしながら、このアクセスが、”ＩＢＲＥＱまた
は＊ＤＢＲＥＱがデアサートされたものと同じサイクル
で完了するであろうことに注目されたい。＊よりＲＥＱ
または＊ＤＢＲＥＱがデアサートされた後、かつ＊ＩＲ
ＥＱまたは”ＤＲＥＱがアサートされる前の期間、バー
ストモードアクセスは中断された状態である。スレーブ
装置またはメモリは、先取りされ、終了されかつ取消さ
れたバーストモードアクセスが、プロセッサにより引き
起こされるとき、それらを識別することができず、かつ
その必要がない。

プロセッサは、外部チャネルマスクがチャネルに対して
仲裁するとき、かつバーストモードフェッチが、潜在す
る仮想ページ境界を横切るとき、バーストモードアクセ
スを先取りする。この発明が述べられている好ましいシ
ステムによれば、最小のページサイズは１キロバイトで
ある。その結果、バーストモード命令およびデータアク
セスは、アドレスシーケンスが１キロバイトのアドレス
境界を横切るときは必ず先取りされる。明らかに、これ
は、新規なインターフェイスが用いられているシステム
のページサイズに依存して変化するであろう。バースト
は、（もし必要ならば）新たなアドレス変換が行なわれ
るとすぐに再確立される。

新たな物理的アドレスは、バーストモードアクセスが再
確立されるとき送られる。この先取りは、カウンタがバ
ーストモードアドレスシーケンスに続くのを必要とする
装置またはメモリにとって有利であることに注目された
い。すべてのバーストモードアクセスが全ワードアクセ
スであり、かつプロセッサが１キロバイトのアドレス境
界ごとにアドレスを再伝送するので、スレーブ装置また
はメモリ内の８ビットカウンタは、バーストモードアド
レスシーケンスに従うのに十分である。付加的アドレス
ビットが、単純にラッチされる。

この発明が用いられる好ましいシステム文脈によれば、
プロセッサは、すべての所要の命令またはデータがアク
セスされると必ずバーストモードアクセスを終了する。

さらに、プロセッサは、割込またはトラップが取られる
と、バーストモードアクセスを取消す。

バーストモードアクセスに含まれるスレーブ装置または
メモリは、ゞＩ　ＢＡＣＫまたは＊ＤＢＡＣＫをデアサ
ートすることによりアクセスを先取りしてもよい。プロ
セッサは、”ＩＲＤＹおよび＊ＤＲＤＹが活性状態であ
るとき、＊Ｉ　ＢＡＣＫおよび”ＤＢＡＣＫをサンプリ
ングし、そのため”　Ｉ　ＢＡＣＫおよび”ＤＢＡＣＫ
は、最後に支持されたアクセスが完了されるとデアサー
トされてもよい。しかしながら、＊ＩＢＡＣＫおよび＊
ＤＢＡＣＫもまた、アクセスが完了する前に、いずれの
サイクルでデアサートされてもよい。もし＊Ｉ　ＢＡＣ
Ｋまたは”ＤＢＡＣＫが、プロセッサが、アクセスを予
期する状態であるときにデアサートされるならば、アク
セスは完了されなければならない。

一般に、スレーブ装置またはメモリは、それがバースト
モードシーケンスでいかなるさらなるアクセスも支持し
得ないときは必ずバーストモードアクセスを先取りする
。これは通常、実現化依存アドレス境界（たとえばキャ
ッシュブロック境界）に出会うと必ず生じるが、いかな
る理由でも生じるかもしれない。バーストモードアクセ
スを先取りすることにより、スレーブは、次の命令また
はデータワードのアドレスがプロセッサにより必要とさ
れる、新たなリクエストを受取る。

スレーブ装置またはメモリは、リクエストされたアクセ
スに応答して、車ＩＥＲＲまたは＊ＤＥＲＲをアサート
することによりバーストモードアクセスを取消してもよ
い。信号”　Ｉ　ＢＡＣＫまたは”ＤＢＡＣＫは、この
ときデアサートされる必要がないが、次のサイクルでデ
アサートされるべきである。＊　Ｉ　ＥＲＲが、プロセ
ッサが実行しない命令に対してアサートされる場合を除
いて、＊Ｉ　ＥＲＲおよび＊ＤＥＲＲ信号がマスク不可
能トラップを引き起こすことに注目されたい。

上で詳細に述べられた事柄は、新規なインターフェイス
が、前述のプロトコルを支持するようにいかにして用い
られ得るかということである。

アクセスプロトコルおよびインターフェイスを支持する
のに用いられるそれらの信号動作の説明を要約するため
に、第４図ないし第６図が提示される。これらの図面は
、単純、パイプラインおよびバーストモード命令読出を
例示するタイミング図をそれぞれ示す。当業者は、他の
タイミング図が、上で参照されたモードの各々における
データ転送などのような種々の他の動作に対して開発さ
れ得て、前記動作のすべては、インターフェイスおよび
ここで規定された信号の組により支持されることを容易
に認識するであろう。

第４図ないし第６図の各々において、クロックサイクル
は、クロックパルスの立上がり縁で始まるように規定さ
れる。

第４図は、その上で単純アクセス命令読出が行なわれる
２個のクロックサイクルを示す。

所望の命令のアドレスは、サイクル１の間アドレスバス
１１１（第２図のピンＡＯ−Ａ３１）上に置かれる。ゞ
ＩＲＥＱがプロセッサによりアサートされて示され、−
万事ＰＩＡはアサートされておらず、パイプライン支持
が必要でないことを示す。

アドレスｎに置かれた命令は、クロックサイクル１の終
わりまでにはインターフェイス（ピンＩＯないし■３１
）上でプロセッサに送られるものとして理解され得る。

命令レディ（”ＩＲＤＹ）信号は、有効命令がフェッチ
されかつ命令バス上に置かれていることをプロセッサに
示すものとしてアサートされて示される。

第５図は、その上でパイプライン命令読出が行なわれる
４個のクロックサイクルを示す。

クロツウサイクル１の間、アドレスｎは、アドレスバス
１１１、ピンＡＯないしＡ３１上に置かれる。主アクセ
スは、クロックサイクル１の間プロセッサによりアサー
トされる寧ＩＲＥＱにより開始される。パイプライン支
持が企図されているので、＊ＰＥＮもまた、クロックサ
イクル１の終わりに向けてアサートされて示される。こ
れは、第３図のブロック３０８と調和する。クロックサ
イクル２の間、パイプラインアクセスは、＊ＩＲＥＱが
デアサートされかつ”ＰＩＡがアサートされるので、第
５図を参照して観察され得る。パイプラインアドレスｍ
は、同様にサイクル２の間バス１１１上に示される。

サイクル２の終わりまでには、アドレスｎに置かれた命
令が検索され、命令バス１１５、ピン■０ないしＩ３１
上に示される。同時に＊ＩＲＤＹがアサートされ、主ア
クセスが完了していることを示す。この点で、サイクル
２のパイプラインアクセスは、サイクル３の（第３図を
参照して上で述べられた）主アクセスになる。スレーブ
は、＊ＩＲＥＱがもう１度プロセッサによりアサートさ
れた後（サイクル３参照）、アクセスを完了し得る。

アドレスｍに置かれた命令がサイクル３の終わりで命令
バス１１５上に現われることが、第５図を参照してわか
る。”ＩＲＤＹがもう１度アサートされ、有効命令信号
がサイクル３の間インターフェイス上に送られたことを
示す。

最後に、第６図は、その上でバーストモードアクセスが
命令読出のために確立される４個のクロックサイクルを
示す。

クロックサイクル１の間、命令をフェッチするための開
始アドレス、アドレスｎがアドレスバス１１１（ピンＡ
ＯないしＡ３１）上に示され、＊ＩＲＥＱがプロセッサ
によりアサートされ、かつ＊ＩＢＲＥＱ（命令バースト
リクエスト）信号もまたインターフェイス上に送られる
。プロセッサとスレーブ装置との間のハンドシエイキン
グは、各サイクルがバーストモードを活性状態に維持す
る車Ｉ　ＢＲＥＱＳ＊　Ｉ　ＢＡＣＫハンドシェイクと
ともに観察されるべきである。アドレスｎＳｎ十１　、
ｎ　＋　２などに置かれたシーケンシャルな命令は、連
続するクロックサイクルの間、命令バス１１５上に置か
れて示される。最後に、”ＩＲＤＹは、サイクル毎にス
レーブ装置によりアサートされ、新たな有効命令がイン
ターフェイス上に送られたことを信号で知らせる。

第３図ないし第６図を参照して述べられた事柄は、前述
のＲＩＳＣシステム動作プロトコルに関連の信号動作、
ステータス報告、などを支持し得るインターフェイスで
ある。再びインターフェイスは、これら３個のすべての
プロトコルを支持するのに、上で述べられた３個のバス
を必要とするのみであって、チップ製作およびシステム
設計の価格のかなりの節約を達成する。

完全にするために、バス仲裁、バス共用に関連の電気的
考慮、ならびに割込およびトラップのためのチャネル作
用もまた、ここで述べられる。

仲裁に関する限り、外部マスクは、”ＢＲＥＱ入力をア
サートすることにより、アドレス、データ、および命令
バスへのアクセスを得ることができる。プロセッサはい
かなる未済のアクセスも完了し、いかなるバーストモー
ドアクセスも先取りし、かつ寧ＢＣＲＴ出力をアサート
する。このとき、プロセッサは、アドレス、データ、お
よび命令バスに関連のすべてのチャネル出力をハイのイ
ンピーダンスの状態に置く。”ＢＲＥＱがアサートされ
る最初のサイクルに対して、出力＊ＢＩＮＶもまたアサ
ートされる。もし外部マスタが、＊ＢＧＲＴがアサート
されるサイクルでアドレスバスおよび関連の制御を制御
し得ないならば、＊ＢＩＮＶ上の活性レベルは、チャネ
ルに対する遊びサイクルを規定するのに用いられてもよ
い（すなわち、いかなる見せかけのアクセスリクエスト
も無視される）。”ＢＩＮＶ信号は単一サイクルの前に
のみアサートされ、そのため外部マスタは、＊ＢＧＲＴ
がアサートされた後のサイクルでチャネルを制御しなけ
ればならない。

＊ＢＲＥＱ人力がアサートされたままである間、プロセ
ッサは＊ＢＧＲＴをアサートし続ける。外部マスクは、
この間、すべてのチャネル信号上の制御を有する。

プロセッサへのチャネルを解決するために、外部マスク
は”ＢＲＥＱをデアサートするが、＊ＢＲＥＱがデアサ
ートされる最初のサイクルの間はチャネルを制御し続け
なければならない。＊ＢＲＥＱがデアサートされた後の
サイクルでは、プロセッサが＊ＢＩＮＶをアサートし、
かつ”ＢＧＲＴをデアサートし、外部マスクが、このと
きチャネルの制御を解放するべきである。次のサイクル
では、プロセッサは”ＢＩＮＶをデアサートし、かつチ
ャネルを用いることが可能である。プロセッサは、仲裁
により先取りされた、いかなるバーストモードアクセス
も再確立する。

プロセッサは、”ＬＯＣＫ信号が活性状態であるとき、
チャネルを放棄しない。これは、外部マスクが、チャネ
ル上の他のすべてのアクセスを除外しなければならない
動作を干渉するのを防止する。

バス共用の電気的考慮に関する限り、バスが多数のマス
クおよびスレーブ間で共用されるとき、多数のマスクま
たはスレーブが同時にバスを駆動している状態を避ける
ことが重要である。これは、バス仲裁が不完全に、また
は不正確に行なわれるために２個以上のマスクまたはス
レーブが同じサイクルでバス駆動されるとき生じるかも
しれない。

しかしながら、それはマスクまたはスレーブが、他のマ
スクまたはスレーブが制御を得るのと同じサイクルでバ
スを解放し、かつ第１のマスクまたはスレーブが、第２
のマスクまたはスレーブがバスを駆動し始める点と比較
すると、そのバスドライバを不能化するのが遅いときも
また生じる。後者の状態は、以下の説明においてバス衝
突と呼ばれる。

多数の装置が同時にバスを駆動するとき生じ得る論理エ
ラーに加えて、このような状態は、バスドライバが多量
の電流を搬送するのを引き起こすかもしれない、これは
、ドライバの信頼性および電力消散にかなりの衝撃を与
え得る。バス衝突は通常、わずかな時間のみ生じるので
、それらはあまり関心がないが、システム内の高周波電
磁放出の一因となるかもしれない。新規なチャネルが用
いられるシステムは、多数のドライバがバスを同時に駆
動している状態をすべて妨げるように規定される。しか
しながら、バス衝突は、システム設計に依存して生じて
もよい。

新規なチャネルの場合、チャネルのための仲裁は、プロ
セッサが、他のチャネルマスクと同時にアドレスおよび
データバスを駆動するのを妨げる。

もし２個以上の外部マスクが存在するならば、システム
設計は、唯一の外部マスクがチャネルの制御を得て、か
つ外部マスクがプロセッサと同時にはチャネルの制御を
得ないことを保証するためのいくつかの手段を含まなけ
ればならない。

プロセッサがチャネルの制御を外部マスクへゆだねると
き、”ＢＩＮＶが活性状態である間、外部マスクがいか
なるバスも駆動し得ないようにすることにより、バス衝
突が防止されるだろう。これは、外部マスクがチャネル
を制御するときまでには、すべてのプロセッサ出力が不
能化されることを保証する。しかしながら、＊ＢＧＲＴ
がアサートされるとすぐに、外部マスクが制御するのを
妨げるものはチャネルプロトコル内にない。

主アクセスを行なう装置またはメモリのみが、適当なバ
スを駆動するのを可能にすることにより、スレーブ装置
およびメモリが命令バスまたはデータバスを同時に駆動
するのを妨げられる。パイブラインアクセスが主アクセ
スになると、それは命令またはデータバスを即座に駆動
するかもしれず、そのためもしパイプラインアクセスが
、もとの主アクセスを行なうスレーブ以外のスレーブに
より行なわれるならば、潜在的バス衝突が存在する。

このバス衝突は、すべてのスレーブを、（たとえば５Ｙ
ＳＣＬＫを用いて）第２の半サイクルで命令およびデー
タバスを駆動することに制限することにより、防止され
るかもしれない。プロセッサがサイクルの終わりでのみ
データをサンプリングするので、この制限は性能に影響
を与えない。

プロセッサがロードに続いてすぐに記憶を行なうとき、
それは、ロードのためのデータがデータバス上に現われ
るサイクルに続く第２のサイクルで記憶するためにデー
タバスを駆動する。これは、ロード内に含まれるスレー
ブがそのデータドライバを不能化するための完全なサイ
クルを与える。

もし記憶がパイプラインアクセスであるならば、それは
、アクセスのためのデータがデータバス上に現われるま
で、主アクセスにはならない。プロセッサが、記憶に応
答して＊ＤＲＤＹまたは＊ＤＥＲＲを受取るまで、デー
タバスを駆動し続け、それは、その応答に続くサイクル
でデータバスを駆動するのをやめる。

最後に、もし割込またはトラップがとられるならば、こ
の発明の好ましい実施例によれば、いかなるバーストモ
ードアクセスも取消される。もしパイプラインアクセス
のためのリクエストがアドレスバス上にあるならば、こ
のリクエストは除去され、かつベクトルフェッチリクエ
ストまたは命令フェッチリクエストがパイプラインアク
セスリクエストと置換する。いかなる他のアクセスも完
了され、かつ割込またはトラップに所要のもの以外の新
たなアクセスは開始されない。

割込またはトラップ処理が完了すると、いかなる取消さ
れたバーストトランザクションも、割込またはトラップ
がとられたとき次に行なわれるべきであったアクセスの
アドレスを用いて再確立される。完了されていないパイ
プラインアクセスは、命令アクセスの場合、割込復帰シ
ーケンスにより、またはデータアクセスの場合、開始命
令を再開することにより、再開される。

ここで述べられた事柄は、縮小命令セットコンピュータ
（ＲＩ　Ｓ　Ｃ）システムの一部を構成するプロセッサ
と、メモリ手段を含む１組の装置との間の高性能インタ
ーフェイスを達成するための方法および装置である。こ
れらの方法および装置は、上記の目的を満たす。

新規な方法および装置の好ましい実施例および例示の例
の上の説明は、例示と説明のためにのみ提示された。こ
れは余すところないものではなく、かつ開示された正確
な形式にこの発明を制限することもまた意図されず、か
つ明らかに、多くの修正および変更が上の教示から可能
である。

ここで述べられた実施例および例は、この発明の原理お
よびその実際の応用を最良に説明し、それによって当業
者が、企図されている特定の用途に適する種々の実施例
においてかつ種々の修正を用いてこの発明を最良に利用
することが可能になるように提示された。

この発明の範囲は前掲の特許請求の範囲により規定され
ることが意図されている。

【図面の簡単な説明】

第１図は、主コンピユータシステム構成要素を相互接続
して示された、新規なインターフェイスの一部であるア
ドレス、命令およびデータバスのための形状を示す。第２図は、新規なインターフェイスを収容する集積回路
パッケージのためのピンアウト図を示す。第３図は、プロセッサおよびスレーブ装置が、この発明
の好ましい実施例により企図されているプロトコルを利
用して命令およびデータアクセスを行なうためにいかに
して協働するかを示すチャネルアクセスフローチャート
である。第４図は、第１図に示されたインターフェイスが単純ア
クセス命令読出を行なうのに用いられるとき、時間に関
する種々のバスおよび制御信号の状態を示すタイミング
図である。第５図は、第１図に示されたインターフェイスがパイプ
ラインアクセス命令読出を行なうのに用いられるとき、
時間に関する種々のバスおよび制御信号の状態を示すタ
イミング図である。第６図は、第１図に示されたインターフェイスがバース
トモードアクセス命令読出を行なうのに用いられるとき
、時間に関する種々のバスおよび制御信号の状態を示す
タイミング図である。図において、１０１はＲＩＳＣプロセッサ、１０２はプ
ログラム記憶装置、１０３はデータ記憶装置、１１１は
アドレスバス、１１５は命令バス、１２０はデータバス
である。特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーポレーテッド

Claims

【特許請求の範囲】

（１）縮小命令セットコンピュータ（ＲＩＳＣ）システ
ムの一部を構成するプロセッサとメモリ手段を含む１組
の装置との間の高性能インターフェイスであって、（ａ）前記プロセッサおよび前記メモリ手段を結合し、
前記プロセッサにより前記メモリ手段に送られる命令お
よびデータアクセス信号の両方を搬送するための共用プ
ロセッサ出力アドレスバスと、（ｂ）前記プロセッサおよび前記メモリ手段を結合し、
前記メモリ手段により前記プロセッサに送られる命令信
号を搬送するためのプロセッサ入力命令バスと、（ｃ）前記プロセッサおよび前記メモリ手段を結合し、
前記メモリ手段により前記プロセッサに送られるデータ
信号を搬送し、かつ前記プロセッサにより前記メモリ手
段に送られるデータ信号を搬送するための両方向データ
バスとを含む、高性能インターフェイス。
（２）前記バスを制御するのに用いられる、１組のプロ
セッサおよび装置発生の信号に属する信号を搬送するた
めに用いられる複数個の信号経路をさらに含む、特許請
求の範囲第１項に記載のインターフェイス。
（３）前記バスが同期の独立した信号経路である、特許
請求の範囲第２項に記載のインターフェイス。
（４）前記バス、前記信号経路および前記組の信号が、
前記プロセッサによる単純メモリアクセスプロトコルの
性能を支持する、特許請求の範囲第２項に記載のインタ
ーフェイス。
（５）前記バス、前記信号経路および前記組の信号が、
前記プロセッサによるパイプラインメモリアクセスプロ
トコルの性能を支持する、特許請求の範囲第２項に記載
のインターフェイス。
（６）パイプライン命令アクセスおよびパイプラインデ
ータアクセスの両方が、前記アドレスバス上で前記プロ
セッサにより行なわれてもよい、特許請求の範囲第５項
に記載のインターフェイス。
（７）前記バス、前記信号経路および前記組の信号が、
前記プロセッサによるバーストモードアクセスプロトコ
ルの性能を支持する、特許請求の範囲第２項に記載のイ
ンターフェイス。
（８）前記バス、前記信号経路および前記組の信号が、
前記プロセッサによる、単純メモリアクセス、パイプラ
インメモリアクセスおよびバーストモードメモリアクセ
スプロトコルの性能を支持する、特許請求の範囲第２項
に記載のインターフェイス。
（９）データおよび命令転送が、前記命令バスおよび前
記データバス上でそれぞれ同時に行なわれてもよい、特
許請求の範囲第２項に記載のインターフェイス。
（１０）データアクセスおよびデータ転送が、命令アク
セスおよび命令転送と同じクロックサイクルの間行なわ
れてもよい、特許請求の範囲第２項に記載のインターフ
ェイス。
（１１）前記アドレスバス、前記命令バスおよび前記デ
ータバスが各々３２ビットの幅である、特許請求の範囲
第２項に記載のインターフェイス。
（１２）前記バスの各々が、前記プロセッサを含む集積
回路パッケージの一部を形成する３２ピン信号インター
フェイスを介して前記プロセッサに相互接続される、特
許請求の範囲第１１項に記載のインターフェイス。
（１３）前記複数個の信号経路が各々、前記プロセッサ
を含む集積回路パッケージの一部を形成する別のピン信
号インターフェイスを介して前記プロセッサに相互接続
される、特許請求の範囲第９項に記載のインターフェイ
ス。
（１４）前記バスが多重分離される、特許請求の範囲第
２項に記載のインターフェイス。
（１５）前記プロセッサによる命令アクセスが命令メモ
リ空間および命令リードオンリメモリ空間に選択的にな
されてもよく、前記空間の両方が前記メモリ手段に含ま
れる、特許請求の範囲第２項に記載のインターフェイス
。
（１６）前記プロセッサによる前記メモリ空間選択が、
前記組のプロセッサ発生信号に含まれる命令リクエスト
信号の状態を介して前記複数個の信号経路のうちの１個
上で前記メモリ手段に信号で送られる、特許請求の範囲
第１５項に記載のインターフェイス。
（１７）前記プロセッサによるデータアクセスがデータ
メモリ空間、入力／出力空間およびコプロセッサ空間に
選択的になされてもよく、前記空間のすべてが前記メモ
リ手段に含まれる、特許請求の範囲第２項に記載のイン
ターフェイス。
（１８）前記プロセッサにより選択される前記メモリ空
間が、２ビットデータリクエスト信号の状態を介して前
記複数個の信号経路のうちの２個上で前記メモリ手段に
信号で送られる、特許請求の範囲第１７項に記載のイン
ターフェイス。
（１９）縮小命令セットコンピュータ（ＲＩＳＣ）シス
テムの一部を構成するプロセッサとメモリ手段を含む１
組の装置との間の高性能インターフェイスであって、（ａ）前記プロセッサおよび前記メモリ手段を結合し、
前記プロセッサにより前記メモリ手段に送られる命令お
よびデータアクセス信号の両方を搬送するための共用プ
ロセッサ出力アドレスバスと、（ｂ）前記プロセッサおよび前記メモリ手段を結合し、
前記メモリ手段により前記プロセッサに送られる命令信
号を搬送するためのプロセッサ入力命令バスと、（ｃ）前記プロセッサおよび前記メモリ手段を結合し、
前記メモリ手段により前記プロセッサに送られるデータ
信号を搬送し、かつ前記プロセッサにより前記メモリ手
段に送られるデータ信号を搬送するための両方向データ
バスと、（ｄ）前記バスを制御するのに用いられる１組の、プロ
セッサおよび装置発生の信号に属する信号を搬送するた
めに用いられる複数個の信号経路とを含む、高性能イン
ターフェイス。
（２０）前記組の信号が命令アドレス転送および命令ア
ドレスリクエスト信号を含む、特許請求の範囲第１９項
に記載のインターフェイス。
（２１）前記組の信号が命令転送信号を含む、特許請求
の範囲第１９項に記載のインターフェイス。
（２２）前記組の信号がデータアドレス転送およびデー
タアドレスリクエスト信号を含む、特許請求の範囲第１
９項に記載のインターフェイス。
（２３）前記組の信号がデータ転送信号を含む、特許請
求の範囲第１９項に記載のインターフェイス。
（２４）前記組の信号がバス仲裁（ａｒｂｉｔｒａｔｉ
ｏｎ）信号を含む、特許請求の範囲第１９項に記載のイ
ンターフェイス。
（２５）前記組の信号がバスステータスおよびテスト信
号を含む、特許請求の範囲第１９項に記載のインターフ
ェイス。
（２６）縮小命令セットコンピュータ（ＲＩＳＣ）シス
テムの一部を構成するプロセッサとメモリ手段を含む１
組の装置との間で高性能インターフェイスを達成する方
法であって、（ａ）共用アドレスバスを利用して、前記プロセッサか
ら前記メモリ手段に命令およびデータアクセス信号を送
る段階と、（ｂ）前記共用アドレスバスから独立した命令バスを介
して、前記メモリ手段から前記プロセッサに命令を送る
段階と、（ｃ）前記命令バスおよび前記アドレスバスの両方から
独立したデータバスを介して、前記プロセッサと前記メ
モリ手段との間でデータを送る段階とを含む、方法。
（２７）前記データバスおよび前記命令バス上で同時に
信号を送る段階をさらに含む、特許請求の範囲第２６項
に記載の方法。
（２８）前記バスを制御するのに用いられる１組の、プ
ロセッサおよび装置発生の信号に属する信号を複数個の
信号経路上に送る段階をさらに含む、特許請求の範囲第
２６項に記載の方法。
（２９）前記伝送段階がすべて同期して行なわれる、特
許請求の範囲第２６項に記載の方法。
（３０）前記プロセッサ、前記メモリ手段、前記バス、
前記組の信号および前記信号経路の組合わせを利用して
、単純メモリアクセスプロトコルを行なう段階をさらに
含む、特許請求の範囲第２８項に記載の方法。
（３１）前記プロセッサ、前記メモリ手段、前記バス、
前記組の信号および前記信号経路の組合わせを利用して
、パイプラインメモリアクセスプロトコルを行なう段階
をさらに含む、特許請求の範囲第２８項に記載の方法。
（３２）パイプラインメモリアクセスプロトコルを行な
う前記段階が、前記共用アドレスバス上のパイプライン
命令アクセスおよびパイプラインデータアクセスの性能
を含む、特許請求の範囲第３１項に記載の方法。
（３３）前記プロセッサ、前記メモリ手段、前記バス、
前記組の信号および前記信号経路の組合わせを利用して
、バーストモードアクセスプロトコルを行なう段階をさ
らに含む、特許請求の範囲第２８項に記載の方法。
（３４）前記データアクセス信号および前記データを送
る段階が、前記命令アクセス信号および前記命令の伝送
段階と同じクロックサイクルの間行なわれてもよい、特
許請求の範囲第２６項に記載の方法。
（３５）命令アクセスおよびデータアクセス信号を送る
前記段階が、その複数個の命令空間が前記プロセッサに
よりアクセスされていることを信号で知らせる段階をさ
らに含む、特許請求の範囲第２６項に記載の方法。
（３６）命令およびデータアクセス信号を送る前記段階
が、その複数個のデータ空間が前記プロセッサによりア
クセスされていることを信号で知らせる段階をさらに含
む、特許請求の範囲第２６項に記載の方法。