JPH0969047A - Ｒｉｓｃ型マイクロプロセッサおよび情報処理装置 - Google Patents

Ｒｉｓｃ型マイクロプロセッサおよび情報処理装置

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JPH0969047A
JPH0969047A JP7225036A JP22503695A JPH0969047A JP H0969047 A JPH0969047 A JP H0969047A JP 7225036 A JP7225036 A JP 7225036A JP 22503695 A JP22503695 A JP 22503695A JP H0969047 A JPH0969047 A JP H0969047A
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risc
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type microprocessor
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Abstract

(57)【要約】 【課題】 ＲＩＳＣ型マイクロプロセッサにおいて、高
速な割り込み処理と数値演算処理を行うことができるよ
うにする。 【解決手段】 汎用レジスタ１１は１６ビット固定長の
命令を記憶し、バイパス回路１２は比較命令の結果を迅
速に次の条件分岐命令実行時に提供する。ＡＬＵ１３は
論理演算処理等を行い、高速乗算器／高速除算器１４は
高速に数値演算を行う。アドレス計算部１５はアドレス
計算を行い、命令デコーダ／パイプライン制御部１６
は、命令のデコードとパイプライン制御を行う。専用コ
ントロールレジスタ１７はインタラプトスタックポイン
タなどとして使用され、割り込みコントローラ１８によ
って多重の割り込み処理が実行される。コプロセッサバ
ス７は、データバス９とは独立して設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＲＩＳＣ型マイク
ロプロセッサおよび情報処理装置に関し、特に、従来の
１チップマイコンにＲＩＳＣテクノロジを導入すること
により、割り込み処理や数値演算を高速に実行できるよ
うにしたＲＩＳＣ型マイクロプロセッサおよび情報処理
装置に関する。
【０００２】
【従来の技術】従来のＲＩＳＣ（Reduced Instruction
Set Computer）は、ＷＳ（Work Station）などのコンピ
ュータのエンジンとして、演算速度の高速性のみを追求
して発展してきた。また、その命令長は通常３２ビット
固定長である。
【０００３】
【発明が解決しようとする課題】このため、従来のＲＩ
ＳＣを用いて１チップ化された１チップマイコン（マイ
クロコンピュータ）においては、コード効率が悪く、割
り込み処理は別チップにおいて処理されるため、通常、
割り込み処理のスピードが遅い課題があった。一方、従
来の１チップマイコンにおいては、高速演算が不可能で
あった。
【０００４】本発明はこのような状況に鑑みてなされた
ものであり、１チップマイコンにＲＩＳＣテクノロジを
取り入れ、高速な割り込み処理を可能にするとともに、
高速な数値演算をも可能にするものである。
【０００５】
【課題を解決するための手段】請求項１に記載のＲＩＳ
Ｃ型マイクロプロセッサは、所定の固定長の命令をデコ
ードするデコード手段を備えることを特徴とする。
【０００６】請求項６に記載のＲＩＳＣ型マイクロプロ
セッサは、複数の割り込みがあったとき、割り込みに対
応する処理をそれぞれ所定の時間ずつ巡回的に実行する
第１のモードと、割り込みに対応する処理を逐次実行す
る第２のモードのいずれかのモードを指定するモード指
定手段と、モード指定手段により指定されたモードに従
って、割り込み処理を制御する割り込み制御手段とを備
えることを特徴とする。
【０００７】請求項８に記載のＲＩＳＣ型マイクロプロ
セッサは、ＲＩＳＣ型マイクロプロセッサのデータバス
とは独立して、コプロセッサが専用に使用し、データの
伝送を行う伝送手段を備えることを特徴とする。
【０００８】請求項９に記載の情報処理装置は、ＧＰＳ
衛星からの電波を受信する受信装置と、受信装置により
受信された電波に対応する信号を処理するＲＩＳＣ型マ
イクロプロセッサが１チップ化されていることを特徴と
する。
【０００９】請求項１に記載のＲＩＳＣ型マイクロプロ
セッサにおいては、デコード手段により、所定の固定長
の命令がデコードされる。従って、命令のデコード処理
を高速化することができる。
【００１０】請求項６に記載のＲＩＳＣ型マイクロプロ
セッサにおいては、モード指定手段により、複数の割り
込みがあったとき、割り込みに対応する処理をそれぞれ
所定の時間ずつ巡回的に実行する第１のモードと、割り
込みに対応する処理を逐次実行する第２のモードのいず
れかのモードが指定され、このモードに従って、割り込
み制御手段により割り込み処理が制御される。従って、
効率よく割り込み処理を実行させることができる。
【００１１】請求項８に記載のＲＩＳＣ型マイクロプロ
セッサにおいては、ＲＩＳＣ型マイクロプロセッサのデ
ータバスとは独立して、コプロセッサが専用に使用し、
データの伝送を行う伝送手段が設けられる。従って、コ
プロセッサは、ＲＩＳＣ型マイクロプロセッサとは独立
してデータ伝送を行うことができる。
【００１２】請求項９に記載の情報処理装置において
は、ＧＰＳ衛星からの電波を受信する受信装置と、受信
装置により受信された電波に対応する信号を処理するＲ
ＩＳＣ型マイクロプロセッサが１チップ化されている。
従って、装置を小型化することができる。
【００１３】
【発明の実施の形態】図１は、本発明のＲＩＳＣ型マイ
クロプロセッサを応用した１チップマイコン（マイクロ
コンピュータ）の一実施例の構成を示している。１チッ
プマイコンを構成するＲＩＳＣ（Reduced Instruction
Set Computer）１には、８本の外部割り込み（Interrup
t）と、ノンマスカブルの割り込みｎｍｉ(Non Maskable
Interrupt）およびｐｍｉ（Power Management Interru
pt）が入力可能にされている。さらに、外部からリセッ
ト（Reset）信号とクロック信号（Clock）が入力される
ようになされている。
【００１４】ＲＩＳＣ１は、リセット信号が入力される
と、ＩＰＬ（Initial Program Loader）−ＲＯＭ３に格
納されているプログラムを実行する。このプログラムが
実行されると、コプロセッサ（Co_pro）２のレジスタを
通して、メモリコントローラ（Memory Controller）５
が起動され、コードバッファ（Code buffer）４および
データバッファ（Data buffer）５、および図示せぬメ
インメモリに、図示せぬ補助記憶装置からオペレーティ
ングシステムがロードされるようになされている。
【００１５】図２は、図１に示したＲＩＳＣ１の内部の
詳細な構成例を示している。汎用レジスタ１１は、３２
本の１６ビット固定長のレジスタにより構成されてい
る。バイパス回路１２（情報提供手段）は、比較命令が
実行されたときの結果に対応するフラグ情報を、次の条
件分岐命令で即使用可能にするようになされている。
【００１６】ＡＬＵ（Arithmetic and Logic Unit）は
バレルシフタ等で構成され、所定の論理演算や数値演算
を行うようになされている。高速乗算器／高速除算器１
４は、例えば、１６ビットのデータと１６ビットのデー
タの乗算処理を１サイクルで実行し、３２ビットのデー
タの１６ビットのデータによる除算処理を１３サイクル
で実行し、１６ビットのデータの１６ビットのデータに
よる除算処理を８サイクルで実行するようになされてい
る。
【００１７】アドレス計算部１５は、プログラムカウン
タなどにより、アドレス計算を行う。命令デコーダ／パ
イプライン制御部１６（デコード手段）は、メモリから
読み出した例えば１６ビット固定長の命令を解読し、５
段のパイプラインによってパイプライン処理を行うよう
になされている。
【００１８】専用コントロールレジスタ１７（モード指
定手段）は、１１本の１６ビット長のレジスタからな
り、ステータス情報（フラグ情報）や割り込み制御情報
などを記憶する。割り込みコントローラ１８（割り込み
制御手段）は、専用コントロールレジスタ１７に記憶さ
れた割り込み制御情報に基づいて、割り込み処理をコン
トロールするようになされている。リセット／クロック
制御部１９は、リセット信号とクロック信号を発生し、
各部に供給するようになされている。
【００１９】図３は、図１に示した１チップマイコンの
レジスタマップを示している。この場合、２つのコプロ
セッサ（ＣＯＰ０，ＣＯＰ１）が拡張されたものとす
る。ＲＩＳＣ（ＣＰＵ）１は３２個の汎用レジスタを有
しており、第１コプロセッサ（ＣＯＰ０）２の３２個の
コントロールレジスタをＣＰＵ内部のコントロールレジ
スタとして使用している。すなわち、マッピングしてい
る。そのため、ユーザは、残りの３２個のコントロール
レジスタだけを使用することができる。図示せぬ第２コ
プロセッサ（ＣＯＰ１）の場合、ユーザは何の制約もな
く６４個のコントロールレジスタを使用することができ
る。
【００２０】この汎用レジスタは、特殊な命令以外は、
演算のレジスタとして使用することができる。そのう
ち、レジスタＡＣＣ（Ｒ１）は、即値、ビット処理系の
オペランドとして使用可能である。また、例外として、
レジスタＳＰ（Ｒ３０）は、例えば「ＲＥＴ」命令実行
時のスタックポインタとして使用される。さらに、レジ
スタＩＳＰ（Ｒ３１）は、割り込み処理、例外処理、お
よび「ＲＥＴＩ」命令実行時のスタックポインタとして
使用される。これらの汎用レジスタ（レジスタＡＣＣ、
レジスタＳＰ、およびレジスタＩＳＰを含む）の初期値
は不定とされる。
【００２１】図３に示したように、第１コプロセッサ
（ＣＯＰ０）２のレジスタＧ３１乃至Ｇ０およびＣ３１
乃至Ｃ０、第２コプロセッサ（ＣＯＰ１）のレジスタＧ
３１乃至Ｇ０およびＣ３１乃至Ｃ０の合計１２８個のコ
プロセッサレジスタを拡張することができる。コプロセ
ッサレジスタ、汎用レジスタ、およびメモリとの間の転
送は命令によって定義されている。
【００２２】上記コプロセッサレジスタのうち、第１コ
プロセッサのレジスタＣ３１乃至Ｃ０と、第２コプロセ
ッサのレジスタＧ３１乃至Ｇ０およびＣ３１乃至Ｃ０の
合計９６個のコプロセッサレジスタを外部に拡張するこ
とができる。第１コプロセッサのレジスタＧ３１乃至Ｇ
０は、ＣＰＵのコントロールレジスタとして機能するも
のを１１個内蔵している。使用していない２１個のレジ
スタは将来の拡張用である。
【００２３】ＳＲ（Status Register）は、演算結果な
どに対応するフラグを保持する。ＭＣＲ（Machine Cont
rol Register）は、マシン制御に使用される。例えば、
３２ビットの割り算を可能にするか否かを指示するデー
タが設定される。ＩＢＲ（Interrupt Base register）
には、割り込みベクタテーブルのベースアドレスが設定
される。ＪＢＲ（Jump Base Register）は、特殊なジャ
ンプ命令が実行され、ブランチするとき使用される。Ｉ
ＣＲ（Interrupt Control Register）は、割り込みの制
御に用いられ、３重の割り込み許可のスタックを構成し
ている。
【００２４】ＩＭＲ０（Interrupt Mode Register0）
は、外部割り込みモードの制御を行うとき使用される。
例えば、後述する「ラウンドロビン」モードや「フィッ
クス」モードが設定される。ＩＭＲ１（Interrupt Mode
Register1）は、８本の外部割り込みをグループ分けす
るときなどに使用される。ＤＡＢ０（Data Address Bre
ak0）には、データバッファのブレークアドレスが設定
される。ＩＡＢ１（Instruction Address Break1）に
は、命令バッファのブレークアドレスが設定される。Ｉ
ＡＢ２（Instruction Address Break2）には、命令バッ
ファのブレークアドレスが設定される。ＸＤＤＤ（Exte
nded Divide Divident）には、拡張除算命令の実行時、
３２ビットの被除数の上位１６ビットがセットされる。
【００２５】また、ユーザが拡張可能なオペレーション
コードは、第１コプロセッサ、第２コプロセッサそれぞ
れ３０個程あり、アセンブラの「ＤＷ」命令により簡単
に実行することができる。また、ＣＰＵは、コプロセッ
サを使用していないときの例外処理をサポートしてお
り、コプロセッサのハードウェアをソフトウェアによっ
てエミュレーションすることが可能である。
【００２６】図４は、ＲＩＳＣ１のアドレス空間の構成
例を示している。このように、インストラクションとデ
ータそれぞれ独立に６４キロバイト（ＫＢ）使用するこ
とができ、外部コプロセッサとのやりとりには、９６ワ
ードの外部レジスタを使用することができる。外部リセ
ットを受け付けると、ＦＦ６０Ｈへ分岐し、そこに格納
されている命令を実行する。ベクタアドレスは、２ワー
ド（４バイト）おきに設定され、最初の１ワードにブラ
ンチ（ジャンプ）命令が設定され、後の１ワードはディ
レイスロットであり、「ｎｏｐ（ノーオペレーショ
ン）」命令または他の命令が設定される。
【００２７】ベクタアドレスはレジスタＩＢＲの設定値
（上位８ビット）をベースアドレスにしており、２５６
バイト境界で任意の位置に配置することができる。ベク
タアドレスには分岐先のオフセット値が設定され、この
オフセット値とレジスタＩＢＲに格納されているベース
アドレスに基づいて、例えば、両者の論理和を演算する
ことにより、分岐先のアドレスが決定される。
【００２８】図５は、図１に示した１チップマイコンで
使用される命令のフォーマットの例を示す図である。図
５（ａ）は、ＭＯＶ命令のフォーマットを示している。
このように、命令長は１６ビットの固定長であり、オペ
レーションコード（OP_CODE）と２つのオペランド（SRC
1/DEST1,SRC2）からなる２オペランド方式とされてい
る。このように、命令長を１６ビット固定長としたの
で、コード効率を改善することができる。
【００２９】図５（ｂ）は、ＬＳＩ系（即値演算命令）
のフォーマットを示しており、図５（ｃ）は、ＳＨＩＦ
Ｔ系（シフト演算命令）のフォーマットを示している。
また、図５（ｄ）は、ＳＹＳＣＡＬＬ系（分岐命令）の
フォーマットを示しており、図５（ｅ）は、ＣＦＣ系
（コプロセッサ転送命令）のフォーマットを示してい
る。さらに、図５（ｆ）は、ＪＭＰ系（分岐命令）のフ
ォーマットを示しており、図５（ｇ）は、ＬＩ系（即値
演算命令）のフォーマットを示している。
【００３０】この他に、ビット処理を行う命令があり、
この命令により、例えばビット反転処理等を簡単に行う
ことができる。従って、コントローラとして用いた場
合、効率的に処理を行うことができる。また、上記即値
演算命令は、コード効率をさらに改善するのに役立つ。
【００３１】図６は、５段のパイプライン動作と、イン
ストラクションバス８、データバス９、およびコプロセ
ッサバス７（伝送手段）の動作を示している。図１に示
したように、インストラクションバス８、データバス
９、およびコプロセッサバス７は独立のバス構造になっ
ており、入出力も独立になっている。また、各バスは、
外部キャッシュ（バッファ）およびコプロセッサ２のレ
ジスタにより結合されている。
【００３２】１６ビットバスの場合、独立のバス構造に
してもバス幅は大きくならないので、上述したように、
コプロセッサバス７をデータバス９と分離して、拡張用
コプロセッサの制約をなくすことができる。このよう
に、コプロセッサバス７をデータバス９から分離したこ
とにより、図６に示したように、コプロセッサ２による
ロードまたはストア処理と、ＲＩＳＣ１による通常のロ
ードまたはストア処理のタイミングを自由に変えること
が可能となり、コプロセッサ２をクリティカルパスから
開放することができる。また、これにより、コプロセッ
サ２が自由にバス（コプロセッサバス７）を使用するこ
とができるようになる。
【００３３】命令デコーダ／パイプライン制御部１６
は、リセット／クロック制御部１９からのクロック信号
の立ち下がりのタイミングで、インストラクションバス
８をラッチして得られた命令が自分（ＲＩＳＣ１）に対
する命令であるのかコプロセッサ２に対する命令である
のかの判定を行い、ＲＩＳＣ１に対する命令であると判
定した場合、ＲＩＳＣ１がその命令を実行し、コプロセ
ッサ２に対応する命令であると判定した場合、その命令
に対応する動作をコプロセッサ２のハードウェアによっ
て実現する。このとき、ＲＩＳＣ１は何も処理を行わな
い。
【００３４】命令をデコードした後、それぞれのバスの
使用可能なタイミングは、図７に示すようになる。この
ように、コプロセッサ２は、コプロセッサバス７を自由
に使用することが可能である。
【００３５】また、コプロセッサ２として、第１コプロ
セッサ（ＣＯＰ０）および第２コプロセッサ（ＣＯＰ
１）を拡張することが可能であり、ＲＩＳＣ命令によっ
て、汎用レジスタとの間のデータ転送、およびメモリと
の間のデータ転送を行うことができる。
【００３６】１６ビット固定長ＲＩＳＣプロセッサにお
いて、５段のパイプラインを停止させることなく、割り
込みを効率よく処理させる場合、割り込みテーブルとし
ては、いわゆる割り込みベクタテーブルより、ジャンプ
命令テーブルの方が処理しやすい。図４に示したアドレ
ス空間において、上述したように、ベクタアドレスは４
バイトおきに設定され、９６バイトの移動可能なジャン
プ命令テーブルが配置される。ここには２４個の例外を
定義することができる。１本の例外を４バイトで定義
し、そのうちの２バイト（１ワード）にジャンプ命令が
設定され、残りの２バイト（１ワード）はディレイスロ
ットとされる。ここには、ノーオペレーションもしくは
その他の命令が設定される。
【００３７】いま、図４に示したように、３本の命令例
外、７本の内部例外、２本のノンマスカブルインタラプ
ト、および８本の外部割り込みが定義されており、これ
らを効率よく制御することができる。
【００３８】また、外部割り込みを次のように定義する
ことも可能である。すなわち、８本の外部割り込みを、
「ラウンドロビン（Round Lobin）」モードまたは「フ
ィックス（Fixed）」モードに設定可能である。「ラウ
ンドロビン」モードの場合において、初期値を０に設定
したとき、割り込み番号が０，１，２，．．．７，
０，．．．の順に所定の時間ずつ巡回的に処理される。
また、初期値を１に設定したとき、割り込み番号が１，
２，３，．．．７，０，１，．．．の順に所定の時間ず
つ巡回的に処理される。
【００３９】さらに、「フィックス」モードの場合にお
いては、初期値を０に設定したとき、０，１，
２，．．．７のように順に処理される。初期値を１に設
定したとき、１，２，３，．．．７，０のように順に処
理される。
【００４０】また、８本の外部割り込みを、ハイ（High
t）とロー（Low）の２つのグループに分け、ハイまたは
ロー側でそれぞれプライオリティを付けることができ
る。また、このとき、ハイまたはロー側で独立に、「ラ
ウンドロビン」モード、または「フィックス」モードの
設定を行うことができる。
【００４１】ハイ側の４本の外部割り込みに、「ラウン
ドロビン」モードを設定した場合においては、初期値を
４に設定したとき、割り込み番号が４，５，６，７，
４，５，．．．の順に所定の時間ずつ巡回的に処理が行
われる。また、初期値を５に設定したとき、割り込み番
号が５，６，７，４，５，６，．．．の順に所定の時間
ずつ巡回的に処理が行われる。
【００４２】ハイ側の４本の外部割り込みに、「フィッ
クス」モードを設定した場合においては、初期値を４に
設定したとき、割り込み番号が４，５，６，７の順に処
理が行われる。また、初期値を５に設定したとき、割り
込み番号が５，６，７，４の順に処理が行われる。
【００４３】ロー側の４本の外部割り込みに、「ラウン
ドロビン」モードを設定した場合においては、初期値を
０に設定したとき、割り込み番号が０，１，２，３，
０，．．．の順に所定の時間ずつ巡回的に処理が行われ
る。また、初期値を１に設定したとき、割り込み番号が
１，２，３，０，１，．．．の順に所定の時間ずつ巡回
的に処理が行われる。
【００４４】ロー側の４本の外部割り込みに、「フィッ
クス」モードを設定した場合においては、初期値を０に
設定したとき、割り込み番号が０，１，２，３の順に処
理が行われる。また、初期値を１に設定したとき、割り
込み番号が１，２，３，０の順に処理が行われる。
【００４５】また、割り込み処理を実行する場合におい
て、図３に示したように、レジスタＲ３１をＩＳＰ（In
terrupt Stack Pointer）として使用することにより、
割り込みを多重に管理することが可能になる。すなわ
ち、割り込みが発生すると、ＰＣ（Program Counter）
をスタック上に退避して外部割り込みを禁止する。これ
により、高速な割り込み処理を可能にすることができ
る。また、ＲＥＴＩ（Return Interrupt）命令と３重の
割り込みのサポート回路を設ける。すなわち、３重の割
り込み許可のスタックを設けるようにする。例えば、図
３に示したＣＯＰ０のレジスタＧ３（ＩＣＲ）内に数ビ
ットずつに分割された領域を設け、それらの領域によっ
て３重の割り込み許可のスタックを構成し、割り込みが
実行される度にそれらの領域内の値がシフトされるよう
にする。
【００４６】３２ビットの固定長命令のＲＩＳＣでは、
一般的に条件分岐命令は１命令で実行される。古典的な
ＣＩＳＣでは、比較命令を実行した後、条件分岐命令が
実行される。比較命令、および条件分岐命令の実行時間
は十分に遅い。これは、比較命令による比較結果に対応
してフラグレジスタに確定された値を使用して条件分岐
を行っているからである。
【００４７】一方、１６ビットの固定長ＲＩＳＣにおい
ては、短い命令長のため、条件分岐命令は１命令では実
行できない。そのため、比較命令が実行された後、条件
分岐命令が実行される。
【００４８】１６ビットの固定長命令のＲＩＳＣ１は５
段のパイプラインで構成され、フラグレジスタに確定さ
れた値を使用すると、比較命令を実行してから条件分岐
命令を実行するまでの間、パイプラインディレイが生じ
てしまう。そこで、比較命令による結果に対応する有効
なフラグをバイパス回路１２によって構成し、条件分岐
命令で即座に使用できるようにしている。これにより、
高速な条件分岐が可能になる。
【００４９】図８は、５段のパイプライン構成を示して
いる。このように、ＩＦ（命令フェッチ）ステージ、Ｒ
Ｆ（レジスタフェッチ）ステージ、ＡＬＵ（演算）ステ
ージ、ＭＥＭ（メモリ転送）ステージ、およびＷＢ（レ
ジスタライトバック）ステージより構成される。条件分
岐命令の実行時においては、フラグレジスタに値が確定
していないパイプライン動作中の最新のアップデートさ
れたフラグが使用される。これは上述したバイパス回路
より提供される。最新フラグは、ＡＬＵ実行時において
有効であるか否かが判定され、有効であればその結果が
読み出される。また、ＭＥＭ実行時において、最新フラ
グが有効であれば、ロードまたはストアされたデータが
使用される。このように、各パイプラインステージにお
いて、有効フラグであるか否かがチェックされる。
【００５０】図９は、１６ビット固定長命令のフォーマ
ットを応用したマイクロコードフォーマットの例を示し
ている。一般的にマイクロコードの著作権は認められて
いるが、ＣＰＵの命令のバイナリの著作権は認められて
いない。ところが、ＲＩＳＣの場合、命令体系自体がマ
イクロコードのフォーマットのようなものであり、これ
に数ビット（例えば４ビット）を付加して、多目的に使
用すると、完全なマイクロコードのフォーマットとする
ことができる。ビット１５乃至０は、この命令体系その
ものである。
【００５１】これに、数ビット（ビット−１乃至−４）
を付加し、ＣＰＵ（ＲＩＳＣ）１に接続されたハードウ
ェアを多目的に制御することができる。従って、１７ビ
ット乃至２０ビット長のマイクロコードとして使用する
ことができる。
【００５２】複雑なＣＩＳＣ系命令セットの実現には、
ＰＬＡ（Programmable Logic Array）などを用いること
によっても可能であるが、一般的にはマイクロコードを
用いるのが主流である。マイクロコードのフォーマット
は、データパスを効率的に働かせる形式になっている。
一方、ＲＩＳＣの命令体系は、固定長命令であるため、
マイクロコードのフォーマットとも考えることができ、
ＲＩＳＣの命令体系に少し手を加えるだけで、複雑なＣ
ＩＳＣ系命令セットを実現することができる。すなわ
ち、ＲＩＳＣの命令体系は、データパスを効率的に働か
せる形式になっている。
【００５３】従って、図１０に示したように、ＲＩＳＣ
系命令セットを用いてデータパスを直接制御することが
可能である。一方、ＣＩＳＣ系命令セットの場合、ま
ず、命令が解析され、次にマイクロコードの先頭のアド
レスが計算され、そのアドレスが所定のマイクロコード
に与えられ、実行される。なお、マイクロコードフォー
マットにおいて、ＲＩＳＣ系命令セットに付加される数
ビットは、命令終了ビットなどである。このようにして
データパスが制御される。
【００５４】図１１は、上述したようなＲＩＳＣ型マイ
クロプロセッサ、衛星受信ＬＳＩ、ＲＡＭ、およびＲＯ
Ｍを１チップ化したＧＰＳ（Global Positioning Syste
m）用の１チップマイコンの構成例を示す図である。１
チップマイコン（ＧＰＳ＿ＬＳＩ）３１を構成するブー
ト（BOOT）ＲＯＭ／ターゲット（Target）ＲＯＭデバッ
ガ（Debugger）３３は、ブートＲＯＭとターゲットＲＯ
Ｍデバッガより構成され、ブートＲＯＭは電源投入時に
実行されるブートプログラムが記憶されている。ターゲ
ットＲＯＭデバッガは、デバッガ時に使用されるデバッ
ガプログラムが記憶されている。
【００５５】データＲＡＭ３４は、所定の処理を実行す
るとき必要とされる各種のデータが記憶される。デュア
ルポートＲＡＭ３５は、バス３９を介して図示せぬホス
トコンピュータより送信されてきたデータを記憶した
り、ホストに送信するデータを記憶する。インストラク
ション（Instruction）ＲＡＭ／ＲＯＭ３６は、所定の
アプリケーションプログラムや制御プログラム等を記憶
するようになされている。また、ＳＩＯ（Serial Input
/Output）３７にＰＣ（Parsonal Computer）３８を接続
して、インストラクションＲＡＭ／ＲＯＭ３６に記憶さ
れたプログラムのデバッグを行うことができる。
【００５６】図１２は、本発明の情報処理装置を応用し
たＧＰＳ受信システムの構成例を示している。アンテナ
４１は図示せぬＧＰＳ衛星からの電波を受信し、対応す
る信号に変換する。帯域通過フィルタ４２は、アンテナ
４１より供給された信号のうち所定の周波数の信号だけ
を通過させる。アンプ４３は、入力された信号を増幅
し、出力するようになされている。
【００５７】乗算器４４は、アンプ４３からの出力信号
と後述するＣ／Ａ（Clear and Acquisition）符号発生
器５５より供給されたＣ／Ａ符号を乗算し、出力する。
帯域通過フィルタ４５は、乗算器４４からの出力信号の
うち、所定の周波数の信号だけを通過させる。乗算器４
６は、帯域通過フィルタ４５からの出力信号と、後述す
るてい倍器５３より供給される信号を乗算し、出力す
る。帯域通過フィルタ４７は、乗算器４６からの出力信
号のうち、所定の周波数の信号だけを通過させる。乗算
器４８は、帯域通過フィルタ４７からの出力信号と、後
述するてい倍器５４より供給される信号を乗算し、出力
する。帯域通過フィルタ４９は、乗算器４８より供給さ
れた信号のうち、所定の周波数の信号だけを通過させ
る。
【００５８】同期追跡回路５０は、ＰＬＬ等で構成さ
れ、同期検出を行い、同期検出信号や再生搬送波を出力
するようになされている。雑音検出フィルタ５１は、入
力信号に含まれる雑音を検出し、除去するようになされ
ている。同期捕捉回路５２は、入力された同期検出信号
や再生搬送波に基づいて、クロック信号を発生し、出力
する。てい倍器５３，５４は、それぞれ入力された信号
の高調波を取り出し、増幅して出力する。Ｃ／Ａ符号発
生器５５は、同期捕捉回路５２より供給されたクロック
信号に同期して、Ｃ／Ａ符号、すなわちＰＮ（Pseudo-N
oise）符号を発生し、出力するようになされている。
【００５９】次に、その動作を説明する。ＧＰＳ衛星よ
り送信されたＧＰＳ電波は、アンテナ４１により受信さ
れ、所定の信号に変換され、アンプ４３により増幅され
た後、乗算器４４に供給される。ＧＰＳ衛星は、搬送波
にＣ／Ａ符号を乗算してスペクトラム拡散している。従
って、受信側においては、ＧＰＳ衛星が使用したものと
同一のＣ／Ａ符号を受信信号に乗算し、狭帯域に戻す処
理が行われる。すなわち、乗算器４４においては、アン
プ４３より供給された信号と、Ｃ／Ａ符号発生器５５よ
り供給されたＣ／Ａ符号が乗算され、帯域通過フィルタ
４５に供給される。
【００６０】帯域通過フィルタ４５においては、そこに
供給された信号のうち、所定の周波数の信号だけが通過
され、乗算器４６に供給される。乗算器４６において
は、帯域通過フィルタ４５より供給された信号と、てい
倍器５３より供給された信号とが乗算され、帯域通過フ
ィルタ４７に供給される。帯域通過フィルタ４７におい
ては、そこに供給された信号のうち、所定の周波数の信
号だけが通過され、乗算器４８に供給される。
【００６１】乗算器４８においては、帯域通過フィルタ
４７より供給された信号と、てい倍器５４より供給され
た信号とが乗算され、帯域通過フィルタ４９に供給され
る。帯域通過フィルタ４９においては、そこに供給され
た信号のうち、所定の周波数の信号だけが通過され、同
期追跡回路５０に供給される。同期追跡回路５０に入力
された信号は、まず、雑音検出フィルタ５１に供給さ
れ、信号に含まれる雑音が除去される。雑音が除去され
た信号は再び同期追跡回路５０に供給され、次に、入力
信号の同期追跡が行われ、同期検出信号や再生搬送波が
出力される。
【００６２】同期追跡回路５０より出力された同期検出
信号および再生搬送波は、同期捕捉回路５２に供給され
る。同期捕捉回路５２においては、同期追跡回路５０よ
り供給された同期検出信号や再生搬送波に基づいて、所
定の周期のクロック信号が発生され、Ｃ／Ａ符号発生器
５５に供給される。Ｃ／Ａ符号発生器５５においては、
そこに供給されたクロック信号に同期してＣ／Ａ符号が
発生され、乗算器４４に供給される。このとき、Ｃ／Ａ
符号発生器５５より出力されるＣ／Ａ符号の位相は、少
しずつずらされ、受信信号の位相と一致するように調整
される。
【００６３】このようにして、受信信号はベースバンド
信号に変換され、復調データを得る。得られた復調デー
タは、同期追跡回路５０より図示せぬＣＰＵに供給され
る。
【００６４】上述したような動作をするＧＰＳ受信シス
テムを、１つのチップで構成することも可能である。そ
して、それを上述した図１１の衛星受信ＬＳＩ３２とし
て使用するようにすることができる。
【００６５】その場合、衛星受信ＬＳＩ３２によって受
信されたＧＰＳ衛星からの信号は、ＲＩＳＣ１に供給さ
れる。ＲＩＳＣ１は、衛星受信ＬＳＩ３２より供給され
た受信信号に基づいて、所定の演算処理を高速に実行
し、現在の位置を計測する。次に、現在の位置に対応す
る地図情報を図示せぬＣＤ−ＲＯＭなどより読み出し、
画像データに変換した後、対応する地図を図示せぬＣＲ
Ｔに表示する。また、進行方向やユーザの操作に対応し
て、画像データを２次元的または３次元的に座標変換し
て、表示することもできる。また、交差点に接近したと
きなどに所定の音声信号を合成し、所定のタイミングで
出力するようにすることも可能である。
【００６６】このように、ＲＩＳＣ１と衛星受信ＬＳＩ
３２を１チップ化することにより、ナビゲーションシス
テムを１チップで構築することが可能である。また、１
チップ化することにより、装置のコストを削減すること
ができ、消費電力を抑えることが可能となる。
【００６７】なお、上記実施例においては、パイプライ
ン数を５段としたが、これに限定されるものではない。
【００６８】また、上記実施例においては、命令長を１
６ビット固定長としたが、他のビット数に固定すること
もできる。
【００６９】また、上記実施例において、ＲＩＳＣ１の
命令をマイクロコードとして使用する場合に、その命令
に新たに付加するビット数を４ビットとしたが、他の任
意のビット数とすることも可能である。
【００７０】また、上記実施例においては、ＧＰＳ受信
システムに使用可能なＲＩＳＣプロセッサを用いた１チ
ップマイコンの構成例を示したが、ＧＰＳ受信システム
に限定されるものではなく、例えば、ゲーム機や携帯型
情報通信機器、あるいはカラオケ装置などのマルチメデ
ィア機器等、その他の機器に適用することも可能であ
る。
【００７１】
【発明の効果】請求項１に記載のＲＩＳＣ型マイクロプ
ロセッサによれば、デコード手段により、所定の固定長
の命令がデコードされるようにしたので、命令のデコー
ド処理を高速化することができる。従って、演算処理を
高速化することが可能となる。
【００７２】請求項６に記載のＲＩＳＣ型マイクロプロ
セッサによれば、モード指定手段により、複数の割り込
みがあったとき、割り込みに対応する処理をそれぞれ所
定の時間ずつ巡回的に実行する第１のモードと、割り込
みに対応する処理を逐次実行する第２のモードのいずれ
かのモードが指定され、このモードに従って、割り込み
制御手段により割り込み処理が制御されるようにしたの
で、効率よく割り込み処理を実行させることができる。
従って、コントローラとして使用することが可能とな
る。
【００７３】請求項８に記載のＲＩＳＣ型マイクロプロ
セッサによれば、ＲＩＳＣ型マイクロプロセッサのデー
タバスとは独立して、コプロセッサが専用に使用し、デ
ータの伝送を行う伝送手段が設けられるようにしたの
で、コプロセッサは、ＲＩＳＣ型マイクロプロセッサと
は独立してデータ伝送を行うことができる。従って、コ
プロセッサをクリティカルパスから開放することが可能
となる。
【００７４】請求項９に記載の情報処理装置によれば、
ＧＰＳ衛星からの電波を受信する受信装置と、受信装置
により受信された電波に対応する信号を処理するＲＩＳ
Ｃ型マイクロプロセッサが１チップ化されているように
したので、装置を小型化することができ、消費電力を低
減させることが可能となる。
【図面の簡単な説明】
【図１】本発明のＲＩＳＣ型マイクロプロセッサを応用
した１チップマイコンの一実施例の構成を示すブロック
図である。
【図２】図１のＲＩＳＣ１の内部構成を示す図である。
【図３】図１の１チップマイコンのレジスタ構成を示す
図である。
【図４】ＲＩＳＣ１のアドレス空間を示す図である。
【図５】ＲＩＳＣ１において用いられる命令フォーマッ
トを示す図である。
【図６】命令デコーダ／パイプライン制御部１６のパイ
プライン動作を示した図である。
【図７】コプロセッサバス７の動作を示した図である。
【図８】パイプライン構成を示す図である。
【図９】マイクロコードのフォーマットを示す図であ
る。
【図１０】ＣＩＳＣ系命令とＲＩＳＣ系命令によるデー
タパスの制御方法の違いを説明するための図である。
【図１１】ＧＰＳ−ＬＳＩの構成例を示すブロック図で
ある。
【図１２】ＧＰＳ受信システムの構成例を示すブロック
図である。
【符号の説明】
１ ＲＩＳＣ ２ コプロセッサ（Co_pro） ３ ＩＰＬ＿ＲＯＭ ４ コードバッファ（Code buffer） ５ データバッファ（Data buffer） ６ メモリコントローラ（Memory controller） ７ コプロセッサバス（Co_pro bus） ８ インストラクションバス（Instruction bus） ９ データバス（Data bus） １１ 汎用レジスタ １２ バイパス回路 １３ ＡＬＵ １４ 高速乗算器／高速除算器 １５ アドレス計算部 １６ 命令デコーダ／パイプライン制御部 １７ 専用コントロールレジスタ １８ 割り込みコントローラ １９ リセット・クロック制御部 ３１ ＧＰＳ＿ＬＳＩ ３２ 衛星受信ＬＳＩ ３３ ブートＲＯＭ／ターゲットＲＯＭデバッガ ３４ データＲＡＭ ３５ デュアルポートＲＡＭ ３６ インストラクションＲＡＭ／ＲＯＭ ３７ ＳＩＯ ３８ ＰＣ ４１ アンテナ ４２，４５，４７，４９ 帯域通過フィルタ ４３ アンプ ４４，４６，４８ 乗算器 ５０ 同期追跡回路 ５１ 雑音検出フィルタ ５２ 同期捕捉回路 ５３，５４ てい倍器 ５５ Ｃ／Ａ符号発生器

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 パイプライン制御を行うＲＩＳＣ型マイ
    クロプロセッサにおいて、 所定の固定長の命令をデコードするデコード手段を備え
    ることを特徴とするＲＩＳＣ型マイクロプロセッサ。
  2. 【請求項２】 前記命令の長さは１６ビットであること
    を特徴とする請求項１に記載のＲＩＳＣ型マイクロプロ
    セッサ。
  3. 【請求項３】 第１の命令の実行結果に対応する情報を
    前記第１の命令の次に実行される第２の命令に提供する
    情報提供手段をさらに備えることを特徴とする請求項１
    に記載のＲＩＳＣ型マイクロプロセッサ。
  4. 【請求項４】 前記命令には、ビット処理を行う命令が
    含まれることを特徴とする請求項１に記載のＲＩＳＣ型
    マイクロプロセッサ。
  5. 【請求項５】 前記命令には、即値演算を行う命令が含
    まれることを特徴とする請求項１に記載のＲＩＳＣ型マ
    イクロプロセッサ。
  6. 【請求項６】 パイプライン制御を行うＲＩＳＣ型マイ
    クロプロセッサにおいて、 複数の割り込みがあったとき、前記割り込みに対応する
    処理をそれぞれ所定の時間ずつ巡回的に実行する第１の
    モードと、前記割り込みに対応する処理を逐次実行する
    第２のモードのいずれかのモードを指定するモード指定
    手段と、 前記モード指定手段により指定された前記モードに従っ
    て、割り込み処理を制御する割り込み制御手段とを備え
    ることを特徴とするＲＩＳＣ型マイクロプロセッサ。
  7. 【請求項７】 前記割り込み制御手段は、前記割り込み
    があったとき、必要情報をスタックに退避し、割り込み
    処理が終了したとき、前記必要情報をスタックから取り
    出すことを特徴とする請求項６に記載のＲＩＳＣ型マイ
    クロプロセッサ。
  8. 【請求項８】 コプロセッサが接続されたＲＩＳＣ型マ
    イクロプロセッサにおいて、 前記ＲＩＳＣ型マイクロプロセッサのデータバスとは独
    立して、前記コプロセッサが専用に使用し、データの伝
    送を行う伝送手段を備えることを特徴とするＲＩＳＣ型
    マイクロプロセッサ。
  9. 【請求項９】 ＧＰＳ衛星からの電波を受信する受信装
    置と、前記受信装置により受信された前記電波に対応す
    る信号を処理するＲＩＳＣ型マイクロプロセッサからな
    る情報処理装置において、 前記ＧＰＳ衛星からの電波を受信する受信装置と、前記
    受信装置により受信された前記電波に対応する信号を処
    理する前記ＲＩＳＣ型マイクロプロセッサが１チップ化
    されていることを特徴とする情報処理装置。
JP7225036A 1995-09-01 1995-09-01 Ｒｉｓｃ型マイクロプロセッサおよび情報処理装置 Withdrawn JPH0969047A (ja)

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