JPH1115660A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 ディジタル信号処理能力が向上されたＲＩＳ
Ｃプロセッサを提供する。 【解決手段】 ３２ビットのＲＩＳＣプロセッサで、命
令セットは１６ビットの固定長とする。このＲＩＳＣプ
ロセッサにディジタル信号処理用のコプロセッサを設け
る。ディジタル信号処理用のコプロセッサでは、積和演
算をパイプライン処理により行なう。これにより、本体
のＲＩＳＣプロセッサとは独立して、バックグラウンド
でディジタル信号処理を行なうことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＲＩＳＣ（Redu
ced Instruction Set Computer）型のマイクロプロセッ
サに関する。

【０００２】

【従来の技術】ＲＩＳＣプロセッサは、演算を最小限に
抑える命令セットから構成されており、パイプライン処
理により、全ての命令が略同じ短い時間で実行されるよ
うに設定されている。通常、３２ビットのＲＩＳＣプロ
セッサでは、命令セットは、３２ビットの固定長とされ
ている。ＲＩＳＣプロセッサでは、このように命令セッ
トが固定長とされ、単純化されている。そして、レジス
タ間演算によって、殆どの命令が１クロックで実現で
き、パイプライン処理が容易とされている。

【０００３】従来のＲＩＳＣプロセッサでは、命令セッ
トが３２ビットの固定長とされている。ところが、３２
ビットの固定長の命令セットでは、コード効率が良くな
い。改良を加えて可変長の命令にしたＲＩＳＣプロセッ
サでは、デコード部の負担が大きくなり、また、分岐後
のパイプライン充填に時間がかかリ、またこれを改善す
るのに、分岐キャッシュが必要になり、回路規模が大き
くなるという問題がある。そこで、本願出願人は、先
に、命令セットを１６ビットの固定長として、コード効
率を向上するようにしたＲＩＳＣプロセッサを提案して
いる。

【０００４】

【発明が解決しようとする課題】このようなＲＩＳＣプ
ロセッサをオーディオ機器の制御に使用した場合には、
優れたディジタル信号処理能力が要求される。ところ
が、このようなＲＩＳＣプロセッサのみでは、汎用のＤ
ＳＰ（Digital Signal Processor）並のディジタル信号
処理能力を発揮させることは困難である。

【０００５】したがって、この発明の目的は、ディジタ
ル信号処理能力が向上されたマイクロプロセッサを提供
することにある。

【０００６】

【課題を解決するための手段】この発明は、命令デコー
ダと、算術演算論理ユニットと、レジスタ群と、高速乗
除算ユニットと、割り込みコントローラとを有し、命令
デコーダは、パイプライン制御により命令セットをデコ
ードする縮小命令セットコンピュータの構成とされたマ
イクロプロセッサにおいて、ディジタル信号処理を行な
うためのコプロセッサを設けるようにしたことを特徴と
するマイクロプロセッサである。

【０００７】ＲＩＳＣプロセッサにディジタル信号処理
を行なうＤＳＰコプロセッサが設けられており、汎用の
ＤＳＰ並の優れたディジタル信号処理を行なうことがで
きる。また、ＤＳＰコプロセッサであるため、本体のＲ
ＩＳＣプロセッサとは独立して、バックグラウンドでデ
ィジタル信号処理を行なうことができる。

【０００８】

【発明の実施の形態】この発明の実施の形態について、
以下の順序で説明する． １．プロセッサの概要 ２．プロセッサの構成 ３．５段パイプライン ４．レジスタ ５．アドレス空間 ６．割り込み処理 ７．シングルステップ ８．命令セット ９．ＤＳＰコプロセッサ １．プロセッサの概要 この発明が適用されたマイクロプロセッサは、ＲＩＳＣ
（Reduced Instruction Set Computer）の構成とされ
た、３２ビットのプロセッサである。

【０００９】ＲＩＳＣでは、命令セットが演算を行なう
最小限のものに抑えられており、全ての命令が略同じ時
間で実行される。このマイクロプロセッサでは、命令セ
ットは１６ビットの固定長とされており、コード効率重
視のオリジナルな直交型の命令セットが用意されてい
る。直交型の命令セットでは、各命令は非常に基本的な
タスクを実行し、他の命令とはタスクが重複しない。命
令セットには、例えば、即値命令、レジスタ転送命令、
算術命令、比較命令、論理命令、シフト命令、交換／拡
張命令、ＮＯＰ命令、ビット処理命令、乗除算命令、メ
モリ転送命令、コプロセッサ転送命令、分岐命令とが含
まれる。

【００１０】また、ＲＩＳＣプロセッサでは、演算命令
がソースオペランドを読み込んだり、演算結果を書き込
むのに、メモリではなく、レジスタが用いられる。レジ
スタ間演算により殆どの命令が１クロックサイクルで実
行できるようになるため、パイプラインが容易となる。
汎用レジスタとしては、３２本分用意されている。

【００１１】このマイクロプロセッサでは、５段パイプ
ライン処理が採用されている。ＡＬＵとしては、１サイ
クルのバレルシフタが備えれている。また、（１６×１
６）の乗算を１サイクルで実行し、（１６（３２）×１
６（３２））の除算を（１０（１８）サイクル）で実行
する高速乗除算器が備えられている。

【００１２】更に、このマイクロプロセッサは、ＲＩＳ
Ｃテクノロジーを受け継ぎつつ、ＣＩＳＣ（Complex In
struction Set Computer）や、ＤＳＰ（Digital Signal
Processor）テクノロジー等を取り入れることにより、
コード効率、ビット処理、乗除算、割り込み等の点が大
幅に改善されている。

【００１３】割り込み処理については、 １）ベクタ命令テーブルの採用 ２）割り込みスタックポインタの採用 ３）除算命令の結果を専用レジスタに入れて割り込み処
理を受付ることにより、高速割り込み、多重割り込みが
可能とされている。

【００１４】ベクタ命令テーブルの採用により、割り込
みを受け付けると、５段のパイプラインが守られ、ベク
タ命令テーブルに直接フェッチされる。分岐命令は、ベ
クタ命令テーブルに直接書き込まれる。これにより、高
速割り込みが可能になる。割り込みスタックポインタが
採用され、割り込み専用スタックポインタとリターン命
令が用意されている。これにより、割り込みの多重化が
実現される。割り込みで自動退避は、ＰＣ（プログラム
カウンタ）のみである。リターン命令では、スタックポ
インタ上のＰＣのみ内部のＰＣに書き戻す操作を実行す
る。長い除算命令の結果は、専用レジスタに入れて割り
込みを受け付けるようにしている。他の命令は、１命令
１クロックで実現されている。但し、ディレイスロット
期間は、割り込みが禁止される。

【００１５】また、このマイクロプロセッサでは、強力
なデバッグサポート機能が設けられている。このデバッ
グサポート機能により、外部回路無しで、簡単にターゲ
ットデバッカーが実現される。デバッグサポート機能と
しては、 １）５段パイプラインでのシングルステップ実現機能の
搭載 ２）２つのブレーク命令を用意 ３）アドレスブレークを３チャンネル搭載 ４）データブレークを２チャンネル搭載 ５）ＩＣＥ（インサーキットエミュレータ）ブレーク端
子を配設 が上げられる。

【００１６】今まで、ＣＩＳＣでのみ行なわれていたシ
ングルステップ機能をＲＩＳＣでも使用することによ
り、プログラムのステップ実行が簡単にできる。但し、
ディレイスロットは、実行して次の命令でブレークが発
生する。ベクタアドレスの異なる２つのブレーク命令を
用意することにより、ＲＡＭエリアに対してブレーク命
令を書き込んで、無制限個にブレークポインタを実現可
能である。また、５段のパイプラインで実行しているマ
イクロプロセッサのアドレスブレークポインタを３チャ
ンネル搭載し、上述の２つのブレーク命令の使用できな
いＲＯＭエリアに対してブレークが可能である。更に、
５段パイプラインで実行しているマイクロプロセッサの
データブレークポインタを２チャンネル搭載することに
より、内蔵ＲＡＭのブレークが容易に実現可能である。
ＩＣＥブレーク端子を備えることで、外部からＩＣＥへ
の制御遷移が可能である。更に、マイクロプロセッサ１
には、ユーザ定義のコプロセッサが接続可能である。

【００１７】２．プロセッサの構成 図１は、この発明が適用されたマイクロプロセッサ１の
構成を示すものである。図１において、マイクロプロセ
ッサ１からは、データバス２、インストラクションバス
３、コプロセッサバス４が導出される。また、マイクロ
プロセッサ１からは、リセット、クロック、外部割り込
み（７：０）、ＮＭＩ（Non-Maskable割り込み）、ＰＭ
Ｉ（Power Management割り込み）等の端子群５が導出さ
れる。

【００１８】マイクロプロセッサ１によりシステムを構
成する場合には、図２に示すように、マイクロプロセッ
サ１は、データバス２、インストラクションバス３を介
して、メモリコントローラ２１に接続される。また、マ
イクロプロセッサ１は、コプロセッサバス４を介して、
コプロセッサ２２に接続される。後に説明するように、
コプロセッサ２２としては、ＤＳＰコプロセッサを取り
付けることができる。

【００１９】図１において、マイクロプロセッサ１は、
命令デコーダ６と、専用コントロールレジスタ群７と、
割り込みコントローラ８と、汎用レジスタ群９と、バイ
パスロジック１０と、ＡＬＵ（Arithmetic and Logic U
nit ）１１と、乗除算演算部１２と、アドレス計算部１
３とからなる。

【００２０】命令デコーダ６は、パイプライン制御を行
なっている。パイプライン制御では、命令処理のタスク
を、フェッチ、ＡＬＵ演算、メモリアクセス、ライトバ
ックというような単純なステージに分解し、命令が１つ
のステージから次のステージに移ると、空いたステージ
に次の命令が入るような処理が行なわれる。このような
ステージ単位で命令を処理することで、１つの命令の完
了を待たずに、次の命令の処理が行なえる。このマイク
ロプロセッサでは、５段のパイプラインが用いられてい
る。

【００２１】専用コントロールレジスタ群７としては、
３２ビットのレジスタが１０本用意されている。専用コ
ントロールレジスタ群７は、ステータス、割り込み制
御、ＩＣＥサポート機能等に用いられる。

【００２２】割り込みコントローラ８は、割り込み処理
を行なうためのものである。割り込みは、ベクタ命令テ
ーブルと、割り込みスタックポインタが採用され、最小
１サイクル、最大３サイクルでの割り込み応答機能を実
現している。割り込みベクタ命令テーブルは、割り込み
を受け付けると、５段パイプラインを守って、ベクタ命
令テーブルに直接フェッチするものである。ベクタ命令
テーブルには、分岐命令が書き込まれる。

【００２３】汎用レジスタ群９としては、３２ビットの
レジスタが３２本（Ｒ０〜Ｒ３１）用意されている。そ
の中で、レジスタＲ１はアキュムレータ（ＡＣＣ）、レ
ジスタＲ３０はスタックポインタ（ＳＰ）、レジスタＲ
３１は割り込みスタックポインタ（ＩＳＰ）である。Ｉ
ＳＰは、割り込み処理、例外処理、割り込みリターン処
理等のスタックポインタとして使用される。ＡＣＣ、Ｓ
Ｐ、ＩＳＰを含む汎用レジスタＲ０〜Ｒ３１の初期値は
不定である。

【００２４】バイパスロジック１０は、５段のパイプラ
インを動かすためのロジックである。ＡＬＵ１１は、１
サイクルのバレルシフタを備えている。乗除算ユニット
１２は、１６×１６ビットの１サイクルの高速乗算演算
器と、１６（３２）×１６（３２）ビットの１０（１
８）サイクルの高速除算演算器とを備えている。このよ
うに、除算は独立ユニットで構成されており、演算待ち
結果のサイクルでも他の命令を実行できる。アドレス計
算部１３は、プログラムカウンタ（ＰＣ）、インクリメ
ント、データアライナを含む。

【００２５】３．５段パイプライン マイクロプロセッサユニット１は、５段のパイプライン
処理が行なわれる。インストラクション、データ、コプ
ロセッサは、独立したバス構造となっており、入出力も
独立に行なっている。各バスは、外部キャッシュ（バッ
ファ）及びコプロセッサレジスタで結合されている。

【００２６】パイプライン処理では、命令処理のタスク
が、フェッチ、ＡＬＵ演算、メモリアクセス、ライトバ
ックというようなステージに分解される。ディレイスロ
ットには、ブランチ系、ロード系、リターン系の３種類
がある。例えば、ブランチ命令では、その前のブランチ
命令をデコードしてブランチ命令と解析する前に、次の
命令のアドレスが出てしまう。これがブランチディレイ
スロットである。また、ロード命令では、次のロード命
令でロードしたレジスタの値を使用するとすると、次の
ロード命令のＡＬＵサイクルでは、まだ外部バス上にロ
ードデータがある。ロード命令では、直前の命令でロー
ドしたレジスタのアクセスはできない。これがロードデ
ィレクスロットである。更に、リターン命令では、スタ
ックからプログラムカウンタ（ＰＣ）の値を取ってき
て、アドレスを戻すのに、パイプライン動作のために間
に合わない。これがリターンスロットである。

【００２７】ブランチ系の命令に対するディレイスロッ
トの数は１スロットであり、ロード系の命令に対するデ
ィレイスロットの数は１スロットであり、リターン系の
命令に対するディレイスロットの数は３スロットであ
る。

【００２８】４．レジスタ ４−１．汎用レジスタ 図３は、汎用レジスタの構成を示すものである。汎用レ
ジスタとしては、図３に示すように、Ｒ０〜Ｒ３１の３
２本が用意されている。命令体系は、直交性を考慮して
構成されているので、特殊な命令以外は、演算のレジス
タとして使用できる。ＡＣＣ（Ｒ１）はアキュムレータ
で、即値／ビット処理系のオペランドとして使用され
る。例外としては、ＳＰ（Ｒ３０）はスタックポインタ
で、コール系、リターン系のスタックポインタとして使
用される。ＩＳＰ（Ｒ３１）は割り込みスタックポイン
タで、割り込み処理、例外処理、割り込みリターン処理
のスタックポインタとして使用される。汎用レジスタ、
ＡＣＣ、ＳＰ、ＩＳＰの初期値は不定である。

【００２９】４−２．コプロセッサレジスタ 図４は、コプロセッサレジスタの構成を示すものであ
る。図４に示すように、コプロセッサレジスタは、Ｃｏ
ｐ０レジスタとして、Ｇ０〜Ｇ３１、Ｃ０〜Ｃ３１、Ｃ
ｏｐ１レジスタとして、Ｇ０〜Ｇ３１、Ｃ０〜Ｃ３１、
の合計１２８個に拡張できる。コプロセッサレジスタ
と、汎用レジスタとの間の転送をするための命令が定義
されている。

【００３０】Ｃｏｐ０レジスタＧ０〜Ｇ３１には、シス
テムコントロールコプロセッサレジスタが合計１０個内
蔵されている。その他の使用していないレジスタは、将
来の拡張用である。システムコントロールプロセッサレ
ジスタの概要は、以下の通りである。

【００３１】Ｃｏｐ０ Ｇ０ ：ＳＲ（Status Registe
r ）フラグを保持する Ｃｏｐ０ Ｇ１ ：ＭＣＲ（Machine Control Registe
r）マシン制御 Ｃｏｐ０ Ｇ２ ：ＩＢＲ（Interrupt Base Register
）割り込みベクタベースアドレス設定 Ｃｏｐ０ Ｇ３ ：ＩＣＲ（Interrupt Control Regist
er）割り込み制御 Ｃｏｐ０ Ｇ４ ：ＩＭＲ０（Interrupt Mode Registe
r 0 ）外部割り込みモード制御０ Ｃｏｐ０ Ｇ５ ：ＩＭＲ１（Interrupt Mode Registe
r 1 ）外部割り込みモード制御１ Ｃｏｐ０ Ｇ６ ：ＪＢＲ（Jump Base Register）特殊
ジャンプベースアドレス設定 Ｃｏｐ０ Ｇ１０：ＩＢＰ０（Instruction Break Poin
t 0 ）インストラクションブレークアドレス設定 Ｃｏｐ０ Ｇ１１：ＩＢＰ１（Instruction Break Poin
t 1 ）インストラクションブレークアドレス設定 Ｃｏｐ０ Ｇ１２：ＩＢＰ２（Instruction Break Poin
t 2 ）インストラクションブレークアドレス設定 また、データアクセスにより割り込みは、０ＣＨと１Ｃ
Ｈの２チャンネルが用意されている。データアクセスに
よる割り込みには、以下のコプロセッサレジスタが用い
られる。

【００３２】Ｃｏｐ１ Ｇ４：ＤＡＢＲＯ（Data Addre
ss Break Register 0 ）割り込みを実行させたいデータ
アドレスを記述 Ｃｏｐ１ Ｇ５：ＷＤＢＲ０（Write Data Break Regis
ter 0 ）割り込みを実行させたいデータの値を記述 Ｃｏｐ１ Ｇ６：ＷＤＭＲ０（Write Data Mask Regist
er 0）マスク制御を行なう Ｃｏｐ１ Ｇ７：ＤＢＣＲ０（Data Break Control Reg
ister 0 ）データアクセスモードを設定 Ｃｏｐ１ Ｇ８：ＤＢＲＲ０（Data Break Run Registe
r 0データブレークラン Ｃｏｐ１ Ｇ９：ＦＭＷＲ（Flash Memory Write Regis
ter ）フラッシュメモリ書込みセレクト Ｃｏｐ１ Ｇ１０：ＤＡＢＲ１（Data Address Break R
egister １）割り込みを実行させたいデータアドレスを
記述 Ｃｏｐ１ Ｇ１１：ＤＡＭＲ１（Data Address Masc Re
gister１）マスク制御を行なう Ｃｏｐ１ Ｇ１２：ＷＤＢＲ１（Write Data Break Reg
ister １）割り込みを実行したいアドレスを記述 Ｃｏｐ１ Ｇ１３：ＷＤＭＲ１（Write Data Mask Regi
ster１）マスク制御を行なう Ｃｏｐ１ Ｇ１４：ＤＢＣＲ１（Data Break Control R
egister １）データアクセスモードを設定 Ｃｏｐ１ Ｇ１５：ＤＢＲＲ１（Data Break Run Regis
ter １データブレークラン ５．アドレス空間 図５は、マイクロプロセッサ１のアドレス空間を示すも
のである。マイクロプロセッサ１のアドレス空間は、イ
ンストラクション、データ、夫々独立に、４ＧＢｙｔｅ
使用することができる。外部コプロセッサとのやり取り
には、６４ワードの外部レジスタを使用することができ
る。

【００３３】外部リセットを受け付けると、FFFFFE60H
に分岐され、その命令が実行される。ベクタアドレス
は、２ワード（４ワード）おきに設定される。最初の１
ワードにブランチ命令が設定される。後の１ワードは、
ディレイスロットである。ベクタアドレスは、割り込み
ベースレジスタ（ＩＢＲ）（Ｃｏｐ０ Ｇ２）をベース
にしているので、２５６バイトの境界で任意の位置に配
置できる。インストラクション／データは、同一空間に
マッピングされる。通常のロード命令で、ＲＯＭ空間等
から値を得ることが可能である。

【００３４】６．割り込み処理 割り込み処理は、図６に示すように、優先順位が設定さ
れている。ＳＳＴＥＰ（Single Step ）が最優先で、Ｐ
ＭＩ（Power management）割り込み、ＮＭＩ（Non-mask
able）割り込み）、…の順に、優先順位が割り振られて
いる。外部割り込みは、Ｅｘｉｎｔ０からＥｘｉｎｔ７
までの８本がサポートされている。各割り込みには、ベ
クタアドレスオフセットが決められており、このベクタ
アドレスオフセットから、ベクタアドレスが以下のよう
に求められる。

【００３５】Vecter Address= ｛IBR[31:8],Vecter Add
ress Offset ｝ IBR[31:8] は、割り込みベクタテーブルのベースを設定
する割り込みベースレジスタ（ＩＢＲ（Ｃｏｐ Ｇ
２））で、ＳＹＳＣＡＬＬ／ＢＲＥＡＫ／ＤＥＢＲＥＡ
Ｋ命令を実行すると、そのベクタアドレスに分岐し、分
岐命令はベクタ命令テーブルに直接書き込まれる。この
ように、割り込みを受け付けると、５段のパイプライン
が守られ、そのベクタアドレスのベクタ命令テーブルに
直接フェッチされる。これにより、最低１サイクルの高
速割り込みが可能である。

【００３６】ＩＣＲ（Ｃｏｐ０ Ｇ３）のＡＩＥフラグ
は、全て、割り込みでディスイネーブルされる。割り込
み受付期間は、割り込み禁止期間を除いて、毎サイクル
で実行される。割り込み禁止期間は、全ての割り込みに
ついては、リターンディレイスロット、分岐ディレイス
ロットである。また、ＰＭＩ割り込み期間中は、リター
ンディレイスロットまで全ての割り込みが禁止される。
ＮＭＩ割り込み期間中は、リターンディレイスロットま
では、ＰＭＩ割り込みしか受け付けない。ＰＭＩ、ＮＭ
Ｉは変化点検出、その他の割り込みは、レベル検出で割
り込みが実行される。割り込み時には、図７に示すよう
に、退避アドレスが設定される。

【００３７】データアクセスによる割り込みのしかた
は、以下の通りである． １）リード時にデータアドレス比較のみで割り込みを実
行させたい場合 ＤＡＢＲ０（Ｃｏｐ１ Ｇ４）に割り込みを実行させた
いデータアドレスを記述する。ＤＢＣＲ０（Ｃｏｐ１
Ｇ７）のＭＲＤを「１」、ＭＷＲを「０」にする。リー
ドの仕方（ＳＢ，ＳＨＷ，ＳＷ）をＤＢＣＲ０のＢＥ
〔３：０〕により選択する。ＤＢＲＲ０（Ｃｏｐ１ Ｇ
８）のＲＵＮを「１」（ＲＵＮ）に設定する。

【００３８】２）ライト時にデータアドレスの比較のみ
で割り込みを実行させたい場合 ＤＡＢＲ０に割り込みを実行させたいデータアドレスを
記述する。ＤＢＣＲ０のＭＷＲを「１」、ＭＲＤを
「０」に設定する。ライトの仕方（ＬＢＵ、ＬＢ、ＬＨ
ＷＵ、ＬＨＷ、ＬＷ）をＤＢＣＲ０のＢＥ〔３：０〕に
より選択する。データ比較条件を無視するために、ＷＤ
ＭＲ０の全てのビットを「０」にマスクする。ＤＢＲＲ
０のＲＵＮを「１」（ＲＵＮ）に設定する。

【００３９】３）ライト時にデータ比較により割り込み
を実行させたい場合 ＤＡＢＲ０に割り込みを実行させたいデータアドレスを
記述する。ＤＢＣＲ０のＭＷＥを「１」、ＭＲＤを
「０」に設定する。ライトの仕方（ＬＢＵ、ＬＢ、ＬＨ
ＷＵ、ＬＨＷ、ＬＷ）をＤＢＣＲ０のＢＥ〔３：０〕に
より選択する。ＷＤＲ０に割り込みを実行させたいデー
タの値を記述する。あるビットをマスクする必要があれ
ば、対応するＷＤＭＲ０のビットを「０」にマスクす
る。ＤＢＲＲ０のＲＵＮを「１」（ＲＵＮ）に設定す
る。

【００４０】４）リード／ライト時にデータアドレスの
比較のみで割り込みを実行させたい場合 ＤＡＢＲ０に割り込みを実行させたいデータアドレスを
記述する。ＤＢＣＲ０のＭＲＤを「１」、ＭＷＲを
「１」に設定する。リード／ライトの仕方（ＳＢ／ＬＢ
Ｕ／ＬＢ、ＳＨＷ／ＬＨＷＵ／ＬＨＷ、ＳＷ／ＬＷ）を
ＤＢＣＲ０のＢＥ〔３：０〕により選択する。データ比
較条件を無視するために、ＷＤＭＲ０の全てのビットを
「０」にマスクする。ＤＢＲＲ０のＲＵＮを「１」（Ｒ
ＵＮ）に設定する。

【００４１】５）リード時のデータアドレス比較とライ
ト時のデータ比較により割り込みを実行させたい場合 ＤＡＢＲ０に割り込みを実行させたいデータアドレスを
記述する。ＤＢＣＲ０のＭＷＲを「１」、ＭＲＤを
「１」に設定する。リード／ライトの仕方（ＳＢ／ＬＢ
Ｕ／ＬＢ、ＳＨＷ／ＬＨＷＵ／ＬＨＷ、ＳＷ／ＬＷ）を
ＤＢＣＲ０のＢＥ〔３：０〕により選択する。あるビッ
トをマスクする必要があれば、対応するＷＤＭＲ０のビ
ットを「０」にマスクする。ＤＢＲＲ０のＲＵＮを
「１」（ＲＵＮ）に設定する。０ＣＨ／１ＣＨ共に割り
込みが起こると、同じベクタアドレスに飛ぶ。どちらの
チャンンネルであるかは、ＤＢＲＲ０のＲＵＮを見れば
判断できる。

【００４２】７．シングルステップ このマイクロプロセッサ１には、１命令づつ例外処理を
発生させるシングルステップ機能がついている。ＭＣＲ
（Ｃｏｐ０ Ｇ１）のＤＢＳＳＥ（Debug Break Single
Step Enable Bit）をセットして、ＤＢＲＥＡＫ命令を
実行すると、シングルステップ例外処理ルーチンに入
る。この時点で、全ての割り込みは禁止される。

【００４３】シングルステップの例外処理ルーチンでの
プログラム手順は、以下の通りである． １）割り込みスタックポインタ（ＩＳＰ（Ｒ３１））に
シングルステップを実行させたいメイプログラムの先頭
番地をセットする． ２）ＭＣＲ〔１０〕のＳＳＥフラグをセットする． ３）ＲＥＴＩ命令を実行すると、次の３スロットを実行
した後、シングルステップを実行させたいメインプログ
ラムのアドレスに分岐する． ４）メインプログラムの１命令を実行すると、自動的に
再びシングルステップ冷眼処理ルーチンに戻ってくる。
そのとき、ＭＣＲ〔１０〕のＳＳＥフラグはクリアされ
る． ５）再度、シングルステップ例外処理ルーチンで、ＭＣ
Ｒ〔１０〕のＳＳＥフラグをセットして、ＲＥＴＩを実
行すると、メイプログラムの次のシングルステッフを実
行させたい命令アドレスへ分岐する。

【００４４】シングルステップ例外処理ルーチンを行け
るまで、以上のような処理が繰り返される。シングルス
テッフ処理ルーチンを抜けるためには、シングルステッ
プ例外処理ルーチンの中で、ＳＳＥフラグをディスイネ
ーブルにし、実行させたいプログラムカウンタに書き換
えて、ＲＥＴＩ命令をを実行する。

【００４５】８．命令セット このマイクロプロセッサ１では、コード効率重視のオリ
ジナルな直交型の命令セットが用意されている。コード
体系は、命令セットは１６ビットの固定長とされてお
り、ＯＰコードは６ビットである。レジスタ間命令で
は、オペランドに５ビットが割り当てられる。汎用レジ
スタの数は３２であるから、５ビットのオペランドで効
率良くコードが定義できる。なお、ＯＰコードは、図２
０〜図２３に示すようにマッピングされている。

【００４６】命令としては、即値命令、レジスタ転送命
令、算術命令、比較命令、論理命令、シフト命令、交換
／拡張命令、ＮＯＰ命令、ビット処理命令、乗除算命
令、メモリ転送命令、コプロセッサ転送命令、分岐命令
からなる。

【００４７】１）即値命令 ＬＰＩ：即値の値をバイトポジションの位置に従って、
アキュムレータにロードする。また、指定されていない
アキュムレータのバイトの内容は保存される． ＬＩ：即値の値をバイトワードセレクトに従って、アキ
ュムレータにロードする． ＬＳＩ，ＬＳＩＵ：即値を指定した汎用レジスタにロー
ドする． ＳＬＩＬ，ＳＬＩＨ：即値の値をバイトポジションの位
置に従ってアキュームレータにロードする。また、指定
されていないアキュームレータの内容は保存される。

【００４８】２）レジスタ転送命令 ＭＯＶ：汎用レジスタ間の転送命令である。

【００４９】３）算術命令 ＡＤＤＳＩ，ＡＤＤＳＩＵ：即値加算命令である． ＡＤＤ，ＡＤＤＣ：レジスタ間加算命令である． ＡＤＤＵ：レジスタ間無符号加算命令である． ＳＵＢ，ＳＵＢＢ：レジスタ間減算命令である． ＳＵＢＵ：レジスタ間無符号減算命令である。

【００５０】４）比較命令 ＣＯＭＰＩ，ＣＯＭＰＩＵ：即値比較命令である． ＣＯＭＰ：レジスタ間比較命令である。ＳＵＢ命令と同
じ動作を行なうが、結果をＤＥＳＴ１に戻さない． ＣＯＭＰＵ：レジスタ間の無符号比較命令である。ＳＵ
ＢＵ命令と同じ動作を行なうが、結果をＤＥＳＴ１に戻
さない。

【００５１】５）論理命令 ＡＮＤ，ＯＲ，ＸＯＲ，ＮＯＲ：論理演算命令である。

【００５２】６）シフト命令 ＳＬＬＶ，ＳＲＬＶ，ＳＲＡＶ：間接シフト命令であ
る。ＳＬＬＶはレジスタ間接論理左シフト命令、ＳＲＬ
Ｖはレジスタ間接論理右シフト命令、ＳＲＡＶはレジス
タ間接算術右シフト命令である． ＳＬＬ，ＳＲＬ，ＳＲＡ：即値シフト命令である。ＳＬ
Ｌは即値論理左シフト命令、ＳＲＡは即値論理右シフト
命令、ＳＲＡは即値算術右シフト命令である． ＲＲ：キャリーを含めた右シフトを即値の回数だけ実行
する命令である。シフトアウトしたビット（実行前のＬ
ＳＢ）は、キャリーへ格納され、また、ＭＳＢにはキャ
リーの値が格納される． ＲＬ：キャリーを含めた左シフトを即値の回数だけ実行
する命令である。シフトアウトしたビット（実行前のＭ
ＳＢ）は、キャリーへ格納され、また、ＭＳＢにはキャ
リーの値が格納される。

【００５３】７）交換／拡張命令 ＸＣＢ：ＳＲＣ〔１５：８〕とＳＲＣ１〔７：０〕との
交換命令である． ＥＸＵ：下位のバイトのゼロ拡張命令である． ＥＸＳ：下位のバイトのサイン拡張命令である． ＸＣＨＷ：ＳＲＣ〔ＯＰＳ：１６〕とＳＲＣ１〔１５：
０〕との交換命令である． ＥＸＨＺ：下位のハーフワードのゼロ拡張命令である． ＥＸＨＳ：下位のハーフワードのサイン拡張命令であ
る。

【００５４】８）ＮＯＰ命令 ＮＯＰ：何も実行しない。

【００５５】９）ビット処理命令、 ＢＳ，ＢＴ，ＢＴＲ，ＢＴＳ，ＢＴＣ：ビット処理命令
である。

【００５６】１０）乗除算命令 ＭＵＬＴＵＤ；ＳＲＣ１〔１５：０〕とＳＲＣ２〔１
５：０〕との無符号乗算命令である． ＤＩＶＵ：ＳＲＣ１とＳＲＣ２との無符号除算命令であ
る． ＭＵＬＴ：ＳＲＣ１〔１５：０〕とＳＲＣ２〔１５：
０〕との乗算命令である． ＤＩＶ：ＳＲＣ１とＳＲＣ２との除算命令である． ＭＴＨＩ：汎用レジスタからＨＩレジスタへの転送命令
である． ＭＴＬＯ：汎用レジスタからＬＯレジスタへの転送命令
である． ＭＦＨＩ：ＨＩレジスタから汎用レジスタへの転送命令
である． ＭＦＨＯ：ＬＯレジスタから汎用レジスタへの転送命令
である。

【００５７】１１）メモリ転送命令 ＳＷ，ＳＨＷ，ＳＢ：インデックスが示すアドレスのメ
モリ空間へのストア命令である． ＬＷ，ＬＨＷ，ＬＢ：インデックスが示すアドレスのメ
モリ空間からのロード命令である． ＬＨＷＵ，ＬＢＵ：インデックスが示すアドレスのメモ
リ空間からのロード命令である。 １２）コプロセッサ転送命令 ＣＴＣ１：アキュムレータからコプレッサコントロール
レジスタ１への転送命令である． ＣＦＣ１：コプレッサコントロールレジスタ１からアキ
ュムレータへの転送命令である． ＭＴＣ０：汎用レジスタからコプレッサ汎用レジスタ０
への転送命令である． ＭＴＣ１：汎用レジスタからコプレッサ汎用レジスタ１
への転送命令である． ＭＦＣ０：コプレッサ汎用レジスタ０から汎用レジスタ
への転送命令である． ＭＦＣ１：コプレッサ汎用レジスタ１から汎用レジスタ
への転送命令である． ＳＷＣ０，ＳＷＣ１：コプロセッサ汎用レジスタからイ
ンデックスが示すアドレスのメモリ空間へのストア命令
である． ＬＷＣ０，ＬＷＣ１：インデックスが示すアドレスのメ
モリ空間からコプロセッサ汎用レジスタへのロード命令
である。

【００５８】１３）分岐命令 ＜１＞プログラムカウンタ相対 ＲＪ，ＲＪＡＬ：プログラムカウンタ相対分岐命令であ
る。ＲＪＡＬはプリディクリメントしたスタックポイン
タの示すアドレスにプログラムカウンタを格納した後、
分岐する。リターン命令によってＲＪＡＬの次の命令に
戻る． ＲＢＥＱ／ＲＢＺ，ＲＢＮＥ／ＲＢＮＺ：条件付ＰＣ相
対分岐命令である． ＲＢＬＥ，ＲＢＧＥ：条件付プログラムカウンタ相対分
岐命令である． ＲＢＬＴ，ＲＢＧＴ：条件付プログラムカウンタ相対分
岐命令である． ＲＢＬＴＡＬ，ＲＢＧＥＡＬ：条件付プログラムカウン
タ相対分岐命令である． ＲＢＢＥ，ＲＢＡＥ：条件付プログラムカウンタ相対分
岐命令である． ＲＢＢＬ，ＲＢＡＢ：条件付プログラムカウンタ相対分
岐命令である． ＲＢＢＬＡＴ，ＲＢＡＥＬ：条件付プログラムカウンタ
相対分岐命令である。

【００５９】＜２＞レジスタ間接 ＪＲ，ＪＬＲ：レジスタ間接分岐命令である． ＪＥＲ／ＪＺＲ，ＪＮＥＲ／ＪＮＺＲ：条件付レジスタ
間接分岐命令である． ＪＬＥＲ，ＪＧＥＲ：条件付レジスタ間接分岐命令であ
る． ＪＬＴＲ，ＪＧＴＲ：条件付レジスタ間接分岐命令であ
る． ＪＬＴＡＬＲ，ＪＧＥＡＬＲ：条件付レジスタ間接分岐
命令である． ＪＥＲ／ＪＺＲ，ＪＮＥＲ／ＪＮＺＲ：条件付レジスタ
間接分岐命令である． ＪＢＥＲ，ＪＡＥＲ／ＪＮＣＲ：条件付レジスタ間接分
岐命令である． ＪＢＲ／ＪＣＲ，ＪＡＲ：条件付レジスタ間接分岐命令
である． ＪＢＡＬＲ，ＪＡＥＡＬＲ：条件付レジスタ間接分岐命
令である。

【００６０】＜３＞プログラムカウンタセグメント Ｊ，ＪＡＬ：プログラムカウンタ分岐命令である． ＢＥＱ／ＢＺ，ＢＮＥ／ＢＮＺ：条件付プログラムカン
ウタセグメント分岐命令である． ＢＬＥ，ＢＧＥ：条件付プログラムカウンタセグメント
分岐命令である． ＢＬＴ，ＢＧＴ：条件付セグメント分岐命令である． ＢＬＴＡＬ，ＢＧＥＡＬ：条件付プログラムカウンタセ
グメント分岐命令である． ＢＥＱ／ＢＺ，ＢＮＥ／ＢＮＺ：条件付プログラムカウ
ンタセグメント分岐命令である． ＢＢＥ，ＢＡＥ：条件付プログラムカウンタセグメント
分岐命令である． ＢＢＬ：ＢＡＢ：条件付プログラムカウンタセグメント
分岐命令である． ＢＢＬＡＬ，ＢＡＥＡＬ：条件付プログラムカウンタセ
グメント分岐命令である。

【００６１】＜４＞システムコール及びリターン系命令 ＲＥＴＤ：ジャンプアンドリンク時に使用する。スタッ
クポインタの示すアドレスメモリの値をプログラムカウ
ンタに格納した後、スタックポインタをポストインクリ
メントし、ＲＥＴ命令によって分岐命令の次の命令に戻
る． ＳＹＳＣＡＬＬ，ＢＲＥＡＫ，ＤＢＲＥＡＫ：ソフトウ
ェア割り込み（例外処理）を行なうための命令である。
プリディクリメントしたＩＳＰ（InstructionStack Poi
nter ）の示すアドレスにプログラムカウンタを格納し
た後、ＩＣＲの４重割り込み許可フラグを左シフトし
て、ＲＥＴＩ命令によって次の命令に戻る． ＲＥＴＩ：ＳＹＳＣＡＬＬ／ＢＲＥＡＫ／ＤＢＲＥＡＫ
命令の例外処理から戻るときに使用する。ＩＳＰの示す
アドレスのメモリの値をプログラムカウンタに格納した
後、ＩＳＰをポストクリメントし、ＩＣＲの４重割り込
み許可フラグを右にシフトする。ＲＥＴＩ命令によって
ＳＹＳＣＡＬＬ／ＢＲＥＡＫ／ＤＢＲＥＡＫ命令の次の
命令に戻る． ＪＩＢＩＯ：｛ＪＢＲ〔３１：１１〕，セグメントアド
レス〔９：０〕，０｝への分岐命令である。

【００６２】９．ＤＳＰコプロセッサ ディジタル信号処理能力の向上を図るために、コプロセ
ッサ２２としてＤＳＰコプロセッサを設けることができ
る。ＤＳＰコプロセッサは、ＲＩＳＣプロセッサのコア
とは独立して設けられており、ＤＳＰコプロセッサで積
和演算を行なっている間でも、ＲＩＳＣプロセッサのコ
アでは、別の処理を実行することが可能である。

【００６３】ＤＳＰコプロセッサとして設ける場合、図
４に示したコプロセッサレジスタのうち、Ｃｏｐ１レジ
スタのＧ２４〜Ｇ３１が用いられる。

【００６４】Ｃｏｐ１レジスタのＧ２４は、図８に示す
ように、ビット０がｒｕｎ／ｄｏｎｅを示しており、０
のときには演算終了、１のときにはハートウェア起動を
示している。

【００６５】Ｃｏｐ１レジスタのＧ２５は制御レジスタ
である。図９に示すように、０〜１４ビットはループ回
数（ｌｏｏｐｎ）であり、０〜３２７６７のループ回数
が設定される。１５ビット及び１６ビットは、００に固
定される。１７ビットは、デスティネーションモードイ
ネーブル（ｄｅｎ）であり、０のときには通常動作、１
のときには演算中間結果がＣｏｐ１レジスタＧ２９で指
定したアドレスにより順次ストアされる。１８ビットか
ら２３ビットはシフト量（ｓｆｔｎ）であり、０〜６３
ビットのビットシフトが設定される。２４ビット及び２
５ビットはシフトモード（ｓｆｔｍ）であり、００のと
きにはスルー、０１のときは論理左シフト、１０のとき
には論理右シフト、１１のときには算術右シフトであ
る。２６ビット及び２７ビットは算術タイプ（ｃａｌ）
であり、０１のときにはバイト（８ビット）演算モー
ド、１０のときにはハーフワード（１６ビット）演算モ
ード、１１のときにはワード（３２ビット）演算モード
である。なお、００はリザーブされている。２８ビット
は符号フラグ（ｓｉｇｎ）で、０のときには符号無し演
算、１のときには符号付き演算である。２９ビットはク
リッピングモード（ｃｌｉｐ）であり、０のときにはク
リッピング処理無しであり、１のときにはクリッピング
処理が行なわれる。３０ビットはオーバーフローフラグ
（ｏｖｆ）であり、０のときにはオーバーフロー無しで
あり、１のときにはオーバーフローありである。なお、
Ｃｏｐ１レジスタのＧ２４のセット時にリセットされ
る。３１ビットはソフトウェアエミュレーションモード
（ｓｅｍ）で、０のときにはハードウェア演算であり、
１のときにはソフトウェア演算である。

【００６６】Ｃｏｐ１レジスタのＧ２６はリミッタ値の
設定レジスタである。図１０に示すように、０〜１４ビ
ットは、ソースＢのリミッタであり、Ｃｏｐ１レジスタ
のＧ２８で設定されたソース繰り返し回数のリミッタ値
が設定される。１〜３２７６８回の繰り返しが可能であ
る。１５ビットはリミッタソースＢのイネーブルフラグ
（ｅｎｂ）であり、０のときには通常動作、１のときに
はリミッタＢによる繰り返し操作が行なわれる。１６〜
３０ビットは、ソースＡのリミッタであり、Ｃｏｐ１レ
ジスタのＧ２７で設定されたメース繰り返し回数のリミ
ッタ値が設定される。１〜３２７６８回の繰り返しが可
能である。３１ビットはリミッタソースＡのイネーブル
フラグ（ｅｎａ）であり、０のときには通常動作、１の
ときにはリミッタＡによる繰り返し操作が行なわれる。

【００６７】図１１及び図１２に示すように、Ｃｏｐ１
レジスタのＧ２７及びＧ２８はソースＡ及びソースＢの
開始アドレスの設定レジスタである。Ｃｏｐ１レジスタ
のＧ２５の演算モード（８／１６／３２ビット）に従っ
て、内部のテンポラリレジスタが開始アドレスより自動
的にループ回数分１／２／４デクリメントしながら順次
データがロードされる。

【００６８】図１３に示すように、Ｃｏｐ１レジスタの
Ｇ２９は、デスティネーションの開始アドレスの設定レ
ジスタである。Ｃｏｐ１レジスタのＧ２５のの演算モー
ドに従って、内部のテンポラリレジスタが開始アドレス
より自動的にループ回数分１／２／４デクリメントしな
がら順次演算結果の中間結果がストアされる。

【００６９】図１４及び図１５に示すように、Ｃｏｐ１
レジスタのＧ３０及びＧ３１は、演算の初期値（上位側
及び下位側）が設定される。また、演算終了後には結果
がストアされる。

【００７０】図１６は、このＤＳＰコプロセッサの一例
である。図１６において、乗算器５１には、Ｘメモリ５
２及びＹメモリ５３から、乗数及び被乗数が与えられ
る。乗算器５１は、１７ビット×１７ビットの乗算を実
行して、３４ビットの結果を出力する。乗算器５１の出
力がシフタ５４に供給される。シフタ５４の出力が加算
器５５の一方の入力端に供給される。加算器５５の他方
の入力端にはレジスタ５２の出力が供給される。加算器
５５の出力がクリッパ５６に供給される。クリッパ５６
の出力がレジスタ５７に供給される。レジスタ５７の出
力がＺメモリ５８に供給されると共に、加算器５５に供
給される。

【００７１】乗算器５１は、Ｃｏｐ１レジスタＧ２５
（２６ビット及び２７ビットのｃａｌ）によって、バイ
ト（８ビット）演算モード又はハーフワード（１６ビッ
ト）演算モードが選択された場合には、自動的に上位ビ
ットが符号拡張されて乗算が実行される。入力データ
は、Ｃｏｐ１レジスタＧ２７及びＧ２８で設定されたア
ドレスよりロードされる。また、Ｃｏｐ１レジスタＧ２
６を設定することで、入力データを繰り返すこともでき
る。

【００７２】シフタ５４は、Ｃｏｐ１レジスタＧ２５
（１８ビット〜２３ビットのｓｆｔｎ）によって、左右
夫々に最大６３ビットのシフトが行なえる。シフト操作
として、論理左シフト、論理右シフト、及び算術右シフ
トが用意されており、Ｃｏｐ１レジスタＧ２５（２４ビ
ット及び２５ビットのｓｆｔｍ）により設定される。

【００７３】クリッパ５６は、加算器の結果に対してク
リッピング処理が行なえる。オーバフローが発生した場
合、Ｃｏｐ１レジスタＧ２５（２９ビットのｃｌｉｐ）
によりクリッピング処理が行なわれる。正のオーバーフ
ローが発生した場合、正の最大値にクリッピングされ、
負のオーバフローが発生した場合、負の最大値に設定さ
れる。

【００７４】このＤＳＰコプロセッサでは、図１７に示
すように、積和演算が５段のパイプラインを用いて高速
に実行される。このときの例について説明する。例え
ば、 ７＋１×３＋２×４＋１×５＋２×６ の演算を行なうものとする。この場合、図１８に示すよ
うに、例えば、アドレス４００ＦＦを１とし、アドレス
４００ＦＤを２とし、アドレス５００ＦＦを３とし、ア
ドレス５００ＦＤを４とし、アドレス５００ＦＢを５と
し、アドレス５００Ｆ９を６とする。そして、Ｃｏｐ１
レジスタＧ２５を（０８０４０００３ｈ）とし、Ｃｏｐ
１レジスタＧ２６を（８００１００００ｈ）とし、Ｃｏ
ｐ１レジスタＧ２７のソースＡの開始アドレスを（４０
０ＦＦｈ）とし、Ｃｏｐ１レジスタＧ２８のソースＢの
開始アドレスを（５００ＦＦｈ）とし、Ｃｏｐ１レジス
タＧ２９のデスティネーション開始アドレスを（５０３
ＦＦｈ）とする。そして、Ｃｏｐ１レジスタＧ３０及び
Ｇ３１の初期値を７とし、Ｃｏｐ１レジスタＧ２４をセ
ットする。これにより、図１９に示すような、５段のパ
イプライ処理が行なわれていく。

【００７５】

【発明の効果】この発明によれば、ＲＩＳＣプロセッサ
にディジタル信号処理を行なうＤＳＰコプロセッサが設
けられており、汎用のＤＳＰ並の優れたディジタル信号
処理を行なうことができる。また、ＤＳＰコプロセッサ
であるため、本体のＲＩＳＣプロセッサとは独立して、
バックグラウンドでディジタル信号処理を行なうことが
できる。

【図面の簡単な説明】

【図１】この発明が適用されマイクロプロセッサの内部
構成を示すブロック図である。

【図２】この発明が適用されマイクロプロセッサの外部
インターフェースの説明に用いるブロック図である。

【図３】この発明が適用されマイクロプロセッサにおけ
る汎用レジスタの説明に用いるブロック図である。

【図４】この発明が適用されマイクロプロセッサにおけ
るコプロセッサレジスタの説明に用いるブロック図であ
る。

【図５】この発明が適用されマイクロプロセッサにおけ
るメモリ空間の説明に用いる略線図である。

【図６】この発明が適用されマイクロプロセッサにおけ
る割り込み説明に用いる略線図である。

【図７】この発明が適用されマイクロプロセッサにおけ
る割り込み説明に用いる略線図である。

【図８】この発明が適用されマイクロプロセッサにおけ
るＤＳＰコプロセッサレジスタの説明に用いる略線図で
ある。

【図９】この発明が適用されマイクロプロセッサにおけ
るＤＳＰコプロセッサレジスタの説明に用いる略線図で
ある。

【図１０】この発明が適用されマイクロプロセッサにお
けるＤＳＰコプロセッサレジスタの説明に用いる略線図
である。

【図１１】この発明が適用されマイクロプロセッサにお
けるＤＳＰコプロセッサレジスタの説明に用いる略線図
である。

【図１２】この発明が適用されマイクロプロセッサにお
けるＤＳＰコプロセッサレジスタの説明に用いる略線図
である。

【図１３】この発明が適用されマイクロプロセッサにお
けるＤＳＰコプロセッサレジスタの説明に用いる略線図
である。

【図１４】この発明が適用されマイクロプロセッサにお
けるＤＳＰコプロセッサレジスタの説明に用いる略線図
である。

【図１５】この発明が適用されマイクロプロセッサにお
けるＤＳＰコプロセッサレジスタの説明に用いる略線図
である。

【図１６】この発明が適用されマイクロプロセッサにお
けるＤＳＰコプロセッサの説明に用いるブロック図であ
る。

【図１７】この発明が適用されマイクロプロセッサにお
けるＤＳＰコプロセッサの説明に用いる略線図である。

【図１８】この発明が適用されマイクロプロセッサにお
けるＤＳＰコプロセッサの説明に用いる略線図である。

【図１９】この発明が適用されマイクロプロセッサにお
けるＤＳＰコプロセッサの説明に用いる略線図である。

【符号の説明】

１・・・マイクロプロセッサ，６・・・命令デコーダ，
８・・・割り込みコントローラ，９・・・汎用レジスタ
群，１１・・・ＡＬＵ，１２・・・乗除算演算部，２２
・・・コプロセッサ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 命令デコーダと、算術演算論理ユニット
   と、レジスタ群と、高速乗除算ユニットと、割り込みコ
   ントローラとを有し、 上記命令デコーダは、パイプライン制御により命令セッ
   トをデコードする縮小命令セットコンピュータの構成と
   されたマイクロプロセッサにおいて、 ディジタル信号処理を行なうためのコプロセッサを設け
   るようにしたことを特徴とするマイクロプロセッサ。
2. 【請求項２】 上記コプロセッサは、ディジタル信号処
   理のための積和演算をパイプライン制御により行なうよ
   うにした請求項１記載のマイクロプロセッサ。