JPH1173314A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 ３２ビットのＲＩＳＣプロセッサで命令セッ
トを１６ビットの固定長とした場合に、レジスタ分岐命
令を短縮することができ、コード効率の改善を図る。 【解決手段】 全体の４Ｇｂｙｔｅのアドレス空間のう
ちの上位２ＭＢｙｔｅに制限してＬｏｎｇのレジスタ分
岐命令を行なう命令セットＳＬＩＬ及びＳＬＩＨを設け
る。これにより、レジスタ分岐命令を３命令で行なうこ
とができる。従来５命令必要であったものが３命令で行
なえるので、コード効率が改善され、特に分岐の多いプ
ログラムでは著しい性能の向上が図れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＲＩＳＣ（Redu
ced Instruction Set Computer）型のマイクロプロセッ
サに関する。

【０００２】

【従来の技術】ＲＩＳＣプロセッサは、演算を最小限に
抑える命令セットから構成されており、パイプライン処
理により、全ての命令が略同じ短い時間で実行されるよ
うに設定されている。通常、３２ビットのＲＩＳＣプロ
セッサでは、命令セットは、３２ビットの固定長とされ
ている。ＲＩＳＣプロセッサでは、このように命令セッ
トが固定長とされ、単純化されている。そして、レジス
タ間演算によって、殆どの命令が１クロックで実現で
き、パイプライン処理が容易とされている。

【０００３】従来の３２ビットのＲＩＳＣプロセッサで
は、命令セットが３２ビットの固定長とされている。と
ころが、３２ビットの固定長の命令セットでは、コード
効率が良くない。改良を加えて可変長の命令にしたＲＩ
ＳＣプロセッサでは、デコード部の負担が大きくなり、
また、分岐後のパイプライン充填に時間がかかリ、また
これを改善するのに、分岐キャッシュが必要になり、回
路規模が大きくなるという問題がある。そこで、本願出
願人は、先に、命令セットを１６ビットの固定長とし
て、コード効率を向上するようにしたＲＩＳＣプロセッ
サを提案している。

【０００４】

【発明が解決しようとする課題】３２ビットのＲＩＳＣ
プロセッサでは、４ＧＢｙｔｅのアドレス空間を有しい
る。そして、論理アドレスから物理アドレスへの変換を
行なう際に、４ＧＢｙｔｅの空間にマッピングするため
に、ｌｐ．ｘというマクロ命令を用意している。従来で
は、このｌｐ．ｘというマクロ命令は、ＬＰＩ命令を４
つに展開して行なうものとされている。このため、Ｌｏ
ｎｇ型（３２ビット）のレジスタ分岐命令に１０バイ
ト、５命令が費やされている。

【０００５】すなわち、従来では、図１７に示すよう
な、ＬＰＩ（Load position Immediate ）が使われる。
命令セットは、図１７Ａに示すように、１６ビットとさ
れており、ＬＰＩ命令では、上位６ビットがオペコード
とされる。次の２ビットが図１７Ｂに示すように、どの
位置のビットパターンかを示しており、１１なら最上位
（ＨＨ）、１０なら次に上位（ＨＬ）、０１ならその次
に上位（ＬＨ）、００なら最下位（ＬＬ）を示す。図１
７Ａに示すように、次の８ビットが即値の値で指定され
るオペランドである。したがって、Ｌｏｎｇ型の場合に
は、８ビットづつ４回に分けてＬＰＩ命令が与えられ、
レジスタ間分岐命令が与えられることになり、少なくと
も５命令が必要となる。

【０００６】したがって、この発明の目的は、レジスタ
分岐命令を短縮することができ、コード効率の改善を図
れるようにしたマイクロプロセサッを提供することにあ
る。

【０００７】

【課題を解決するための手段】この発明が適用されたマ
イクロプロセッサは、命令処理のタスクを単純なステー
ジに分解してパイプライン制御で命令セットをデコード
する命令デコーダと、算術演算を行なう算術演算論理ユ
ニットと、レジスタ群と、乗算及び除算を高速に行なう
ための高速乗除算ユニットと、割り込み処理を行なうた
めの割り込みコントローラとを有し、全体のアドレス空
間のうちの上位のアドレス空間に制限してロング型のレ
ジスタ分岐命令を行なう命令セットを設けるようにした
ことを特徴とする縮小命令セットのマイクロプロセッサ
である。

【０００８】そして、高速乗除算ユニットは、算術演算
論理ユニットから独立して乗算及び除算が行なわれる。
レジスタ群は、専用コントロールレジスタ群と、汎用レ
ジスタ群とからなり、汎用レジスタ群は、アキュームレ
ータと、スタックポインタと、割り込みスタックポイン
タを含む。

【０００９】更に、レジスタ群は、コプロセッサレジス
タを含む。コプロセッサレジスタは、分岐命令の変更で
同一のオペコードで複数の命令を行なえるようにするた
めのレジスタ、簡易型のスタックを実現するためのレジ
スタを含む。

【００１０】全体のアドレス空間は４Ｇバイトであり、
命令セットは上記１６ビットの固定長とされ、制限する
アドレス空間は上記２Ｍバイトである。

【００１１】このように、この発明では、全体のアドレ
ス空間のうちの上位のアドレス空間に制限してロング型
のレジスタ分岐命令を行なう命令セットであるＳＬＩＬ
及びＳＬＩＨ命令が設けられる。このＳＬＩＬ及びＳＬ
ＩＨ命令を用いることにより、アドレス空間を上位２Ｍ
Ｂｙｔｅに限定してＬｏｎｇ型のレジスタ分岐命令を３
命令で行なうことができる。

【００１２】

【発明の実施の形態】この発明の実施の形態について、
以下の順序で説明する． １．プロセッサの概要 ２．プロセッサの構成 ３．５段パイプライン ４．レジスタ ５．アドレス空間 ６．割り込み処理 ７．シングルステップ ８．命令セット ９．レジスタ間分岐命令について １．プロセッサの概要 この発明が適用されたマイクロプロセッサは、ＲＩＳＣ
（Reduced Instruction Set Computer）の構成とされ
た、３２ビットのプロセッサである。

【００１３】ＲＩＳＣでは、命令セットが演算を行なう
最小限のものに抑えられており、全ての命令が略同じ時
間で実行される。このマイクロプロセッサでは、命令セ
ットは１６ビットの固定長とされており、コード効率重
視のオリジナルな直交型の命令セットが用意されてい
る。直交型の命令セットでは、各命令は非常に基本的な
タスクを実行し、他の命令とはタスクが重複しない。命
令セットには、例えば、即値命令、レジスタ転送命令、
算術命令、比較命令、論理命令、シフト命令、交換／拡
張命令、ＮＯＰ命令、ビット処理命令、乗除算命令、メ
モリ転送命令、コプロセッサ転送命令、分岐命令とが含
まれる。

【００１４】また、ＲＩＳＣプロセッサでは、演算命令
がソースオペランドを読み込んだり、演算結果を書き込
むのに、メモリではなく、レジスタが用いられる。レジ
スタ間演算により殆どの命令が１クロックサイクルで実
行できるようになるため、パイプラインが容易となる。
汎用レジスタとしては、３２本分用意されている。

【００１５】このマイクロプロセッサでは、５段パイプ
ライン処理が採用されている。ＡＬＵとしては、１サイ
クルのバレルシフタが備えれている。また、（１６×１
６）の乗算を１サイクルで実行し、（１６（３２）×１
６（３２））の除算を（１０（１８）サイクル）で実行
する高速乗除算器が備えられている。

【００１６】更に、このマイクロプロセッサは、ＲＩＳ
Ｃテクノロジーを受け継ぎつつ、ＣＩＳＣ（Complex In
struction Set Computer）や、ＤＳＰ（Digital Signal
Processor）テクノロジー等を取り入れることにより、
コード効率、ビット処理、乗除算、割り込み等の点が大
幅に改善されている。

【００１７】割り込み処理については、 １）ベクタ命令テーブルの採用 ２）割り込みスタックポインタの採用 ３）除算命令の結果を専用レジスタに入れて割り込み処
理を受付 ることにより、高速割り込み、多重割り込みが可能とさ
れている。

【００１８】ベクタ命令テーブルの採用により、割り込
みを受け付けると、５段のパイプラインが守られ、ベク
タ命令テーブルに直接フェッチされる。分岐命令は、ベ
クタ命令テーブルに直接書き込まれる。これにより、高
速割り込みが可能になる。割り込みスタックポインタが
採用され、割り込み専用スタックポインタとリターン命
令が用意されている。これにより、割り込みの多重化が
実現される。割り込みで自動退避は、ＰＣ（プログラム
カウンタ）のみである。リターン命令では、スタックポ
インタ上のＰＣのみ内部のＰＣに書き戻す操作を実行す
る。長い除算命令の結果は、専用レジスタに入れて割り
込みを受け付けるようにしている。他の命令は、１命令
１クロックで実現されている。但し、ディレイスロット
期間は、割り込みが禁止される。

【００１９】また、このマイクロプロセッサでは、強力
なデバッグサポート機能が設けられている。このデバッ
グサポート機能により、外部回路無しで、簡単にターゲ
ットデバッカーが実現される。デバッグサポート機能と
しては、 １）５段パイプラインでのシングルステップ実現機能の
搭載 ２）２つのブレーク命令を用意 ３）アドレスブレークを３チャンネル搭載 ４）データブレークを２チャンネル搭載 ５）ＩＣＥ（インサーキットエミュレータ）ブレーク端
子を配設 が上げられる。

【００２０】今まで、ＣＩＳＣでのみ行なわれていたシ
ングルステップ機能をＲＩＳＣでも使用することによ
り、プログラムのステップ実行が簡単にできる。但し、
ディレイスロットは、実行して次の命令でブレークが発
生する。ベクタアドレスの異なる２つのブレーク命令を
用意することにより、ＲＡＭエリアに対してブレーク命
令を書き込んで、無制限個にブレークポインタを実現可
能である。また、５段のパイプラインで実行しているマ
イクロプロセッサのアドレスブレークポインタを３チャ
ンネル搭載し、上述の２つのブレーク命令の使用できな
いＲＯＭエリアに対してブレークが可能である。更に、
５段パイプラインで実行しているマイクロプロセッサの
データブレークポインタを２チャンネル搭載することに
より、内蔵ＲＡＭのブレークが容易に実現可能である。
ＩＣＥブレーク端子を備えることで、外部からＩＣＥへ
の制御遷移が可能である。更に、マイクロプロセッサ１
には、ユーザ定義のコプロセッサが接続可能である。

【００２１】２．プロセッサの構成 図１は、この発明が適用されたマイクロプロセッサ１の
構成を示すものである。図１において、マイクロプロセ
ッサ１からは、データバス２、インストラクションバス
３、コプロセッサバス４が導出される。また、マイクロ
プロセッサ１からは、リセット、クロック、外部割り込
み（７：０）、ＮＭＩ（Non-Maskable割り込み）、ＰＭ
Ｉ（Power Management割り込み）等の端子群５が導出さ
れる。

【００２２】マイクロプロセッサ１によりシステムを構
成する場合には、図２に示すように、マイクロプロセッ
サ１は、データバス２、インストラクションバス３を介
して、メモリコントローラ２１に接続される。また、マ
イクロプロセッサ１は、コプロセッサバス４を介して、
コプロセッサ２２に接続される。

【００２３】図１において、マイクロプロセッサ１は、
命令デコーダ６と、専用コントロールレジスタ群７と、
割り込みコントローラ８と、汎用レジスタ群９と、バイ
パスロジック１０と、ＡＬＵ（Arithmetic and Logic U
nit ）１１と、乗除算演算部１２と、アドレス計算部１
３とからなる。

【００２４】命令デコーダ６は、パイプライン制御を行
なっている。パイプライン制御では、命令処理のタスク
を、フェッチ、ＡＬＵ演算、メモリアクセス、ライトバ
ックというような単純なステージに分解し、命令が１つ
のステージから次のステージに移ると、空いたステージ
に次の命令が入るような処理が行なわれる。このような
ステージ単位で命令を処理することで、１つの命令の完
了を待たずに、次の命令の処理が行なえる。このマイク
ロプロセッサでは、５段のパイプラインが用いられてい
る。

【００２５】専用コントロールレジスタ群７としては、
３２ビットのレジスタが１０本用意されている。専用コ
ントロールレジスタ群７は、ステータス、割り込み制
御、ＩＣＥサポート機能等に用いられる。

【００２６】割り込みコントローラ８は、割り込み処理
を行なうためのものである。割り込みは、ベクタ命令テ
ーブルと、割り込みスタックポインタが採用され、最小
１サイクル、最大３サイクルでの割り込み応答機能を実
現している。割り込みベクタ命令テーブルは、割り込み
を受け付けると、５段パイプラインを守って、ベクタ命
令テーブルに直接フェッチするものである。ベクタ命令
テーブルには、分岐命令が書き込まれる。

【００２７】汎用レジスタ群９としては、３２ビットの
レジスタが３２本（Ｒ０〜Ｒ３１）用意されている。そ
の中で、レジスタＲ１はアキュムレータ（ＡＣＣ）、レ
ジスタＲ３０はスタックポインタ（ＳＰ）、レジスタＲ
３１は割り込みスタックポインタ（ＩＳＰ）である。Ｉ
ＳＰは、割り込み処理、例外処理、割り込みリターン処
理等のスタックポインタとして使用される。ＡＣＣ、Ｓ
Ｐ、ＩＳＰを含む汎用レジスタＲ０〜Ｒ３１の初期値は
不定である。

【００２８】バイパスロジック１０は、５段のパイプラ
インを動かすためのロジックである。ＡＬＵ１１は、１
サイクルのバレルシフタを備えている。乗除算ユニット
１２は、１６×１６ビットの１サイクルの高速乗算演算
器と、１６（３２）×１６（３２）ビットの１０（１
８）サイクルの高速除算演算器とを備えている。このよ
うに、除算は独立ユニットで構成されており、演算待ち
結果のサイクルでも他の命令を実行できる。アドレス計
算部１３は、プログラムカウンタ（ＰＣ）、インクリメ
ント、データアライナを含む。

【００２９】３．５段パイプライン マイクロプロセッサユニット１は、５段のパイプライン
処理が行なわれる。インストラクション、データ、コプ
ロセッサは、独立したバス構造となっており、入出力も
独立に行なっている。各バスは、外部キャッシュ（バッ
ファ）及びコプロセッサレジスタで結合されている。

【００３０】パイプライン処理では、命令処理のタスク
が、フェッチ、ＡＬＵ演算、メモリアクセス、ライトバ
ックというようなステージに分解される。ディレイスロ
ットには、ブランチ系、ロード系、リターン系の３種類
がある。例えば、ブランチ命令では、その前のブランチ
命令をデコードしてブランチ命令と解析する前に、次の
命令のアドレスが出てしまう。これがブランチディレイ
スロットである。また、ロード命令では、次のロード命
令でロードしたレジスタの値を使用するとすると、次の
ロード命令のＡＬＵサイクルでは、まだ外部バス上にロ
ードデータがある。ロード命令では、直前の命令でロー
ドしたレジスタのアクセスはできない。これがロードデ
ィレクスロットである。更に、リターン命令では、スタ
ックからプログラムカウンタ（ＰＣ）の値を取ってき
て、アドレスを戻すのに、パイプライン動作のために間
に合わない。これがリターンスロットである。

【００３１】ブランチ系の命令に対するディレイスロッ
トの数は１スロットであり、ロード系の命令に対するデ
ィレイスロットの数は１スロットであり、リターン系の
命令に対するディレイスロットの数は３スロットであ
る。

【００３２】４．レジスタ ４−１．汎用レジスタ 図３は、汎用レジスタの構成を示すものである。汎用レ
ジスタとしては、図３に示すように、Ｒ０〜Ｒ３１の３
２本が用意されている。命令体系は、直交性を考慮して
構成されているので、特殊な命令以外は、演算のレジス
タとして使用できる。ＡＣＣ（Ｒ１）はアキュムレータ
で、即値／ビット処理系のオペランドとして使用され
る。例外としては、ＳＰ（Ｒ３０）はスタックポインタ
で、コール系、リターン系のスタックポインタとして使
用される。ＩＳＰ（Ｒ３１）は割り込みスタックポイン
タで、割り込み処理、例外処理、割り込みリターン処理
のスタックポインタとして使用される。汎用レジスタ、
ＡＣＣ、ＳＰ、ＩＳＰの初期値は不定である。

【００３３】４−２．コプロセッサレジスタ 図４は、コプロセッサレジスタの構成を示すものであ
る。図４に示すように、コプロセッサレジスタは、Ｃｏ
ｐ０レジスタとして、Ｇ０〜Ｇ３１、Ｃ０〜Ｃ３１、Ｃ
ｏｐ１レジスタとして、Ｇ０〜Ｇ３１、Ｃ０〜Ｃ３１、
の合計１２８個に拡張できる。コプロセッサレジスタ
と、汎用レジスタとの間の転送をするための命令が定義
されている。

【００３４】Ｃｏｐ０レジスタＧ０〜Ｇ３１には、シス
テムコントロールコプロセッサレジスタが合計１０個内
蔵されている。その他の使用していないレジスタは、将
来の拡張用である。システムコントロールプロセッサレ
ジスタの概要は、以下の通りである。

【００３５】 Ｃｏｐ０ Ｇ０ ：ＳＲ（Status Register ） フラグを保持する Ｃｏｐ０ Ｇ１ ：ＭＣＲ（Machine Control Register） マシン制御 Ｃｏｐ０ Ｇ２ ：ＩＢＲ（Interrupt Base Register ） 割り込みベクタベースアドレス設定 Ｃｏｐ０ Ｇ３ ：ＩＣＲ（Interrupt Control Register） 割り込み制御 Ｃｏｐ０ Ｇ４ ：ＩＭＲ０（Interrupt Mode Register 0 ） 外部割り込みモード制御０ Ｃｏｐ０ Ｇ５ ：ＩＭＲ１（Interrupt Mode Register 1 ） 外部割り込みモード制御１ Ｃｏｐ０ Ｇ６ ：ＪＢＲ（Jump Base Register） 特殊ジャンプベースアドレス設定 Ｃｏｐ０ Ｇ１０：ＩＢＰ０（Instruction Break Point 0 ） インストラクションブレークアドレス設定 Ｃｏｐ０ Ｇ１１：ＩＢＰ１（Instruction Break Point 1 ） インストラクションブレークアドレス設定 Ｃｏｐ０ Ｇ１２：ＩＢＰ２（Instruction Break Point 2 ） インストラクションブレークアドレス設定 上述のＣｏｐ０レジスタのＧ１は、ＭＣＲ（Machine Co
ntrol Register）で、あり、このＭＣＲにより、分岐命
令の変更で、同一のオペコードで４通りの命令を行なう
ことができる。

【００３６】つまり、図５は、ＣｏｐレジスタのＧ１の
構成を示すものである。このＣｏｐレジスタのＧ１はＭ
ＣＲである。

【００３７】ＭＣＲは１６ビットであり、最上位のビッ
ト１５はＤ３２Ｅｎであり、このＤ３２Ｅｎは３２ビッ
ト割り算を可能にするための設定を行なうもので、Ｄ３
２Ｅｎが「０」のときには３２ビット割り算は不可能と
なり、Ｄ３２Ｅｎを「１」にすると３２ビット割り算が
可能となる。

【００３８】ビット１４、ビット１３ビット、ビット１
２は、ＳＧＳ、ＢＣＳ、ＪＣＳとされる。ＳＧＳはセグ
メント選択であり、ＢＣＳ、ＪＣＳは符号選択である。
これらＳＧＳ、ＢＣＳ、ＪＣＳにより分岐命令の変更
で、同一のオペコードで４通りの命令となる。

【００３９】ＳＳＥは、シングルステップイネーブル
で、「０」でディスエーブルであり、「１」でイネーブ
ルとなる。ＤＢＳＳＥは、デバックブレークシングルス
テッフイネーブルで、０でディスイネーブルであり，１
でイネーブルとなる。ＣＫＤＭＤは、ＣＰＵクロックの
分周を示す。

【００４０】ＡＩＤＥｎは、制御ビットによるロード／
ストア命令を変更を示し、（ＡＩＤＥｎ＝１）で自動的
にポストインクリメントロード、プリデクリメントスト
アとなり、（ＡＩＤＥｎ＝０）で、通常のロード、スト
アとなる。

【００４１】図６〜図８は、オペコードのマップを示
す。このオペコードマップ中「＊」を付加した命令は、
分岐命令の変更で、同一のオペコードで複数の命令を行
なうものである。

【００４２】また、Ｃｏｐ０レジステのＧ３は、ＩＣＲ
（Interrupt Control Resister）であり、このＩＣＲは
簡易的にスタックとして使用できる。

【００４３】つまり、図９はＣｏｐ０レジスタのＧ３を
示すものである。ＩＣＲのビット１５は割り込み試験を
行なうためのもので、通常はリードオンリーであるが、
このフラグをセットすると、書き込み可能となる。これ
により割り込み試験ができる。

【００４４】ビット１４はＩＩＣＥＮであり、内部割り
込みコントローラを使用するか外部割り込みコントロー
ラを使用するかを設定するビットである。

【００４５】ビット１３はＭＮＩＰであり、ペンディン
グビットである。ビット９、ビット８はＩｎｔＰ（７：
０）であり、割り込みペンディグビットである。

【００４６】ビット４、ビット４、ビット２、ビット
１、ビット０は夫々ＢＰＡＩＥ、ＰＡＩＥ、ＯＡＩＥ、
ＪＯＡＩＥ、ＡＩＥであり、これらは、簡易型のスタッ
クを実現するものである。

【００４７】ＢＰＡＩＥ、ＰＡＩＥ、ＯＡＩＥ、ＪＯＡ
ＩＥ、ＡＩＥは４重の割り込み許可のスタックを構成す
る。割り込みが実行されると、以下のようにフラグが左
にシフトしてＬＳＢにゼロが挿入される。

【００４８】 ＰＡＩＥ −＞ ＢＰＡＩＥ ＯＡＩＥ −＞ ＰＡＩＥ ＪＯＡＩＥ −＞ ＯＡＩＥ ０ −＞ ＡＩＥから ＲＥＴＩ命令が実行されると、以下のようにフラグが右
にシフトされる。

【００４９】 ＡＩＥ＜−ＪＯＡＩＥ ＪＯＡＩＥ＜−ＯＡＩＥ ＯＡＩＥ＜−ＰＡＩＥ ＰＡＩＥ＜−ＢＯＡＩＥ 割り込み処理時、ＰＣは自動的に退避されるが、割り込
み制御レジスタは、ソフトウェアで退避しなければなら
ないが、４重までの多重割り込みまでは、４ビット目か
ら０ビット目にあるＢＰＡＩＥ、ＰＡＩＥ、ＯＡＩＥ、
ＪＯＡＩＥ、ＡＩＥを使用して、割り込み制御ビットが
自動的に退避される。

【００５０】また、データアクセスにより割り込みは、
０ＣＨと１ＣＨの２チャンネルが用意されている。デー
タアクセスによる割り込みには、以下のコプロセッサレ
ジスタが用いられる。

【００５１】 Ｃｏｐ１ Ｇ４：ＤＡＢＲＯ（Data Address Break Register 0 ） 割り込みを実行させたいデータアドレスを記述 Ｃｏｐ１ Ｇ５：ＷＤＢＲ０（Write Data Break Register 0 ） 割り込みを実行させたいデータの値を記述 Ｃｏｐ１ Ｇ６：ＷＤＭＲ０（Write Data Mask Register 0） マスク制御を行なう Ｃｏｐ１ Ｇ７：ＤＢＣＲ０（Data Break Control Register 0 ） データアクセスモードを設定 Ｃｏｐ１ Ｇ８：ＤＢＲＲ０（Data Break Run Register 0 データブレークラン Ｃｏｐ１ Ｇ９：ＦＭＷＲ（Flash Memory Write Register ） フラッシュメモリ書込みセレクト Ｃｏｐ１ Ｇ１０：ＤＡＢＲ１（Data Address Break Register １） 割り込みを実行させたいデータアドレスを記述 Ｃｏｐ１ Ｇ１１：ＤＡＭＲ１（Data Address Masc Register１） マスク制御を行なう Ｃｏｐ１ Ｇ１２：ＷＤＢＲ１（Write Data Break Register １） 割り込みを実行したいアドレスを記述 Ｃｏｐ１ Ｇ１３：ＷＤＭＲ１（Write Data Mask Register１） マスク制御を行なう Ｃｏｐ１ Ｇ１４：ＤＢＣＲ１（Data Break Control Register １） データアクセスモードを設定 Ｃｏｐ１ Ｇ１５：ＤＢＲＲ１（Data Break Run Register １ データブレークラン ５．アドレス空間 図１０は、マイクロプロセッサ１のアドレス空間を示す
ものである。マイクロプロセッサ１のアドレス空間は、
インストラクション、データ、夫々独立に、４ＧＢｙｔ
ｅ使用することができる。外部コプロセッサとのやり取
りには、６４ワードの外部レジスタを使用することがで
きる。

【００５２】外部リセットを受け付けると、ＦＦＦＦ＿
ＦＥ６０ｈに分岐され、その命令が実行される。ベクタ
アドレスは、２ワード（４ワード）おきに設定される。
最初の１ワードにブランチ命令が設定される。後の１ワ
ードは、ディレイスロットである。ベクタアドレスは、
割り込みベースレジスタ（ＩＢＲ）（Ｃｏｐ０ Ｇ２）
をベースにしているので、２５６バイトの境界で任意の
位置に配置できる。インストラクション／データは、同
一空間にマッピングされる。通常のロード命令で、ＲＯ
Ｍ空間等から値を得ることが可能である。

【００５３】６．割り込み処理 割り込み処理は、図１１に示すように、優先順位が設定
されている。ＳＳＴＥＰ（Single Step ）が最優先で、
ＰＭＩ（Power management）割り込み、ＮＭＩ（Non-ma
skable）割り込み）、…の順に、優先順位が割り振られ
ている。外部割り込みは、Ｅｘｉｎｔ０からＥｘｉｎｔ
７までの８本がサポートされている。各割り込みには、
ベクタアドレスオフセットが決められており、このベク
タアドレスオフセットから、ベクタアドレスが以下のよ
うに求められる。

【００５４】Vecter Address= ｛IBR[31:8],Vecter Add
ress Offset ｝ IBR[31:8] は、割り込みベクタテーブルのベースを設定
する割り込みベースレジスタ（ＩＢＲ（Ｃｏｐ Ｇ
２））で、ＳＹＳＣＡＬＬ／ＢＲＥＡＫ／ＤＥＢＲＥＡ
Ｋ命令を実行すると、そのベクタアドレスに分岐し、分
岐命令はベクタ命令テーブルに直接書き込まれる。この
ように、割り込みを受け付けると、５段のパイプライン
が守られ、そのベクタアドレスのベクタ命令テーブルに
直接フェッチされる。これにより、最低１サイクルの高
速割り込みが可能である。

【００５５】ＩＣＲ（Ｃｏｐ０ Ｇ３）のＡＩＥフラグ
は、全て、割り込みでディスイネーブルされる。割り込
み受付期間は、割り込み禁止期間を除いて、毎サイクル
で実行される。割り込み禁止期間は、全ての割り込みに
ついては、リターンディレイスロット、分岐ディレイス
ロットである。また、ＰＭＩ割り込み期間中は、リター
ンディレイスロットまで全ての割り込みが禁止される。
ＮＭＩ割り込み期間中は、リターンディレイスロットま
では、ＰＭＩ割り込みしか受け付けない。ＰＭＩ、ＮＭ
Ｉは変化点検出、その他の割り込みは、レベル検出で割
り込みが実行される。割り込み時には、図１２に示すよ
うに、退避アドレスが設定される。

【００５６】データアクセスによる割り込みのしかた
は、以下の通りである． １）リード時にデータアドレス比較のみで割り込みを実
行させたい場合 ＤＡＢＲ０（Ｃｏｐ１ Ｇ４）に割り込みを実行させた
いデータアドレスを記述する。ＤＢＣＲ０（Ｃｏｐ１
Ｇ７）のＭＲＤを「１」、ＭＷＲを「０」にする。リー
ドの仕方（ＳＢ，ＳＨＷ，ＳＷ）をＤＢＣＲ０のＢＥ
〔３：０〕により選択する。ＤＢＲＲ０（Ｃｏｐ１ Ｇ
８）のＲＵＮを「１」（ＲＵＮ）に設定する。

【００５７】２）ライト時にデータアドレスの比較のみ
で割り込みを実行させたい場合 ＤＡＢＲ０に割り込みを実行させたいデータアドレスを
記述する。ＤＢＣＲ０のＭＷＲを「１」、ＭＲＤを
「０」に設定する。ライトの仕方（ＬＢＵ、ＬＢ、ＬＨ
ＷＵ、ＬＨＷ、ＬＷ）をＤＢＣＲ０のＢＥ〔３：０〕に
より選択する。データ比較条件を無視するために、ＷＤ
ＭＲ０の全てのビットを「０」にマスクする。ＤＢＲＲ
０のＲＵＮを「１」（ＲＵＮ）に設定する。

【００５８】３）ライト時にデータ比較により割り込み
を実行させたい場合 ＤＡＢＲ０に割り込みを実行させたいデータアドレスを
記述する。ＤＢＣＲ０のＭＷＥを「１」、ＭＲＤを
「０」に設定する。ライトの仕方（ＬＢＵ、ＬＢ、ＬＨ
ＷＵ、ＬＨＷ、ＬＷ）をＤＢＣＲ０のＢＥ〔３：０〕に
より選択する。ＷＤＲ０に割り込みを実行させたいデー
タの値を記述する。あるビットをマスクする必要があれ
ば、対応するＷＤＭＲ０のビットを「０」にマスクす
る。ＤＢＲＲ０のＲＵＮを「１」（ＲＵＮ）に設定す
る。

【００５９】４）リード／ライト時にデータアドレスの
比較のみで割り込みを実行させたい場合 ＤＡＢＲ０に割り込みを実行させたいデータアドレスを
記述する。ＤＢＣＲ０のＭＲＤを「１」、ＭＷＲを
「１」に設定する。リード／ライトの仕方（ＳＢ／ＬＢ
Ｕ／ＬＢ、ＳＨＷ／ＬＨＷＵ／ＬＨＷ、ＳＷ／ＬＷ）を
ＤＢＣＲ０のＢＥ〔３：０〕により選択する。データ比
較条件を無視するために、ＷＤＭＲ０の全てのビットを
「０」にマスクする。ＤＢＲＲ０のＲＵＮを「１」（Ｒ
ＵＮ）に設定する。

【００６０】５）リード時のデータアドレス比較とライ
ト時のデータ比較により割り込みを実行させたい場合 ＤＡＢＲ０に割り込みを実行させたいデータアドレスを
記述する。ＤＢＣＲ０のＭＷＲを「１」、ＭＲＤを
「１」に設定する。リード／ライトの仕方（ＳＢ／ＬＢ
Ｕ／ＬＢ、ＳＨＷ／ＬＨＷＵ／ＬＨＷ、ＳＷ／ＬＷ）を
ＤＢＣＲ０のＢＥ〔３：０〕により選択する。あるビッ
トをマスクする必要があれば、対応するＷＤＭＲ０のビ
ットを「０」にマスクする。ＤＢＲＲ０のＲＵＮを
「１」（ＲＵＮ）に設定する。０ＣＨ／１ＣＨ共に割り
込みが起こると、同じベクタアドレスに飛ぶ。どちらの
チャンンネルであるかは、ＤＢＲＲ０のＲＵＮを見れば
判断できる。

【００６１】７．シングルステップ このマイクロプロセッサ１には、１命令づつ例外処理を
発生させるシングルステップ機能がついている。ＭＣＲ
（Ｃｏｐ０ Ｇ１）のＤＢＳＳＥ（Debug Break Single
Step Enable Bit）をセットして、ＤＢＲＥＡＫ命令を
実行すると、シングルステップ例外処理ルーチンに入
る。この時点で、全ての割り込みは禁止される。

【００６２】シングルステップの例外処理ルーチンでの
プログラム手順は、以下の通りである． １）割り込みスタックポインタ（ＩＳＰ（Ｒ３１））に
シングルステップを実行させたいメイプログラムの先頭
番地をセットする． ２）ＭＣＲ〔１０〕のＳＳＥフラグをセットする． ３）ＲＥＴＩ命令を実行すると、次の３スロットを実行
した後、シングルステップを実行させたいメインプログ
ラムのアドレスに分岐する． ４）メインプログラムの１命令を実行すると、自動的に
再びシングルステップ冷眼処理ルーチンに戻ってくる。
そのとき、ＭＣＲ〔１０〕のＳＳＥフラグはクリアされ
る． ５）再度、シングルステップ例外処理ルーチンで、ＭＣ
Ｒ〔１０〕のＳＳＥフラグをセットして、ＲＥＴＩを実
行すると、メイプログラムの次のシングルステッフを実
行させたい命令アドレスへ分岐する。

【００６３】シングルステップ例外処理ルーチンを行け
るまで、以上のような処理が繰り返される。シングルス
テッフ処理ルーチンを抜けるためには、シングルステッ
プ例外処理ルーチンの中で、ＳＳＥフラグをディスイネ
ーブルにし、実行させたいプログラムカウンタに書き換
えて、ＲＥＴＩ命令をを実行する。

【００６４】８．命令セット このマイクロプロセッサ１では、コード効率重視のオリ
ジナルな直交型の命令セットが用意されている。コード
体系は、命令セットは１６ビットの固定長とされてお
り、ＯＰコードは６ビットである。レジスタ間命令で
は、オペランドに５ビットが割り当てられる。汎用レジ
スタの数は３２であるから、５ビットのオペランドで効
率良くコードが定義できる。

【００６５】命令としては、即値命令、レジスタ転送命
令、算術命令、比較命令、論理命令、シフト命令、交換
／拡張命令、ＮＯＰ命令、ビット処理命令、乗除算命
令、メモリ転送命令、コプロセッサ転送命令、分岐命令
からなる。

【００６６】１）即値命令 ＬＰＩ：即値の値をバイトポジションの位置に従って、
アキュムレータにロードする。また、指定されていない
アキュムレータのバイトの内容は保存される． ＬＩ：即値の値をバイトワードセレクトに従って、アキ
ュムレータにロードする． ＬＳＩ，ＬＳＩＵ：即値を指定した汎用レジスタにロー
ドする． ＳＬＩＬ，ＳＬＩＨ：即値の値をバイトポジションの位
置に従ってアキュームレータにロードする。また、指定
されていないアキュームレータの内容は保存される。

【００６７】２）レジスタ転送命令 ＭＯＶ：汎用レジスタ間の転送命令である。

【００６８】３）算術命令 ＡＤＤＳＩ，ＡＤＤＳＩＵ：即値加算命令である． ＡＤＤ，ＡＤＤＣ：レジスタ間加算命令である． ＡＤＤＵ：レジスタ間無符号加算命令である． ＳＵＢ，ＳＵＢＢ：レジスタ間減算命令である． ＳＵＢＵ：レジスタ間無符号減算命令である。

【００６９】４）比較命令 ＣＯＭＰＩ，ＣＯＭＰＩＵ：即値比較命令である． ＣＯＭＰ：レジスタ間比較命令である。ＳＵＢ命令と同
じ動作を行なうが、結果をＤＥＳＴ１に戻さない． ＣＯＭＰＵ：レジスタ間の無符号比較命令である。ＳＵ
ＢＵ命令と同じ動作を行なうが、結果をＤＥＳＴ１に戻
さない。

【００７０】５）論理命令 ＡＮＤ，ＯＲ，ＸＯＲ，ＮＯＲ：論理演算命令である。

【００７１】６）シフト命令 ＳＬＬＶ，ＳＲＬＶ，ＳＲＡＶ：間接シフト命令であ
る。ＳＬＬＶはレジスタ間接論理左シフト命令、ＳＲＬ
Ｖはレジスタ間接論理右シフト命令、ＳＲＡＶはレジス
タ間接算術右シフト命令である． ＳＬＬ，ＳＲＬ，ＳＲＡ：即値シフト命令である。ＳＬ
Ｌは即値論理左シフト命令、ＳＲＡは即値論理右シフト
命令、ＳＲＡは即値算術右シフト命令である． ＲＲ：キャリーを含めた右シフトを即値の回数だけ実行
する命令である。シフトアウトしたビット（実行前のＬ
ＳＢ）は、キャリーへ格納され、また、ＭＳＢにはキャ
リーの値が格納される． ＲＬ：キャリーを含めた左シフトを即値の回数だけ実行
する命令である。シフトアウトしたビット（実行前のＭ
ＳＢ）は、キャリーへ格納され、また、ＭＳＢにはキャ
リーの値が格納される。

【００７２】７）交換／拡張命令 ＸＣＢ：ＳＲＣ〔１５：８〕とＳＲＣ１〔７：０〕との
交換命令である． ＥＸＵ：下位のバイトのゼロ拡張命令である． ＥＸＳ：下位のバイトのサイン拡張命令である． ＸＣＨＷ：ＳＲＣ〔ＯＰＳ：１６〕とＳＲＣ１〔１５：
０〕との交換命令である． ＥＸＨＺ：下位のハーフワードのゼロ拡張命令である． ＥＸＨＳ：下位のハーフワードのサイン拡張命令であ
る。

【００７３】８）ＮＯＰ命令 ＮＯＰ：何も実行しない。

【００７４】９）ビット処理命令、 ＢＳ，ＢＴ，ＢＴＲ，ＢＴＳ，ＢＴＣ：ビット処理命令
である。

【００７５】１０）乗除算命令 ＭＵＬＴＵＤ；ＳＲＣ１〔１５：０〕とＳＲＣ２〔１
５：０〕との無符号乗算命令である． ＤＩＶＵ：ＳＲＣ１とＳＲＣ２との無符号除算命令であ
る． ＭＵＬＴ：ＳＲＣ１〔１５：０〕とＳＲＣ２〔１５：
０〕との乗算命令である． ＤＩＶ：ＳＲＣ１とＳＲＣ２との除算命令である． ＭＴＨＩ：汎用レジスタからＨＩレジスタへの転送命令
である． ＭＴＬＯ：汎用レジスタからＬＯレジスタへの転送命令
である． ＭＦＨＩ：ＨＩレジスタから汎用レジスタへの転送命令
である． ＭＦＨＯ：ＬＯレジスタから汎用レジスタへの転送命令
である。

【００７６】１１）メモリ転送命令 ＳＷ，ＳＨＷ，ＳＢ：インデックスが示すアドレスのメ
モリ空間へのストア命令である． ＬＷ，ＬＨＷ，ＬＢ：インデックスが示すアドレスのメ
モリ空間からのロード命令である． ＬＨＷＵ，ＬＢＵ：インデックスが示すアドレスのメモ
リ空間からのロード命令である。 １２）コプロセッサ転送命令 ＣＴＣ１：アキュムレータからコプレッサコントロール
レジスタ１への転送命令である． ＣＦＣ１：コプレッサコントロールレジスタ１からアキ
ュムレータへの転送命令である． ＭＴＣ０：汎用レジスタからコプレッサ汎用レジスタ０
への転送命令である． ＭＴＣ１：汎用レジスタからコプレッサ汎用レジスタ１
への転送命令である． ＭＦＣ０：コプレッサ汎用レジスタ０から汎用レジスタ
への転送命令である． ＭＦＣ１：コプレッサ汎用レジスタ１から汎用レジスタ
への転送命令である． ＳＷＣ０，ＳＷＣ１：コプロセッサ汎用レジスタからイ
ンデックスが示すアドレスのメモリ空間へのストア命令
である． ＬＷＣ０，ＬＷＣ１：インデックスが示すアドレスのメ
モリ空間からコプロセッサ汎用レジスタへのロード命令
である。

【００７７】１３）分岐命令 ＜１＞プログラムカウンタ相対 ＲＪ，ＲＪＡＬ：プログラムカウンタ相対分岐命令であ
る。ＲＪＡＬはプリディクリメントしたスタックポイン
タの示すアドレスにプログラムカウンタを格納した後、
分岐する。リターン命令によってＲＪＡＬの次の命令に
戻る． ＲＢＥＱ／ＲＢＺ，ＲＢＮＥ／ＲＢＮＺ：条件付ＰＣ相
対分岐命令である． ＲＢＬＥ，ＲＢＧＥ：条件付プログラムカウンタ相対分
岐命令である． ＲＢＬＴ，ＲＢＧＴ：条件付プログラムカウンタ相対分
岐命令である． ＲＢＬＴＡＬ，ＲＢＧＥＡＬ：条件付プログラムカウン
タ相対分岐命令である． ＲＢＢＥ，ＲＢＡＥ：条件付プログラムカウンタ相対分
岐命令である． ＲＢＢＬ，ＲＢＡＢ：条件付プログラムカウンタ相対分
岐命令である． ＲＢＢＬＡＴ，ＲＢＡＥＬ：条件付プログラムカウンタ
相対分岐命令である。

【００７８】＜２＞レジスタ間接 ＪＲ，ＪＬＲ：レジスタ間接分岐命令である． ＪＥＲ／ＪＺＲ，ＪＮＥＲ／ＪＮＺＲ：条件付レジスタ
間接分岐命令である． ＪＬＥＲ，ＪＧＥＲ：条件付レジスタ間接分岐命令であ
る． ＪＬＴＲ，ＪＧＴＲ：条件付レジスタ間接分岐命令であ
る． ＪＬＴＡＬＲ，ＪＧＥＡＬＲ：条件付レジスタ間接分岐
命令である． ＪＥＲ／ＪＺＲ，ＪＮＥＲ／ＪＮＺＲ：条件付レジスタ
間接分岐命令である． ＪＢＥＲ，ＪＡＥＲ／ＪＮＣＲ：条件付レジスタ間接分
岐命令である． ＪＢＲ／ＪＣＲ，ＪＡＲ：条件付レジスタ間接分岐命令
である． ＪＢＡＬＲ，ＪＡＥＡＬＲ：条件付レジスタ間接分岐命
令である。

【００７９】＜３＞プログラムカウンタセグメント Ｊ，ＪＡＬ：プログラムカウンタ分岐命令である． ＢＥＱ／ＢＺ，ＢＮＥ／ＢＮＺ：条件付プログラムカン
ウタセグメント分岐命令である． ＢＬＥ，ＢＧＥ：条件付プログラムカウンタセグメント
分岐命令である． ＢＬＴ，ＢＧＴ：条件付セグメント分岐命令である． ＢＬＴＡＬ，ＢＧＥＡＬ：条件付プログラムカウンタセ
グメント分岐命令である． ＢＥＱ／ＢＺ，ＢＮＥ／ＢＮＺ：条件付プログラムカウ
ンタセグメント分岐命令である． ＢＢＥ，ＢＡＥ：条件付プログラムカウンタセグメント
分岐命令である． ＢＢＬ：ＢＡＢ：条件付プログラムカウンタセグメント
分岐命令である． ＢＢＬＡＬ，ＢＡＥＡＬ：条件付プログラムカウンタセ
グメント分岐命令である。

【００８０】＜４＞システムコール及びリターン系命令 ＲＥＴＤ：ジャンプアンドリンク時に使用する。スタッ
クポインタの示すアドレスメモリの値をプログラムカウ
ンタに格納した後、スタックポインタをポストインクリ
メントし、ＲＥＴ命令によって分岐命令の次の命令に戻
る． ＳＹＳＣＡＬＬ，ＢＲＥＡＫ，ＤＢＲＥＡＫ：ソフトウ
ェア割り込み（例外処理）を行なうための命令である。
プリディクリメントしたＩＳＰ（InstructionStack Poi
nter ）の示すアドレスにプログラムカウンタを格納し
た後、ＩＣＲの４重割り込み許可フラグを左シフトし
て、ＲＥＴＩ命令によって次の命令に戻る． ＲＥＴＩ：ＳＹＳＣＡＬＬ／ＢＲＥＡＫ／ＤＢＲＥＡＫ
命令の例外処理から戻るときに使用する。ＩＳＰの示す
アドレスのメモリの値をプログラムカウンタに格納した
後、ＩＳＰをポストクリメントし、ＩＣＲの４重割り込
み許可フラグを右にシフトする。ＲＥＴＩ命令によって
ＳＹＳＣＡＬＬ／ＢＲＥＡＫ／ＤＢＲＥＡＫ命令の次の
命令に戻る． ＪＩＢＩＯ：｛ＪＢＲ〔３１：１１〕，セグメントアド
レス〔９：０〕，０｝への分岐命令である。

【００８１】９．レジスタ間分岐命令について 上述のように、命令セットの中には、即値の値をバイト
ポジションの位置に従ってアキュームレータにロードす
るための命令であるＳＬＩＬ（Small Load Immediate L
ow），ＳＬＩＨ（Small Load Immediate High ）が含め
られている。図１３Ａ及び図１４Ａに示すように、命令
ＳＬＩＬ及びＳＬＩＨは、１６ビットの命令セットで、
上位６ビットがオペコード、次の１０ビットが即値のオ
ペランドである。命令ＳＬＩＬ及びＳＬＩＨにより、即
値の値がバイトポジションの位置に従ってアキュームレ
ータに保存される。

【００８２】アキュームレータへ保存されるビットポジ
ションは、図１３Ｂに示すように、命令ＳＬＩＬでは、
０ビットは０に固定され、１ビットから１０ビットにオ
ペランドの１０ビットの即値が入れられ、１１ビットか
ら３１ビットはオール０とされる。図１４Ｂに示すよう
に、命令ＳＬＩＨでは、１１ビットから２０ビットにオ
ペランドの１０ビットの即値が入れられ、２１ビットか
ら３１ビットはオール１とされる。

【００８３】図１５に示すように、３２ビットのＲＩＳ
Ｃプロセッサでは、アドレス空間が４ＧＢｙｔｅ（００
００＿００００からＦＦＦＦ＿ＦＦＦＦ）まである。Ｓ
ＬＩＬ及びＳＬＩＨ命令により、アドレス空間を上位２
ＭＢｙｔｅ（ＦＦＥ０＿００００からＦＦＦＦ＿ＦＦＦ
Ｆ）に限定してＬｏｎｇ型のレジスタ分岐命令を３命令
で行なうことができる。

【００８４】例えば、ＦＦＥ４＿５６７８ｈに分岐する
場合、従来では、ＬＰＩ命令を使って、 ＬＰＩ ＬＬ，＃７８ｈ ＬＰＩ ＬＨ，＃５６ｈ ＬＰＩ ＨＬ，＃Ｅ４ｈ ＬＰＩ ＨＨ，＃ＦＦｈ ＪＲ ＡＣＣ（レジスタ間分岐命令） の５命令で処理を行なっている。これに対して、ＳＬＩ
Ｌ及びＳＬＩＨ命令を使うと、 ＳＬＩＬ，＃３３Ｃｈ ＳＬＩＨ，＃０８Ａｈ ＪＲ ＡＣＣ（レジスタ間分岐命令） の３命令で処理できる。

【００８５】つまり、分岐するアドレス即値ＦＦＥ４＿
５６７８は、２進数で表すと、 1111＿1111＿1110＿0100＿0101＿0110＿0111＿1000 となる。ＳＬＩＬ命令の即値に与えられる３３Ｃｈは１
０ビットで表すと、 11＿0011＿1100 となり、また、ＳＬＩＨ命令の即値に与えられる０８Ａ
ｈは１０ビットで表すと、 00＿0100＿1010 となる。

【００８６】したがって、ＳＬＩＬ命令によるビットポ
ジションは、図１６Ａに示すようになり、更に、ＳＬＩ
Ｈ命令によるビットポジションは、図１６Ｂに示すよう
になる。このように、アキュームレータの値は、 1111＿1111＿1110＿0100＿0101＿0110＿0111＿1000 となり、ＦＦＥ４＿５６７８に分岐できることになる。

【００８７】このように、ＳＬＩＬ及びＳＬＩＨ命令に
より、アドレス空間を上位２ＭＢｙｔｅに限定してＬｏ
ｎｇ型のレジスタ分岐命令を３命令で行なうことができ
るようになる。なお、従来とのコードの互換性を保つた
めに、プログラムのコード空間を上位２ＭＢｙｔｅ（Ｆ
ＦＥ０００００ｈ〜ＦＦＦＦＦＦＦＦｈ）に配置するコ
ンパイラオプションを設けて対応するようにしている。

【００８８】

【発明の効果】この発明によれば、ＳＬＩＬ及びＳＬＩ
Ｈ命令を用いることにより、アドレス空間を上位２ＭＢ
ｙｔｅに限定してＬｏｎｇ型のレジスタ分岐命令を３命
令で行なうことができる。従来５命令必要であったもの
が３命令で行なえるので、コード効率が改善され、分岐
命令の多いプログラムでは、例えば５パーセント程度の
性能の向上が図れる。

【００８９】また、この発明によれば、レジスタ群はコ
プロセッサレジスタを含み、コプロセッサレジスタは、
分岐命令の変更で同一のオペコードで複数の命令を行な
えるようにするためのレジスタを含む。これにより、同
一のオペコードで複数の命令セットを定義できる。ま
た、簡易型のスタックを実現するためのレジスタを含
み、これを利用して、割り込み制御ビットを自動的に退
避できる。

【図面の簡単な説明】

【図１】この発明が適用されたマイクロプロセッサの内
部構成を示すブロック図である。

【図２】この発明が適用されたマイクロプロセッサの外
部インターフェースの説明に用いるブロック図である。

【図３】この発明が適用されたマイクロプロセッサにお
ける汎用レジスタの説明に用いるブロック図である。

【図４】この発明が適用されたマイクロプロセッサにお
けるコプロセッサレジスタの説明に用いるブロック図で
ある。

【図５】この発明が適用されたマイクロプロセッサにお
けるコプロセッサレジスタのＭＣＲの説明に用いるブロ
ック図である。

【図６】この発明が適用されたマイクロプロセッサにお
けるオペコードマップの説明に用いる略線図である。

【図７】この発明が適用されたマイクロプロセッサにお
けるオペコードマップの説明に用いる略線図である。

【図８】この発明が適用されたマイクロプロセッサにお
けるオペコードマップの説明に用いる略線図である。

【図９】この発明が適用されたマイクロプロセッサにお
けるメモリ空間の説明に用いる略線図である。

【図１０】この発明が適用されたマイクロプロセッサに
おける割り込み説明に用いる略線図である。

【図１１】この発明が適用されたマイクロプロセッサに
おける割り込み処理の説明に用いる略線図である。

【図１２】この発明が適用されたマイクロプロセッサに
おける割り込み処理の説明に用いる略線図である。

【図１３】この発明が適用されたマイクロプロセッサに
おけるコマンドの説明に用いる略線図である。

【図１４】この発明が適用されたマイクロプロセッサに
おけるコマンドの説明に用いる略線図である。

【図１５】この発明が適用されたマイクロプロセッサの
メモリ空間の説明に用いる略線図である。

【図１６】この発明が適用されたマイクロプロセッサに
おけるコマンドの説明に用いる略線図である。

【図１７】従来のマイクロプロセッサにおけるコマンド
の説明に用いる略線図である。

【符号の説明】

１・・・マイクロプロセッサ，６・・・命令デコーダ，
８・・・割り込みコントローラ，９・・・汎用レジスタ
群，１１・・・ＡＬＵ，１２・・・乗除算演算部

Claims (12)

【特許請求の範囲】
1. 【請求項１】 命令処理のタスクを単純なステージに分
   解してパイプライン制御で命令セットをデコードする命
   令デコーダと、 算術演算を行なう算術演算論理ユニットと、 レジスタ群と、 乗算及び除算を高速に行なうための高速乗除算ユニット
   と、 割り込み処理を行なうための割り込みコントローラとを
   有し、 全体のアドレス空間のうちの上位のアドレス空間に制限
   してロング型のレジスタ分岐命令を行なう命令セットを
   設けるようにしたことを特徴とする縮小命令セットのマ
   イクロプロセッサ。
2. 【請求項２】 上記高速乗除算ユニットは、上記算術演
   算論理ユニットから独立して乗算及び除算を行なうよう
   にした請求項１に記載のマイクロプロセッサ。
3. 【請求項３】 上記レジスタ群は、専用コントロールレ
   ジスタ群と、汎用レジスタ群とからなる請求項１に記載
   のマイクロプロセッサ。
4. 【請求項４】 上記汎用レジスタ群は、アキュームレー
   タを含む請求項３に記載のマイクロプロセッサ。
5. 【請求項５】 上記汎用レジスタ群は、スタックポイン
   タを含む請求項３に記載のマイクロプロセッサ。
6. 【請求項６】 上記汎用レジスタ群は、割り込みスタッ
   クポインタを含む請求項３に記載のマイクロプロセッ
   サ。
7. 【請求項７】 上記レジスタ群は、更に、コプロセッサ
   レジスタを含む請求項３に記載のマイクロプロセッサ。
8. 【請求項８】 上記コプロセッサレジスタは、分岐命令
   の変更で同一のオペコードで複数の命令を行なえるよう
   にするためのレジスタを含む請求項７に記載のマイクロ
   プロセッサ。
9. 【請求項９】 上記コプロセッサレジスタは、簡易型の
   スタックを実現するためのレジスタを含む請求項７に記
   載のマイクロプロセッサ。
10. 【請求項１０】 上記全体のアドレス空間は４Ｇバイト
    である請求項１に記載のマイクロプロセッサ。
11. 【請求項１１】 上記命令セットは上記１６ビットの固
    定長とされている請求項１に記載のマイクロプロセッ
    サ。
12. 【請求項１２】 上記制限するアドレス空間は上記２Ｍ
    バイトである請求項１に記載のマイクロプロセッサ。