JPH0766324B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は高度なパイプライン処理機構により高い処理
能力を実現したデータ処理装置に関するものである。

〔従来の技術〕

データ処理装置の処理を行うビット幅が４ビットから８
ビット、16ビットを経て32ビットへと発展すると共にア
ドレッシングモード指定法、つまり命令のアドレス指定
部から実行アドレスを計算する方法も多様化してきた。
例えば、特公昭59−31734に汎用アドレッシングモード
を持った命令を処理するデータ処理システムについて開
示されている。このデータ処理システムの中央処理装置
で処理される命令は、第６図で示すような体系となって
いる。各命令は、オペレーションコード（80）及びアド
レスを指定する情報であるオペランド指定子（（81）、
（82）、および（83））を備えており、オペランド指定
子のそれぞれは少なくとも一つのデータバイトを備えて
いる。第６図の場合、三つのオペランド指定子を持った
命令の例である。各オペランド指定子は二つのフィール
ドより成る。その高位ビットはレジスタモードフィール
ド（84）を構成し第６図で示す０から15までのアドレス
モードが指定でき、その下位ビットはレジスタアドレス
フィールド（85）を構成し、汎用レジスタの指定ができ
る。オペランド指定子（83）のレジスタモードフィール
ドを（84A）の様にインデクスアドレスモードを指定す
ると、それに対応するレジスタフィールド（85A）にオ
ペランド指定子を処理する際にインデクスレジスタとし
て使用すべき汎用レジスタの一つが指定される。２次オ
ペランド指定子はインデクスアドレス動作の命令に含ま
れる。この２次オペランド指定子は指定されたインデク
スレジスタの内容を加算すべきベースアドレスを与え
る。このようにこの中央処理装置のアドレス計算はオペ
ランド指定子の最初のバイトで指定されたインテクスレ
ジスタの内容を取り込み、オペランド指定子の第２バイ
ト及びその後のバイトに含まれた情報に基づいてアドレ
スを作り出し、最初のバイトで指定されたインデクスレ
ジスタの内容と合成しそれによってオペランドのアドレ
スを作り出している。また、第７図は、従来のデータ処
理装置のパイプライン構成図を示す。まず、命令プリフ
ェッチ回路（86）で、命令のプリフェッチを行う。次
に、命令バッファデコード回路（87）でプリフェッチし
た命令を順次デコードする。そして、アドレス計算及び
オペランドフェッチ回路（88）でオペランドのアドレス
を計算しオペランドのフェッチを行って、演算実行回路
（89）で命令の演算を実行する。

〔発明が解決しようとする課題〕

上記のようなインデクスアドレスモードを指定すると、
まず、オペランド指定子のインデクスに関する情報が命
令バッファデコード回路（87）でデコードされ、次に、
オペランド指定子の第２バイト及びその後のバイトに含
まれた情報のデコードが終わってからアドレス計算及び
オペランドフェッチ回路（88）で実際のアドレス計算が
行われ、演算実行回路（89）で演算の実行が行われるこ
とになる。つまり、インデクス値からデコード処理され
るのでベース値に関する情報は後となり、デコード処理
を行いながらアドレス計算ができないことになる。

〔課題を解決するための手段〕

上記の問題を解決するため、本発明のデータ処理装置で
は、高機能なアドレッシングモードである多段間接アド
レッシングモードをもつ。多段間接アドレッシングモー
ドのアドレス計算は、ベース値を取り込みベース値の計
算を行い、インデクスに関する情報を取り込み、インデ
クス値を加算して、オペランドのアドレスを作り出して
いる。この多段間接アドレッシングモードは、メモリ間
接参照アドレッシングモードも指定可能であり、加算と
間接参照のオペレーションをアドレッシングのプリミテ
ィブとして、これを任意に組合せが可能なため、任意回
の間接参照が可能なアドレッシングモードである。

また、任意回のメモリ間接参照を含むアドレス計算が行
えるアドレッシングにも処理可能なデータ処理装置であ
る。しかも、本発明のデータ処理装置は、パイプライン
処理によるデータ演算を実行する方式をとっており各パ
イプライン処理構成要素の各処理の負荷が均衡に成るよ
うな構成をとっている。

本発明のデータ処理装置は命令フェッチ部、命令デコー
ド部、アドレス計算部、オペランドフェッチ部、命令の
演算実行部からなり、パイプライン処理方式で、一つの
命令をデコード段階で複数のパイプライン処理単位に分
け処理を行い、その命令のアドレス計算に関する情報の
パイプライン処理単位は、上記多段間接アドレッシング
モード指定ごとに行い、アドレス計算終了後、その命令
のオペランドに対する演算情報のパイプライン処理単位
に吸収するような手段を備えたものである。

〔作用〕

本発明におけるデータ処理装置において、オペランドの
アドレス指定が多段間接アドレッシングモードで指定さ
れた命令の場合の処理は、まず、デコード段階では、２
バイトの命令基本部がデコードされ、一つのパイプライ
ン処理単位としてアドレス計算を行う段階へ送られる。
そして、（多段間接モード＋０〜４バイトのアドレッシ
ング拡張部）がデコードされ、一つのパイプライン処理
単位としてアドレス計算を行う段階へ送られる。このと
き、（多段間接モード＋０〜４バイトのアドレッシング
拡張部）が複数個存在するときは、複数個のパイプライ
ン処理単位がアドレス計算を行う段階へ送られることと
なる。次に、アドレス計算を行う段階では、２バイトの
命令基本部のパイプライン処理単位が処理され、これに
続く（多段間接モード＋０〜４バイトのアドレッシング
拡張部）のパイプライン処理単位が処理され、（多段間
接モード＋０〜４バイトのアドレッシング拡張部）のパ
イプライン処理単位が複数個存在する場合には次々と処
理をし、その処理が終了したとき、つまり、一つのオペ
ランドのアドレス計算が終了したときに、これらの処理
結果が一つのパイプライン処理単位として、オペランド
のフェッチを行う段階に送られる。

〔実施例〕

（１）本発明のデータ処理装置の命令フォーマット 本発明のデータ処理装置の命令は16ビット単位で可変長
となっており、奇数バイト長の命令はない。

本発明のデータ処理装置では高頻度命令を短いフォーマ
ットとするため、特に工夫された命令フォーマット体系
をもつ。例えば、２オペランド命令に対して、基本的に
４バイト＋拡張部の構成をもち、すべてのアドレッシン
グモードが利用できる一般形フォーマットと頻度の高い
命令とアドレッシングモードのみを使用できる短縮形フ
ォーマットの２つのフォーマットがある。

第８図から第17図に示す本発明のデータ処理装置の命令
フォーマット中に現われる記号の意味は次の通りであ
る。

−：オペコードの入る部分 ＃：リテラル、または即値の入る部分 Ea:8ビットの一般形のアドレッシングモードでオペラン
ドを指定する部分 Sh:6ビットの短縮形のアドレッシングモードでオペラン
ドを指定する部分 Rn:レジスタ上のオペランドをレジスタ番号で指定する
部分 フォーマットは、第８図に示すように右側がLSB側で、
かつ高いアドレスになっている。アドレスＮとアドレス
Ｎ＋１の２バイトを見ないと命令フォーマットが判別で
きないようになっているが、これは、命令が必ず16ビッ
ト（２バイト）単位でフェッチ、デコードされることを
前提としたためである。

本発明のデータ処理装置では、いずれのフォーマットの
場合も、各オペランドのEaまたはShの拡張部は、必ずそ
のEaまたはShの基本部を含むハーフワードの直後に置か
れる。これは、命令により暗黙に指定される即値データ
や、命令の拡張部に優先する。したがって、４バイト以
上の命令では、Eaの拡張部によって命令のオペコードが
分断される場合がある。

また、後でも述べるように、多段間接モードによって、
Eaの拡張部にさらに拡張部が付く場合にも、次の命令オ
ペコードよりもそちらの方が優先される。例えば、第一
ハーフワードにEa1を含み、第二ハーフワードにEa2を含
み、第三ハーフワードまである６バイト命令の場合を考
える。Ea1に多段間接モードを使用したため、普通の拡
張部のほかに多段間接モードの拡張部もつくものとす
る。この時、実際の命令ビットパターンは、命令の第一
ハーフワード（Ea1の基本部を含む）、Ea1の拡張部、Ea
1の多段間接モード拡張部、命令の第二ハーフワード（E
a2の基本部を含む）、Ea2の拡張部、命令の第三ハーフ
ワード、の順となる。

なお、ここで述べている命令フォーマットの内容は、坂
村、「TRON仕様チップの命令ビット割付方法」、電子情
報通信学会第３回リアルタイムアーキテクチャTRON研究
会資料に詳しく記されている。

（1.1）短縮形２オペランド命令 第９図から第12図は、２オペランド命令の短縮形フォー
マットである。

第９図はメモリーレジスタ間演算命令のフォーマットで
ある。このフォーマットにはソースオペランド側がメモ
リとなるＬ−formatとデスティネーションオペランド側
がメモリとなるＳ−formatがある。

Ｌ−formatでは、Shはソースオペランドの指定フィール
ド、Rnはデスティネーショシオペランドのレジスタの指
定フィールド、RRはShのオペランドサイズの指定をあら
わす。レジスタ上に置かれたデスティネーションオペラ
ンドのサイズは、32ビットに固定されている。レジスタ
側とメモリ側のサイズが異なり、ソース側のサイズが小
さい場合に符号拡張が行なわれる。

Ｓ−formatではShはデスティネーションオペランドの指
定フィールド、Rnはソースオペランドのレジスタ指定フ
ィールド、RRはShのオペランドサイズの指定をあらわ
す。レジスタ上に置かれたソースオペランドのサイズ
は、32ビットに固定されている。レジスタ側とメモリ側
のサイズが異なり、ソース側のサイズが大きい場合にあ
ふれた部分の切捨てとオーバーフローチェックが行なわ
れる。

第10図はレジスターレジスタ間演算命令のフォーマット
（Ｒ−format）である。Rnはデスティネーションレジス
タの指定フィールドRmはソースレジスタの指定フィール
ドである。オペランドサイズは32ビットのみである。

第11図はリテラル−メモリ間演算命令のフォーマット
（Ｑ−format）である。MMはディスティネーションオペ
ランドサイズの指定フィールド、＃はリテラルによるソ
ースオペランドの指定フィールド、Shはデスティネーシ
ョンオペランドの指定フィールドである。

第12図は即値−メモリ間演算命令のフォーマット（Ｉ−
format）である。MMはオペランドサイズの指定フィール
ド（ソース，ディスティネーションで共通）、Shはデス
ティネーションオペランドの指定フィールドである。Ｉ
−formatの即値のサイズは、デスティネーション側のオ
ペランドのサイズと共通に8,16,32ビットとなり、ゼロ
拡張、符号拡張は行なわれない。

（1.2）一般形１オペンランド命令 第13図は１オペランド命令の一般形フォーマット（G1−
format）である。MMはオペランドサイズの指定フィール
ドである。一部のG1−format命令では、Eaの拡張部以外
にも拡張部がある。また、MMを使用しない命令もある。

（1.3）一般形２オペランド命令 第14図から第16図は２オペランド命令の一般形フォーマ
ットである。このフォーマットに含まれるのは、８ビッ
トで指定する一般形アドレッシングモードのオペランド
が最大２つ存在する命令である。オペランドの総数自体
は３つ以上になる場合がある。

第14図は第一オペランドがメモリ読みだしを必要とする
命令のフォーマット（Ｇ−format）である。EaMはデス
ティネーションオペランドの指定フィールド、MMはデス
ティネーションオペランドサイズの指定フィールド、Ea
Rはソースオペランド指定フィールド、RRはソースオペ
ランドサイズの指定フィールドである。一部のＧ−form
at命令では、EaMやEaRの拡張部以外にも拡張部がある。

第15図は第一オペランドが８ビット即値の命令のフォー
マット（Ｅ−format）である。EaMはデスティネーショ
ンオペランドの指定フィールド、MMはデスティネーショ
ンオペランドサイズの指定フィールド、＃はソースオペ
ランド値である。

Ｅ−formatとＩ−formatとは機能的には似たものである
が、考え方の点では大きく違っている。Ｅ−formatはあ
くまでも２オペランド一般形（Ｇ−format）の派生形で
あり、ソースオペランドのサイズが８ビット固定、ディ
スティネーションオペランドのサイズが8/16/32ビット
から選択となっている。つまり、異種サイズ間の演算を
前提とし、デスティネーションオペランドのサイズに合
わせて８ビットのソースオペランドがゼロ拡張または符
号拡張される。一方、Ｉ−formatは、特に転送命令、比
較命令で頻度の多い即値のパターンを短縮形にしたもの
であり、ソースオペランドとディスティネーションオペ
ランドのサイズは等しい。

第16図は第一オペランドがアドレス計算のみの命令のフ
ォーマット（GA−format）である。EaWはデスティネー
ションオペランドの指定フィールド、WWはデスティネー
ションオペランドサイズの指定フィールド、EaAはソー
スオペランドの指定フィールドである。ソースオペラン
ドとしては実行アドレスの計算結果自体が使用される。

第17図はショートブランチ命令のフォーマットである。
ccccは分岐条件指定フィールド、disp:8はジャンプ先と
の変位指定フィールド、本発明のデータ処理装置では８
ビットで変位を指定する場合には、ビットパターンでの
指定値を２倍して変位値とする （1.4）アドレッシングモード 本発明のデータ処理装置のアドレッシングモード指定方
法には、レジスタを含めて６ビットで指定する短縮形
と、８ビットで指定する一般形がある。

未定義のアドレッシングモードを指定した場合や、意味
的に考えて明らかにおかしなアドレッシングモードの組
み合わせを指定した場合には、未定義命令を実行した場
合と同じく予約命令例外を発生し、例外処理を起動す
る。

これに該当するのは、デスティネーションが即値モード
の場合、アドレス計算を伴うべきアドレッシングモード
指定フィールドで即値モードを使用した場合などであ
る。

第18図から第28図に示すフォーマットの図中で使われる
記号つぎの通りである。

Rnレジスタ指定 （Sh）６ビットの短縮形アドレッシングモードでの指定
方法 （Ea）８ビットの一般形アドレッシングモードでの指定
方法 フォーマットの図で点線で囲まれた部分は、拡張部を示
す。

（1.4.1）基本アドレッシングモード 本発明のデータ処理装置は様々なアドレッシングモード
をサポートする。そのうち、本発明のデータ処理装置で
サポートする基本アドレッシングモードには、レジスタ
直接モード、レジスタ間接モード、レジスタ相対間接モ
ード、即値モード、絶対モード、PC相対間接モード、ス
タックポップモード、スタックプッシユモードがある。

レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとする。フォーマットは第18図に示す。Rnは汎用
レジスタの番号を示す。

レジスタ間接モードは、レジスタの内容をアドレスとす
るメモリの内容をオペランドとする。フォーマットは第
19図に示す。Rnは汎用レジスタの番号を示す。

レジスタ相対間接は、ディスプレースメント値が16ビッ
トか32ビットかにより、２種類ある。それぞれ、レジス
タの内容に16ビットまたは32ビットのディスプレースメ
ント値を加えた値をアドレスとするメモリの内容をオペ
ランドとする。フォーマットは第20図に示す。Rnは汎用
レジスタの番号を示す。disp:16とdisp:32は、それぞ
れ、16ビットのディスプレースメント値、32ビットのデ
ィスプレースメント値を示す。ディスプレースメント値
は符号付きとして扱う。

即値モードは、命令コード中で指定されるビットパター
ンをそのまま２進数と見なしてオペランドする。フォー
マットは第21図に示す。imm_dataは即値を示す。imm_da
taのサイズは、オペランドサイズとして命令中で指定さ
れる。

絶対モードは、アドレス値16ビットで示されるか32ビッ
トで示されるかにより２種類ある。それぞれ、命令コー
ド中で指定される16ビットまたは32ビットのビットパタ
ーンをアドレスとしたメモリの内容をオペランドとす
る。フォーマットは第22図に示す。abs:16とabs:32は、
それぞれ、16ビットのアドレス値を示す。abs:16でアド
レスが示されるときは指定されたアドレス値を32ビット
に符号拡張する。

PC相対間接モードは、ディスプレースメント値16ビット
か32ビットかにより、２種類ある。それぞれ、プログラ
ムカウンタの内容に16ビットまたは32ビットのディスプ
レースメント値を加えた値をアドレスとするメモリの内
容をオペランドとする。フォーマットは第23図に示す。
disp:16とdisp:32は、それぞれ、16ビットのディスプレ
ースメント値、32ビットのディスプレースメント値を示
す。ディスプレースメント値は符号付きとして扱う。PC
相対間接モードにおいて参照されるプログラムカウンタ
の値は、そのオペランドを含む命令の先頭アドレスであ
る。多段間接アドレシングモードにおいてプログラムカ
ウンタの値が参照される場合にも、同じように命令先頭
のアドレスをPC相対の基準値として使用する。

スタックポップモードはスタックポインタ（SP）の内容
をアドレスとするメモリの内容をオペランドとする。オ
ペランドアクセス後、SPをオペランドサイズだけインク
リメントする。例えば、32ビットデータを扱う時には、
オペランドアクセス後にSPが＋４だけ更新される。B,H
のサイズのオペランドに対するスタックポップモードの
指定も可能であり、それぞれSPが＋1,＋２だけ更新され
る、フォーマットは第24図に示す。オペランドに対しス
タックポップモードが意味を持たないものに対しては、
予約命令例外を発生する。具体的に予約命令例外となる
のは、writeオペランド、read−modify−writeオペラン
ドに対するスタックポップモード指定である。

スタックプッシユモードはSPの内容をオペランドサイズ
だけデクリメントした内容をアドレスとするメモリの内
容をオペランドとする。スタックプッシユモードではオ
ペランドアクセス前にSPがデクリメントされる。例え
ば、32ビットデータを扱う時には、オペランドアクセス
前にSPが−４だけ更新される。B,Hのサイズのオペラン
ドに対するスタックプッシユモードの指定も可能であ
り、それぞれSPが−1,−２だけ更新される。フォーマッ
トは第25図に示す。オペランドに対してスタックプッシ
ユモードが意味を持たないものに対しては、予約命令例
外を発生する。具体的に予約命令例外となるのは、read
オペランド、read−modify−writeオペランドに対する
スタックプッシユモード指定である。

（1.4.2）多段間接アドレッシングモード 複雑なアドレッシングも、基本的には加算と間接参照の
組み合わせに分解することができる。したがって、加算
と間接参照のオペレーションをアドレッシングのプリミ
ティブとして与えておき、それを任意に組み合わせるこ
とができれば、どんな複雑なアドレッシングモードをも
実現することができる。本発明のデータ処理装置の多段
間接アドレッシングモードはこのような考え方にたった
アドレッシングモードである。複雑なアドレッシングモ
ードは、モジユール間のデータ参照やAI言語の処理系に
特に有用である。

多段間接アドレッシングモードを指定するとき、基本ア
ドレッシングモード指定フィールドでは、レジスタベー
ス多段間接モード、PCベース多段間接モード、絶対ベー
ス多段間接モードの３種類の指定方法のうちいずれか１
つを指定する。

レジスタベース多段間接モードはレジスタの値を、拡張
する多段間接アドレッシングのベース値とするアドレッ
シングモードである。フォーマットは第26図に示す。Rn
は汎用レジスタの番号を示す。

PCベース多段間接モードはプログラムカウンタの値を、
拡張する多段間接アドレッシングのベース値とするアド
レッシングモードである。フォーマットは第27図に示
す。

絶対ベース多段間接モードはゼロを、拡張する多段間接
アドレッシングのベース値とするアドレッシングモード
である。フォーマットは第28図に示す。

拡張する多段間接モード指定フィールドは、16ビットを
単位としており、これを任意回繰り返す。１段の多段間
接モードにより、ディスプレースメントの加算、インデ
クスレジスタのスケーリング（×１、×２、×４、×
８）と加算、メモリの間接参照、を行なう。多段間接モ
ードのフォーマットは第29図で示す。各フィールドは以
下に示す意味をもつ。

Ｅ＝0:多段間接モード継続 Ｅ＝1:アドレス計算終了 tmp＝＝＞address of operand Ｉ＝0:メモリ間接参照なし tmp＋disp＋Rx＊Scale＝＝＞tmp Ｉ＝1:メモリ間接参照あり mem〔tmp＋disp＋Rx＊Scale〕＝＝＞tmp Ｍ＝0:＜Rx＞をインデクスとして使用 Ｍ＝1:特殊なインデクス ＜Rx＞＝０インデクス値を加算しない（Rx＝０） ＜Rx＞＝１プログラムカウンタをインデクス値として使
用（Rx＝PC） ＜Rx＞＝２〜reserved Ｄ＝0:多段間接モード中の４ビットのフィールドd4の値
を４倍してディスプレースメント値とし、これを加算す
る。d4は符号付きとして扱い、オペランドのサイズとは
関係なく必ず４倍して使用する。

Ｄ＝1:多段間接モードの拡張部で指定されたdispx（16/
32ビット）をディスプレースメント値とし、これを加算
する。

拡張部のサイズはd4フィールドで指定する。

d4＝0001dispxは16ビット d4＝0010dispxは32ビット XX:インデクスのスケール（scale＝1/2/4/8） プログラムカウンタに対して×２、×４、×８のスケー
リングを行なった場合には、その段の処理終了後の中間
値（tmp）として、不定値が入る。この多段間接モード
によって得られる実効アドレスは予測できない値となる
が、例外は発生しない。プログラムカウンタに対するス
ケーリングの指定は行なってはいけない。

多段間接モードによる命令フォーマットのバリエーショ
ンを第30図、第31図に示す。第30図は多段間接モードが
継続するか終了するかのバリエーションを示す。第31図
はディスプレースメントのサイズのバリエーションを示
す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少ないとしても、コンパイラとし
ては必ず正しいコードを発生できなければならないから
である。このため、フォーマット上、任意の段数が可能
になっている。

（1.5）例外処理 本発明のデータ処理装置ではソフトウエア負荷の軽減の
ため、豊富な例外処理機能をもつ、本発明のデータ処理
装置では例外処理は、命令処理を再実行するもの（例
外）、命令処理を完了するもの（トラップ）、割込の３
種類に分けて名称をつけている。また本発明のデータ処
理装置では、この３種の例外処理と、システム障害を総
称してEITと呼ぶ。

（２）機能ブロックの構成 第２図に本発明のデータ処理装置のブロック図を示す。
本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令フェッチ部（51）、命令デコード部（52）、PC
計算部（53）、オペランドアドレス計算部（54）、マイ
クロROM部（55）、データ演算部（56）、外部バスイン
ターフェイス部（57）に分かれる。第２図では、その他
にCPU外部にアドレスを出力するアドレス出力回路（5
8）とCPU外部とデータの入出力を行うデータ入出力回路
（59）を他の機能ブロック部と分けて示した。

（2.1）命令フェッチ部 命令フェッチ部（51）にはブランチバッファ、命令キユ
ーとその制御部などがあり、次にフェッチすべき命令の
アドレスを決定して、ブランチバッファやCPU外部のメ
モリから命令をフェッチする。ブランチバッファへの命
令登録も行う。

ブランチバッファは小規模であるためセレクティブキャ
ッシュとして動作する。ブランチバッファの動作の詳細
は特願昭61−202041で詳しく述べられている。

次にフェッチすべき命令のアドレスは命令キューに入力
すべき命令のアドレスとして専用のカウンタで計算され
る。分岐やジャンプが起きたときには、新たな命令のア
ドレスが、PC計算部（53）やデータ演算部（56）より転
送されてくる。

CPU外部のメモリから命令をフェッチするときは、外部
バスインターフェイス部（57）を通して、フェッチすべ
き命令のアドレスをアドレス出力回路（58）からCPU外
部に出力し、データ入出力回路（59）をから命令コード
をフェッチする。

バッファリングした命令コードのうち、命令デコード部
（52）で次にデコードすべき命令コードを命令デコード
部（52）に出力する。

（2.2）命令デコード部 命令デコード部（52）では基本的に16ビット（ハーフワ
ード）単位に命令コードをデコードする。このブロック
には第１ハーフワードに含まれるオペコードをデコード
するFHWデコーダ、第２、第３ハーフワードに含まれる
オペコードをデコードするNFHWデコーダ、アドレッシン
グモードをデコードするアドレッシングモードデコーダ
が含まれる。

さらにFHWデコーダやNFHWデコーダの出力をさらにデコ
ードして、マイクロROMのエントリアドレスを計算する
デコーダ２、条件分岐命令の分岐予測を行う分岐予測機
構、オペランドアドレス計算のときのパイプラインコン
フリクトをチェックするアドレス計算コンフリクトチェ
ック機構も含まれる。

命令フェッチ部より入力された命令コードを２クロック
につき０〜６バイトのデコードする。デコード結果のう
ち、データ演算部（56）での演算に関する情報がマイク
ロROM部（55）に、オペランドアドレス計算に関係する
情報がオペランドアドレス計算部（54）に、PC計算に関
係する情報がPC計算部（53）に、それぞれ出力される。

（2.3）マイクロROM部 マイクロROM部（55）には主にデータ演算部（56）を制
御するマイクロプログラムが格納されているマイクロRO
M、マイクロシーケンサ、マイクロ命令デコーダなどが
含まれる。マイクロ命令はマイクロROMから２クロック
に１度読み出される。マイクロシーケンサはマイクロプ
ログラムで示されるシーケンス処理の他に、例外、割
込、トラップ（この３つをあわせてEITと呼ぶ）の処理
をハードウエア的に受付ける。またマイクロROM部はス
トアバッファの管理も行う。マイクロROM部には命令コ
ードに依存しない割込みや演算実行結果によるフラッグ
情報と、デコーダ２の出力など命令デコード部の出力が
入力される。マイクロデコーダの出力は主にデータ演算
部（56）に対して出力されるが、ジャンプ命令の実行に
よる他の先行処理中止情報など一部の情報は他のブロッ
クへも出力される。

（2.4）オペランドアドレス計算部 オペランドアドレス計算部（54）は、命令デコード部
（52）のアドレスデコーダなどから出力されたオペラン
ドアドレス計算に関係する情報によりハードワイヤード
制御される。このブロックではオペランドのアドレス計
算に関するほとんどの処理が行われる。メモリ間接アド
レシングのためのメモリアクセスのアドレスやオペラン
ドアドレスがメモリにマップされたI/O領域に入るかど
うかのチェックも行われる。

アドレス計算結果は外部バスインターフェイス部（57）
に送られる。アドレス計算に必要な汎用レジスタやプロ
グラムカウンタの値はデータ演算部より入力される。

メモリ間接アドレッシングを行うときは外部バスインタ
ーフェイス部（57）を通してアドレス出力回路（58）か
らCPU外部に参照すべきメモリアドレスを出力し、デー
タ入出力部（59）から入力された間接アドレス値を命令
デコード部（52）をそのまま通過させてフェッチする。

（2.5）PC計算部 PC計算部（53）は命令デコード部（52）から出力される
PC計算に関係する情報でハードワイヤードに制御され、
命令のPC値を計算する。本特許のデータ処理装置は可変
長命令セットを持っており、命令をデコードしてみない
とその命令の長さが判らない。PC計算部（53）は、命令
デコード部（52）から出力される命令長をデコード中の
命令のPC値に加算することによりつぎの命令のPC値を作
り出す。また、命令デコード部（52）が、分岐命令をデ
コードしてデコード段階での分岐を指示したときは命令
長の代わりに分岐変位を分岐命令のPC値に加算すること
により分岐先命令のPC値を計算する。分岐命令に対して
命令デコード段階で分岐を行うことを本発明のデータ処
理装置ではプリブランチと呼ぶ。プリブランチの方法に
ついては特願昭61−204500と特願昭61−200557で詳しく
述べられている。

PC計算部（53）の計算結果は各命令のPC値として命令の
デコード結果とともに出力されるほか、プリブランチ時
には、次にデコードすべき命令のアドレスとして命令フ
ェッチ部に出力される。

また、次に命令デコード部（52）でデコードされる命令
の分岐予測のためのアドレスにも使用される。分岐予測
の方法については特願昭62−8394で詳しく述べられてい
る。

（2.6）データ演算部 データ演算部（56）はマイクロプログラムにより制御さ
れ、マイクロROM部（55）の出力情報に従い、各命令の
機能を実現するのに必要な演算をレジスタと演算器で実
行する。演算対象となるオペランドがアドレスや即値の
場合は、オペランドアドレス計算部（54）で計算された
アドレスや即値を外部バスインターフェイス部（57）を
通過させて得る。また、演算対象となるオペランドがCP
U外部のメモリにあるデータの場合は、アドレス計算部
（54）で計算されたアドレスをバスインターフェイス部
（57）がアドレス出力回路（58）から出力して、CPU外
部のメモリからフェッチしたオペランドをデータ入出力
回路（59）から得る。

演算器としてはALU、バレルシフタ、プライオリティエ
ンコーダやカウンタ、シフトレジスタなどがある。レジ
スタと主な演算器の間は３バスで結合されており、１つ
のレジスタ間演算を指示する１マイクロ命令を２クロッ
クサイクルで処理する。

データ演算のときCPU外部のメモリをアクセスする必要
がある時はマイクロプログラムの指示により外部バスイ
ンターフェイス部（57）を通してアドレス出力回路（5
8）からアドレスをCPU外部に出力し、データ入出力回路
（59）を通して目的のデータをフェッチする。

CPU外部のメモリにデータをストアするときは外部バス
インターフェイス部（57）を通してアドレス出力回路
（58）よりアドレスを出力すると同時に、データ入出力
回路（59）からデータをCPU外部に出力する。オペラン
ドストアを効率的に行うためデータ演算部（56）には４
バイトのストアバッファがある。

ジャンプ命令の処理や例外処理などを行って新たな命令
アドレスをデータ演算部（56）が得たときはこれを命令
フェッチ部（51）とPC計算部（53）に出力する。

（2.7）外部バスインターフェイス部 外部バスインターフェイス部（57）は本特許のデータ処
理装置の外部バスでの通信を制御する。メモリのアクセ
スはすべてクロック同期で行われ、最小２クロックサイ
クルで行うことができる。

メモリに対するアクセス要求は命令フェッチ部（51）、
アドレス計算部（54）、データ演算部（56）から独立に
生じる。外部バスインターフェイス部（57）はこれらの
メモリアクセス要求を調停する。さらにメモリとCPUを
結ぶデータバスサイズである32ビット（ワード）の整置
境界をまたぐメモリ番地にあるデータのアクセスは、こ
のブロック内で自動的にワード境界をまたぐことを検知
して、２回のメモリアクセスに分解して行う。

プリフェッチするオペランドとストアするオペランドが
重なる場合の、コンフリクト防止処理やストアオペラン
ドからフェッチオペランドへのバイパス処理も行う。

（３）パイプライン機構 本発明のデータ処理装置のパイプライン処理は第３図に
示す構成となる。命令のプリフェッチを行う命令フェッ
チステージ（IFステージ（31））、命令のデコードを行
うデコードステージ（Ｄステージ（32））、オペランド
のアドレス計算を行うオペランドアドレス計算ステージ
（Ａステージ（33））、マイクロROMアクセス（特にＲ
ステージ（36）と呼ぶ）とオペランドのプリフェッチ
（特にOFステージ（37）と呼ぶ）を行うオペランドフェ
ッチステージ（Ｆステージ（34））、命令の実行を行う
実行ステージ（Ｅステージ（35））の５段構成をパイプ
ライン処理の基本とする。Ｅステージ（35）では１段の
ストアバッファがあるほか、高機能命令の一部は命令実
行自体をパイプライン化するため、実際には５段以上の
パイプライン処理効果がある。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立動作する。各ステージは１
回の処理を最小２クロックで行うことができる。従って
理想的には２クロックごとに次々とパイプライン処理が
進行する。

本発明のデータ処理装置にはメモリ−メモリ間演算や、
メモリ間接アドレッシングなど、基本パイプライン処理
１回だけでは処理が行えない命令があるが、本発明のデ
ータ処理装置はこれらの処理に対してもなるべく均衡し
たパイプライン処理が行えるように設計されている。複
数のメモリオペランドをもつ命令に対してはメモリオペ
ランドの数をもとに、デコード段階で複数のパイプライ
ン処理単位（ステップコード）に分解してパイプライン
処理を行うのである。パイプライン処理単位の分解方法
に関しては特願昭61−236456で詳しく述べられている。

IFステージ（31）からＤステージ（32）に渡される情報
は命令コードそのものである。Ｄステージ（32）からＡ
ステージに渡される情報は命令で指定された演算に関す
るもの（Ｄコード（41）と呼ぶ）と、オペランドのアド
レス計算に関係するもの（Ａコード（42）と呼ぶ）との
２つある。Ａステージ（33）からＦステージに渡される
情報はマイクロプログラムルーチンのエントリ番地やマ
イクロプログラムへのパラメータなどを含むＲコード
（43）と、オペランドのアドレスとアクセス方法指示情
報などを含むＦコードとの２つである。Ｆステージ（3
4）からＥステージ（35）に渡される情報は演算制御情
報とリテラルなどを含むＥコード（45）と、オペランド
やオペランドアドレスなどを含むＳコード（46）との２
つである。

Ｅステージ（35）以外のステージで検出されたEITはそ
のコードがＥステージ（35）に到達するまではEIT処理
を起動しない。Ｅステージ（35）で処理されている命令
のみが実行段階の命令であり、IFステージ（31）〜Ｆス
テージ（34）で処理されている命令はまだ実行段階に至
っていないのでる。従ってＥステージ（35）以外で検出
されたEITは検出したことをステップコード中に記録し
て次のステージに伝えられるのみである。

（3.1）パイプライン処理単位 （3.1.1）命令コードフィールドの分類 本発明のデータ処理装置のパイプライン処理単位は命令
セットのフォーマットの特徴を利用して決定されてい
る。（１）の節で述べたように、本発明のデータ処理装
置の命令は２バイト単位の可変長命令であり、基本的に
は（２バイトの命令基本部＋０〜４バイトのアドレッシ
ング拡張部）を１〜３回繰り返すことにより命令が構成
されている。

命令基本部には多くの場合オペコード部とアドレッシン
グ指定部があり、インデックスアドレッシングやメモリ
間接アドレッシングが必要なときにはアドレッシング拡
張部の代わりに（２バイトの多段間接モード指定部＋０
〜４バイトのアドレッシング拡張部）が任意個付く。ま
た、命令により２または４バイトの命令固有の拡張部が
最後に付く。

命令基本部には命令のオペコード、基本アドレッシング
モード、リテラルなどが含まれる。アドレッシング拡張
部はディスプレースメント、絶対アドレス、即値、分岐
命令の変位のいずれかである。命令固有の拡張部にはレ
ジスタマップ、Ｉ−format命令の即値指定などがある。
第32図で本発明のデータ処理装置の基本的命令フォーマ
ットの特徴を示す。

（3.1.2）ステップコードへの命令の分解 本発明のデータ処理装置では上記の命令フォーマットの
特徴を生かしたパイプライン処理を行う。Ｄステージ
（32）では（２バイトの命令基本部＋０〜４バイトのア
ドレッシング拡張部）、（多段間接モード指定部＋アド
レッシング拡張部）または命令固有の拡張部を１つのデ
コード単位として処理する。各回のデコード結果をステ
ップコードと呼び、Ａステージ（33）以降ではこのステ
ップコードをパイプライン処理の単位としている。ステ
ップコードの数は命令ごとに固有であり、多段間接モー
ド指定を行わないとき、１つの命令は最小１個、最大３
個のステップコードに分かれる。多段間接モード指定が
あればそれだけステップコードが増える。ただし、これ
は後で述べるようにデコード段階のみである。

（3.1.3）プログラムカウンタの管理 本発明のデータ処理装置のパイプライン上に存在するス
テップコードはすべて別命令に対するものである可能性
があり、プログラムカウンタの値はステップコードごと
に管理する。すべてのステップコードはそのステップコ
ードのもとになった命令のプログラムカウンタ値をも
つ。ステップコードに付属してパイプラインの各ステー
ジを流れるプログラムカウンタ値はステッププログラム
カウンタ（SPC）と呼ぶ、SPCはパイプラインステージを
次々と受け渡されていく。

（3.2）各パイプラインステージの処理 各パイプラインステージの入出力ステップコードには第
３図に示したように便宜上名前が付けられている。また
ステップコードはオペコードに関する処理を行い、マイ
クロROMのエントリ番地やＥステージ（35）に対するパ
ラメータなどになる系列とＥステージ（35）のマイクロ
命令に対するオペランドになる系列の２系列がある。

（3.2.1）命令フェッチステージ 命令フェッチステージ（IFステージ（31））は命令をメ
モリやブランチバッファからフェッチし、命令キューに
入力して、Ｄステージ（32）に対して命令コードを出力
する。命令キューの入力は整置された４バイト単位で行
う。メモリから命令をフェッチするときは整置された４
バイトにつき最小２クロックを要する。ブランチバッフ
ァがヒットした時は整置された４バイトにつき１クロッ
クでフェッチ可能である。命令キューの出力単位は２バ
イトごとに可変であり、２クロックの間に最大６バイト
まで出力できる。また分岐の直後には命令キューをバイ
パスして命令基本部２バイトを直接命令デコーダに転送
することもできる。

ブランチバッファへの命令の登録やクリアなどの制御、
プリフェッチ先命令アドレスの管理や命令キューの制御
もIFステージ（31）で行う。

IFステージ（31）で検出するEITには命令をメモリから
フェッチするときのバスアクセス例外や、メモリ保護違
反などによるアドレス変換例外がある。

（3.2.2）命令デコードステージ 命令デコードステージ（Ｄステージ（32））はIFステー
ジ（31）から入力された命令コードをデコードする。デ
コードは命令デコード部（52）のFHWデコーダ、NFHWデ
コーダ、アドレッシングモードデコーダを使用して、２
クロック単位に１度行ない、１回のデコード処理で、０
〜６バイトの命令コードを消費する（RET命令の復帰先
アドレスを含むステップコードの出力処理などでは命令
コードを消費しない）。１回デコードでＡステージ（3
3）に対してアドレス計算情報であるＡコード（42）で
ある約35ビットの制御コードと最大32ビットアドレス修
飾情報と、オペコードの中間デコード結果であるＤコー
ド（41）である約50ビットの制御コードと８ビットのリ
テラル情報と、を出力する。

Ｄステージ（32）では各命令のPC計算部（53）の制御、
分岐予測処理、プリブランチ命令に対するプリブランチ
処理、命令キューからの命令コード出力処理も行う。

Ｄステージ（32）で検出するEITには予約命令例外、プ
リブランチ時の奇数アドレスジャンプトラップがある。
また、IFステージ（31）より転送されてきた各種EITは
ステップコード内にエンコードする処理をしてＡステー
ジ（33）に転送する。

Ｄステージ（32）において、多段間接アドレッシングモ
ードを処理する場合は、２バイトの命令基本部を一つの
デコード単位として処理し、Ｄコード（41）、Ａコード
（42）を生成すると共に、（多段間接モード指定部＋ア
ドレッシング拡張部）を１つのデコード単位として処理
し、Ｄコード（41）、Ａコード（42）を生成する。

（3.2.3）オペランドアドレス計算ステージ オペランドアドレス計算ステージ（Ａステージ（33））
は処理が大きく２つに分かれる。１つは命令デコード部
（52）のデコーダ２を使用して、オペコードの後段デコ
ードを行う処理で、他方はオペランドアドレス計算部
（54）でオペランドアドレスの計算を行う処理である。

オペコードの後段デコード処理はＤコード（41）を入力
とし、レジスタやメモリの書き込み予約及びマイクロプ
ログラムのエントリ番地とマイクロプログラムに対する
パラメータなどを含むＲコード（43）の出力を行う。な
お、レジスタやメモリの書き込み予約は、アドレス計算
で参照したレジスタやメモリの内容が、パイプライン上
を先行する命令で書き換えられ、誤ったアドレス計算が
行われるのを防ぐためのものである。レジスタやメモリ
の書き込み予約はデッドロックを避けるため、ステップ
コードごとに行うのではなく命令ごとに行う。レジスタ
やメモリの書き込み予約については特願昭62−144394で
詳しく述べられている。

オペランドアドレス計算処理はＡコード（42）を入力と
し、Ａコード（42）に従いオペランドアドレス計算部
（54）で加算やメモリ間接参照を組み合わせてアドレス
計算を行い、その計算結果をＦコード（44）として出力
する。この際、アドレス計算に従うレジスタやメモリの
読み出し時にコンフリクトチェックを行い、先行命令が
レジスタやメモリに書き込み処理を終了していないため
コンフリクトが指示されれば、先行命令がＥステージ
（35）で書き込み処理を終了するまで待つ。また、オペ
ランドアドレスやメモリ間接参照のアドレスがメモリに
マップされたI/O領域に入るかどうかのチェックも行
う。

Ａステージ（33）で検出するEITには予約命令例外、特
権命令例外、バスアクセス例外、アドレス変換例外、メ
モリ間接アドレッシングのときのオペランドブレイクポ
イントヒットによるデバッグトラップがある。Ｄコード
（41）、Ａコード（42）自体がEITを起こしたことを示
しておれば、Ａステージ（33）はそのコードに対してア
ドレス計算処理をせず、そのEITをＲコード（43）がＦ
コード（44）に伝える。

Ａステージ（33）において、多段間接モードの処理を行
う場合、まず、Ｄステージ（32）で命令基本部によって
生成されたＤコード（41）を基にしてデコード処理を行
い、Ｒコード（43）を生成してＦコード（44）が生成す
るまでデコーダ２がＲコードを保持しておく。また、Ｄ
ステージ（32）で命令基本部によって生成されたＡコー
ド（42）を基にしてオペランドアドレス計算部（54）が
アドレス計算の中間結果を保持する。次にＤステージ
（32）で（多段間接モード指定部＋アドレッシング拡張
部）によって生成されたＤコード（41）にはＤステージ
（32）でのEIT情報しか意味を持っていないので、デコ
ード２によるデコード処理は行わず、ＤステージでEIT
が発生したか否かを検知する。また、Ｄステージ（32）
で（多段間接モード指定部＋アドレッシング拡張部）に
よって生成されたＡコード（42）及び先ほどのアドレス
計算中間結果を基にして、アドレス計算及びメモリ間接
参照がある場合にはそれを行ってアドレス計算が終了す
るまで次の（多段間接モード指定部＋アドレッシング拡
張部）によって生成されたＤコード（41）、Ａコード
（42）を入力して処理を繰り返す。そして、アドレス計
算が終了し、Ｆコード（44）が生成されるとデコーダ２
が保持しておいたＲコード（43）と共にＦステージ（3
4）に出力される。

（3.2.4）マイクロROMアクセスステージ オペランドフェッチステージ（Ｆステージ（34）も処理
が大きく２つに分かれる。１つはマイクロROMのアクセ
ス処理であり、特にＲステージ（36）と呼ぶ。他方はオ
ペランドプリフェッチ処理であり、特にOFステージ（3
7）と呼ぶ。Ｒステージ（36）とOFステージ（37）は必
ずしも同時に動作するわけではなく、メモリアクセス権
が獲得できるかどうかなどに依存して、独立に動作す
る。

Ｒステージ（36）の処理であるマイクロROMアクセス処
理はＲコードに対して次のＥステージでの実行に使用す
る実行制御コードであるＥコードを作り出すためのマイ
クロROMアクセスとマイクロ命令デコード処理である。
１つのＲコードに対する処理が２つ以上のマイクロプロ
グラムステップに分解される場合、マイクロROMはＥス
テージ（35）で使用され、次のＲコード（43）はマイク
ロROMアクセス待ちになる。Ｒコード（43）に対するマ
イクロROMアクセスが行われるのはその前のＥステージ
（35）での最後のマイクロ命令実行の時である。本発明
のデータ処理装置ではほとんどの基本命令は１マイクロ
プログラムステップ行われるため実際にはＲコード（4
3）に対するマイクロROMアクセスが次々と行われること
が多い。

Ｒステージ（36）で新たに検出するEITはない。Ｒコー
ド（36）が命令処理再実行型のEITを示しているときは
そのEIT処理に対するマイクロプログラムが実行される
のでＲステージ（36）はそのＲコード（43）に従ったマ
イクロ命令をフェッチする。Ｒコード（43）が奇数アド
レスジャンプトラップを示しているときＲステージ（3
6）はそれをＥコード（45）に伝える。これはプリブラ
ンチに対するもので、Ｅステージ（35）ではそのＥコー
ド（45）で分岐が生じなければそのプリブランチを有効
として奇数アドレスジャンプトラップを発生する。

（3.2.5）オペランドフェッチステージ オペランドフェッチステージ（OFステージ（37））はＦ
ステージ（34）で行う上記の２つの処理のうちオペラン
ドプリフェッチ処理を行う。

オペランドプリフェッチはＦコード（44）を入力とし、
フェッチしたオペランドとそのアドレスをＳコード（4
6）として出力する。１つのＦコード（44）ではワード
境界をまたいでもよいが４バイト以下のオペンランドフ
ェッチを指定する。Ｆコード（44）にはオペランドのア
クセスを行うかどうかの指定も含まれており、Ａステー
ジ（33）で計算したオペランドアドレス自体や即値をＥ
ステージ（35）に転送する場合にはオペランドプリフェ
ッチは行わず、Ｆコード（44）の内容をＳコード（46）
として転送する。プリフェッチしようとするオペランド
とＥステージ（35）が書き込み処理を行おうとするオペ
ランドが一致するときは、オペランドプリフェッチはメ
モリから行わず、バイパスして行なう。またI/O領域に
対してはオペランドプリフェッチを遅延させ、先行命令
がすべて完了するまで待ってオペランドフェッチを行
う。

OFステージ（37）で検出するEITにはバスアクセス例
外、アドレス変換例外、オペランドプリフェッチに対す
るブレイクポイントヒットによるデバッグトラップがあ
る。Ｆコード（44）がデバッグトラップ以外のEITを示
しているときはそれをＳコード（46）に転送し、オペラ
ンドプリフェッチは行わない。Ｆコード（44）がデバッ
グトラップを示しているときはそのＦコード（44）に対
してEITを示していないときと同じ処理をすると共にデ
バッグトラップをＳコード（46）に伝える。

（3.2.6）実行ステージ 実行ステージ（Ｅステージ（35）はＥコード（45）、Ｓ
コード（46）を入力として動作する。このＥステージ
（35）が命令を実行するステージであり、Ｆステージ
（34）以前のステージで行われた処理はすべてＥステー
ジ（35）のための前処理である。Ｅステージ（35）でジ
ャンプ命令が実行されたり、EIT処理が起動されたりし
たときは、IFステージ（31）〜Ｆステージ（34）までの
処理はすべて無効化される。Ｅステージ（35）はマイク
ロプログラムにより制御され、Ｒコード（45）に示され
たマイクロプログラムのエントリ番地からの一連のマイ
クロプログラムを実行することにより命令を実行する。

マイクロROMの読み出しとマイクロ命令の実行はパイプ
ライン化されて行われる。従ってマイクロプログラムで
分岐で起きたときは１マイクロステップの空きができ
る。また、Ｅステージ（35）はデータ演算部（56）にあ
るストアバッファを利用して、４バイト以内のオペラン
ドストアと次のマイクロ命令実行をパイプライン処理す
ることもできる。

Ｅステージ（35）ではＡステージ（33）で行ったレジス
タやメモリに対する書き込み予約をオペランドの書き込
みの後、解除する。

また条件分岐命令がＥステージ（35）で分岐を起こした
ときはその条件分岐命令に対する分岐予測が誤っていた
のであるから分岐履歴の書換えを行う。

Ｅステージ（35）で検出されるEITにはバスアクセス例
外、アドレス変換例外、デバッグトラップ、奇数アドレ
スジャンプトラップ、予約機能例外、不正オペランド例
外、予約スタックフォーマット例外、ゼロ除算トラッ
プ、無条件トラップ、条件トラップ、遅延コンテキスト
トラップ、外部割込、リセット割込、システム障害があ
る。

Ｅステージ（35）で検出されたEITはすべてEIT処理され
るがＥステージ以前のIFステージ（31）〜Ｆステージ
（34）の間で検出されるＲコード（43）やＳコード（4
6）に反映されているEITは必ずEIT処理されるとは限ら
ない。IFステージ（31）〜Ｆステージ（34）の間で検出
したが、先行の命令がＥステージ（35）でジャンプ命令
が実行されたなどの原因でＥステージ（35）まで到達し
なかったEITはすべてキャンセルされる。そのEITを起こ
した命令はそもそも実行されなかったことになる。

外部割込や遅延割込は命令の切れ目でＥステージ（35）
で直接受け付けられ、マイクロプログラムにより必要な
処理が実行される。その他の各種EITも処理はマイクロ
プログラムにより行われる。

（3.3）各パイプラインステージの状態制御 パイプラインの各ステージは入力ラッチと出力ラッチを
持ち、他のステージとは独立に動作することを基本とす
る。各ステージは１つ前に行った処理が終わり、その処
理結果を出力ラッチから次のステージの入力ラッチに転
送し、自分のステージの入力ラッチに次の処理に必要な
入力信号がすべてそろえば次の処理を開始する。

つまり、各ステージは、１つ前段のステージから出力さ
れてくる次の処理に対する入力信号がすべて有効とな
り、今の処理結果を後段のステージの入力ラッチに転送
して出力ラッチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号がすべてそろっている必要がある。入力信
号がそろっていないと、そのステージは待ち状態（入力
待ち）になる。出力ラッチから次のステージの入力ラッ
チへの転送を行うときは次のステージの入力ラッチが空
き状態になっている必要があり、次のステージの入力ラ
ッチが空きでない場合もパイプラインステージは待ち状
態（出力待ち）になる。必要なメモリアクセス権が獲得
できなかったり、処理しているメモリアクセスにウエイ
トが挿入されたり、その他のパイプラインコンフリクト
が生じると、各ステージの処理自体が遅延する。

（４）多段間接アドレッシングの詳細説明 メモリ相対間接アドレッシングモードの一つである多段
間接アドレッシングモードには、（1.4.2）に述べたよ
うにレジスタベース多段間接モード、PCベース多段間接
モード、絶対ベース多段間接モードがある。ここでは第
33図に示すようにアドレッシングモードをレジスタベー
ス多段間接モードとする二段の多段間接アドレッシング
モードの一般形１オペランド命令の場合を説明する。第
１の命令ヒットパターン（101）は、第13図に示すG1−f
ormat命令であり、その基本アドレッシングモード指定
フィールドを第26図で示すレジスタベース多段間接モー
ドに指定する。Rnはベースレジスタを示す。次に第２の
命令ビットパターン（102）は第29図で示す多段間接モ
ードのフォーマットである拡張部の２バイトである。こ
の拡張部の内容は、多段間接モード継続、メモリ間接参
照有り、スケーリングを４としてRx1をインデクスとし
て使用することを示す。そして、32ビットのdispxの値
をディスプレースメント値とする。第２の命令ビットパ
ターン（102）のあとに第３の命令ビットパターン（10
3）の16ビット、及び第４の命令ビットパターン（104）
の16ビットを一つの値とした32ビットのディスプレース
メントが付く。その次の第５の命令ビットパターン（10
5）は、先ほどと同様な多段間接モードのフォーマット
である拡張部である。この拡張部はアドレス計算終了、
メモリ間接参照なし、スケーリングを２としてRx2をイ
ンデクスとして使用、d4の値を４倍し符号拡張した値を
ディスプレースメント値とすることを示す。

結局、オペランドのアドレス計算としては、 mem〔Rn＋dispx＋Rx1＊４〕＋d4＊４＋Rx2＊２＝＝＞ address of operand が行われる。なお、mem〔Ａ〕はＡ番地のメモリ内容を
示す。

（５）アドレッシングモード処理部の機能ブロック構成 第１図は、本発明のデータ処理装置のアドレッシングモ
ード処理部の詳細な構成図を示す。

命令フェッチ部（51）にある命令キュー（１）は、命令
をプリフェッチし、命令デコード部（52）に命令コード
を出力する。

命令デコード部（52）にあるデコーダ１（２）は、FHW
デコーダ、NFHWデコーダ、アドレッシングモードデコー
ダ、Ｄコード、Ａコード生成回路とその制御回路からな
り、一段目のデコード処理が行われる。一段目のデコー
ド結果のうち、オペランドアドレス計算に関係する情報
がオペランドアドレス計算部（54）に、二段目のデコー
ド処理に関係する情報がデコード２（３）に、PC計算に
関係する情報がPC計算部（53）に、それぞれ出力され
る。

命令デコード部（52）にあるデコーダ２（３）は、デコ
ーダ１（２）の出力を入力として二段目のデコードす
る。二段目のデコード結果のうち、データ演算部（56）
での演算に関する情報がマイクロROM部（56）に、オペ
ランドフェッチに関係する情報がオペランドアドレス計
算部（54）に、それぞれ出力される。

Ｄステージプログラムカウンタ（４）は、Ｄステージ
（32）で用いられるプログラムカウンタであり、PC計算
部（53）で計算された値がPOバス（19）を通って入力さ
れる。

Ａステージプログラムカウンタ（５）は、Ａステージ
（33）で用いられるプログラムカウンタであり、Ｄステ
ージプログラムカウンタ（４）、POバス（19）、及びＡ
バス（20）に接続されている。

間接参照データレジスタ（６）は、メモリ間接参照時に
メモリから間接参照データを、データ入出力回路（59）
からDDバス（17）を通って格納する。また、この間接参
照データレジスタ（６）には整置回路が含まれている。

オペランドアドレス計算部（54）のインデクスレジスタ
（７）は、アドレス計算時にＡバス（20）からインデク
ス値を入力し、デコーダ１（２）から出力されるスケー
ル値を用いてスケーリングを行う。

オペランドアドレス計算部（54）のディスプレースメン
トレジスタ（８）はDISPバス（18）に接続されており、
即値、絶対、およびレジスタ相対アドレッシング等のデ
ィスプレースメントを必要とするアドレス計算時にディ
スプレースメント値が入力される。

オペランドアドレス計算部（54）のベースレジスタ
（９）は、Ａバス（20）に接続されており、レジスタ間
接、レジスタ相対アドレッシングモード時のレジスタの
内容が入力される。また、ベースレジスタ（９）は、DI
SPバス（18）、AOバス（22）と接続されている。多段間
接アドレッシングモードでメモリ間接参照ありの時のメ
モリからのデータの格納を行ったり、メモリ間接参照な
しでアドレス計算継続の場合の計算結果の格納も行う。

オペランドアドレス計算部（54）のアドレス加算器（1
0）は、インデクスレジスタ（７）、ディスプレースメ
ントレジスタ（８）、およびベースレジスタ（９）の値
を加算する。

オペランドアドレス計算部（54）のアドレス加算出力ラ
ッチ（11）はアドレス加算器（10）の加算結果を出力す
る出力ラッチであり、AOバス（22）に接続されている。

Ａステージ間接参照アドレスレジスタ（12）は、AOバス
（22）に接続されており、間接参照時にアドレスをセッ
トし、そのアドレスがAAバス（23）を通ってアドレス出
力回路（58）に入り間接参照が行われる。

オペランドフェッチアドレスレジスタ（13）は、AOバス
（22）に接続されており、オペランドのプリフェッチを
行うアドレス、および即値が入る。オペランドのプリフ
ェッチを行う場合には、AAバス（23）を介してフェッチ
アドレスをアドレス出力回路（58）に出力する。

SP演算部（14）は、各ステージ毎のスタックポインタの
値を計算する。

SP演算部（14）のＡステージスタックポインタ（15）
は、Ａステージ（33）でプッシュ、ポップに関するアド
レス計算を必要とするときにこの値が使用される。Ａス
テージスタックポインタ（15）はＡバス（20）に接続さ
れている。

汎用レジスタファイル（16）は、S1バス（21）、および
Ａバス（20）に接続されている。

DDバス（17）は、データ入出力回路（59）を通して外部
データバスに接続され、命令キュー（１）や間接参照デ
ータレジスタ（６）と接続されている。

DISPバス（18）は、Ｄステージ（32）で使用され命令キ
ュー（１）から出力された変位や即値をオペランドアド
レス計算部（54）に転送するバスである。DISPバス（1
8）はメモリ間接アドレッシングモード時、メモリから
フェッチしてきた値をオペランドアドレス計算部（54）
に転送するために使用される。

POバス（19）は、各ステージ間のプログラムカウンタと
接続されている。

Ａバス（20）は、Ａステージ（33）で使用され汎用レジ
スタファイル（16）のレジスタの値をオペランドアドレ
ス計算部（54）に転送するバスである。

S1バス（21）は、SP演算部（14）、汎用レジスタファイ
ル（16）、データ演算部（56）に接続されている。

AOバス（22）は、Ａステージ（33）で使用されアドレス
加算出力ラッチ（11）の値をベースレジスタ（９）、Ａ
ステージ間接参照アドレスレジスタ（12）、およびオペ
ランドフェッチアドレスレジスタ（13）に転送するバス
である。

AAバス（23）は、Ａステージ間接参照アドレスレジスタ
（12）やオペランドフェッチアドレスレジスタ（13）の
示すアドレス値を出力してアドレス出力回路（58）に転
送するために使用される。Ａステージ（33）でのメモリ
間接参照アドレスのフェッチやＦステージ（34）でのオ
ペランドのフェッチを行うときに使用する。

（６）多段間接アドレッシングを行う命令に対するパイ
プライン動作の詳細説明 第４図にＤステージ（32）の動作のフローチャートを示
す。

第５図にＡステージ（33）の動作のフローチャートを示
す。

今、命令キュー（１）に第１から第５までの命令ビット
パターン（（101）〜（105））が存在し、それ以前の命
令のＤステージ（32）でのデコード処理が終わり、その
処理結果であるＤコード（41）、Ａコード（42）をＡス
テージ（33）に転送すると、Ｄステージ（32）は、IFス
テージ（31）から命令コードを取り込み、処理を開始す
る。Ｄステージ（32）での動作は、デコーダ１（２）が
命令キュー（１）から第一の命令ビットパターン（10
1）である16ビットを取り込み、デコード処理を開始す
る。その結果、１組のＤコード（41）とＡコード（42）
のステップコード（以下、第1DAステップコードとす
る。）が生成される。このとき、Ａステージ（33）が以
前の命令のステップコードの処理が終わり、その処理結
果をＦステージ（34）に転送し、次のステップコード待
ちの状態であるとする。Ａステージ（33）は、Ｄステー
ジ（32）から第1DAステップコードを取り込み、処理を
開始する。このときのＡステージ（33）の動作は、以下
のようになる。

デコーダ２（３）は第1DAステップコードのＤコード（4
1）を用いて処理を開始する。それと共にオペランドア
ドレス計算部（54）は第1DAステップコードのＡコード
（42）を用いてRnで指定されるレジスタの内容が汎用レ
ジスタファイル（16）からＡバス（20）を通って、ベー
スレジスタ（９）に取り込まれる。このときディスプレ
ースメントレジスタ（８）及びインデクスレジスタ
（７）はクリアされる。ベースレジスタ（９）、ディス
プレースメントレジスタ（８）、及びインデクスレジス
タ（７）のレジスタ値がアドレス加算器（10）により加
算され、その加算結果はアドレス加算出力ラッチ（11）
にラッチされAOバス（22）を通って、ベースレジスタ
（９）に取り込まれる。第1DAステップコードの内容に
おいてアドレッシングモードが多段間接モードである
が、もし多段間接モードでなければ、Ａステージ（33）
でのデコー２（３）によるデコード処理、及びオペラン
ドアドレス計算部（54）によるアドレス計算を終えると
一組のＦコード（43）、Ｒコード（44）のステップコー
ドが生成される。しかし、アドレッシングモードが多段
間接モードの場合、Ｆコード（43）、Ｒコード（44）は
生成されず、Ａステージ（33）で必要な値を保持する。
実際にはデコーダ２の出力ラッチ（３）に値を保持す
る。そして、次のステップコードが取り込まれるのを待
つ。

さて、Ｄステージ（32）では第1DAステップコードを転
送すると、第33図の第２の命令ビットパターン（102）
である16ビットをIFステージ（31）から取り込み、処理
を開始する。このときのＤステージ（32）での動作は、
デコーダ１（２）が命令キュー（１）から第二の命令ビ
ットパターン（102）である16ビットを取り込みデコー
ド処理を開始する。デコードの結果、第33図の第３及び
第４の命令ビットパターン（（103）、（104））である
32ビットのディスプレースメント値をも取り込み、第２
の１組のＤコード（41）、Ａコード（42）（以下、第2D
Aステップコードとする。）を生成する。

そして、Ａステージ（33）ではＤステージ（32）から第
2DAステップコードを取り込み、処理を開始する。この
ときのＡステージ（33）の動作は、以下のようになる。

デコーダ２（３）は第2DAステップコードのＤコード（4
1）を用いて処理を開始する。このときデコード処理は
行わずＤコード（41）中のEIT情報だけを検知する。そ
れと共にオペランドアドレス計算部（54）は第1DAステ
ップコードのＡコード（42）を用いて、Rx1で指定され
るレジスタの内容が汎用レジスタファイル（16）からＡ
バス（20）を通ってインデクスレジスタ（７）に取り込
まれ、第2DAステップコードに含まれるスケール値＝10
により４倍される。また、32ビットのディスプレースメ
ント値は、ディスプレースメントレジスタ（８）に取り
込まれる。これら三つのレジスタ、つまり、インデクス
レジスタ（７）、ディスプレースメントレジスタ
（８）、及びベースレジスタ（９）のレジスタ値がアド
レス加算器（10）により加算される。このとき、ベース
レジスタ（９）には一つ前の演算結果（この場合ベース
レジスタ（９）の値）が保持されている。これらの加算
結果はアドレス加算出力ラッチ（11）にラッチされ、AO
バス（22）を通って、Ａステージ間接参照アドレスレジ
スタ（12）に格納されると共に、そこからAAバス（23）
を通りアドレス出力回路（58）を経てメモリ間接参照に
いく。

第2DAステップコードを転送した後のＤステージ（32）
は、第５の命令ビットパターンである16ビットをIFステ
ージ（31）から取り込み、処理を開始する。このときの
Ｄステージ（32）の動作は、デコーダ１（２）でデコー
ド処理を開始し、ディスプレースメントはd4の値を４倍
にし32ビット符号拡張され、第３の１組のＤコード（4
1）、Ａコード（42）（以下、第3DAステップコードとす
る。）が生成される。

Ａステージ（33）では、メモリ間接参照を行った結果の
間接参照データがデータ入出力回路（59）を経てDDバス
（17）を介して間接参照データレジスタ（６）に入る。
そして、第3DAステップコードを取り込み、第3DAステッ
プコードのＤコード（41）を用いて処理を開始する。こ
のときデコード処理は行わずＤコード（41）中のEIT情
報だけを検知する。それと同時に、第3DAステップコー
ドのＡコード（42）を用いてRx2で指定されるレジスタ
の内容が汎用レジスタファイル（16）からＡバス（20）
を通ってインデクスレジスタ（７）に取り込まれ、第3D
Aステップコードに含まれるスケール値＝01により２倍
にされる。また、32ビットの符号拡張されたデイスプレ
ースメント値は、ディスプレースメントレジスタ（８）
に取り込まれる。間接参照データレジスタ（６）の値
は、DISPバス（18）を経由し、ベースレジスタ（９）に
取り込まる。これら三つのレジスタ、つまりインデクス
レジスタ（７）、ディスプレースメントレジスタ
（８）、及びベースレジスタ（９）の値がアドレス加算
器（８）により加算され、この加算結果はアドレス加算
出力ラッチ（11）にラッチされる。このステップコード
によりアドレス計算終了でＡステージでの処理が終わ
り、デコーダ２（３）の出力ラッチの値とアドレス加算
出力ラッチ（11）の値が一組のＲコード（43）、Ｆコー
ド（44）のステップコードとして、Ｆステージ（34）に
転送される。このときＦコード（44）中に含まれるオペ
ランドフェッチアドレスは、AOバス（22）を通ってオペ
ランドフェッチアドレスレジスタ（13）に取り込まれ、
アドレス出力回路（58）を介してオペランドフェッチを
開始することになる。

また、一般形１オペランド命令の基本アドレッシングモ
ードがPCベース多段間接モードである場合では、ベース
アドレスの指定は、レジスタベース多段間接モードの場
合の汎用レジスタがプログラムカウンタの値となり、Ａ
ステージプログラムカウンタ（５）の値がＡバス（20）
を通って、ベースレジスタ（９）に取り込まる。以下の
処理はレジスタベース多段間接モードの場合と同様であ
る。一般形１オペランド命令の基本アドレッシングモー
ドが絶対ベース多段間接モードの場合では、ベースアド
レスは０番地であり、ベースレジスタ（９）はクリアさ
れ、以下の処理は同様である。

本実施例では一般形１オペランド命令の場合を示したが
一般形２オペランド命令の場合でも同様の処理となる。

このように、多段間接アドレッシングモードを使用した
命令の場合、Ｄステージ（32）では（命令基本部＋アド
レッシングモード指定部）、（多段間接モード指定部＋
アドレッシング拡張部）をそれぞれ１つのデコード単位
として処理し、１組のＤコード（41）、Ａコード（42）
のステップコードを生成する。ここでの説明の例の場合
は、三組のステップコードとなり、（多段間接モード指
定部＋アドレッシング拡張部）のステップコードには、
命令実行に関する情報は含まれないためＦステージ（3
4）以降にこのステップコードを流す必要はない。よっ
て、Ｄステージ（32）で生成された（多段間接モード指
定部＋アドレッシング拡張部）のステップコードは、Ａ
ステージ（33）で（命令基本部＋アドレッシングモード
指定部）のステップコードに吸収される。そして、それ
以後一つのステップコードとして、Ｆステージ（34）以
降処理される。

第35図にここでの説明の例のパイプライン上のステップ
コードの流れの図を示す。時間３におけるＡステージ
（33）の動作は、第２、３、４の命令ビットパターン
（（102）、（103）、（104））によって生成されたス
テップコードでアドレス計算を行っていることを示す。
時間４におけるＡステージ（33）の動作は、第２、３、
４の命令ビットパターン（（102）、（103）、（10
4））によって生成されたステップコードでメモリ間接
参照を行っていることを示す。時間６におけるＦステー
ジ（34）の処理は、第１の命令のビットパターン（10
1）のステップコードに第２、３、４の命令ビットパタ
ーン（（102）、（103）、（104））及び第５の命令ビ
ットパターン（105）によって生成されたステップコー
ドをＡステージ（33）で吸収し、その結果、生成したス
テップコードをＦステージ（34）で処理していることを
示す。

（７）４バイト以上ある命令で命令ビットパターンの最
初の２バイトにオペランドのアドレスに対する情報のな
い命令の詳細説明 第34図で示す命令ビットパターンの処理について説明す
る。本発明のデータ処理装置で処理される第34図で示さ
れる命令は、以下のものがある。

アドレッシングモードで示される32ビット固定のデステ
ィネーションを１ビット左にシフトし、Ｘ−flagの内容
をデスティネーションのLSBに詰め、MSBからあふれたビ
ットをＸ−flagに入れる命令（SHXL命令）、アドレッシ
ングモードで示される32ビット固定のデスティネーショ
ンを１ビット右にシフトし、Ｘ−flagの内容をデスティ
ネーションのMSBに詰め、LSBからあふれたビットをＸ−
flagに入れる命令（SHXR命令）がある。

また、第34図の例で第９の命令ビットパターンの後に命
令固有の拡張部のある場合がある。この命令は、スタッ
クフレームの形成、高級言語用サブルーチンジャンプ命
令（ENTER命令）や高級言語用サブルーチンリターンと
パラメータ解放命令（EXITD命令）である。

第34図で示す第６の命令ビットパターン（106）には命
令基本部のみから成り立っている。第７の命令ビットパ
ターン（107）は（命令基本部＋アドレッシングモード
指定部）から成り立っている。アドレッシングモードの
拡張部のビットパターンを第８の命令ビットパターン
（108）とする。基本アドレッシングモード指定部を第2
0図に示すレジスタ相対間接モードに指定する。

今、命令キュー（１）に第６から第９までの命令ビット
パターン（（106）〜（109））が存在し、それ以前の命
令のＤステージ（32）でのデコード処理が終わり、その
処理結果であるＤコード（41）、Ａコード（42）をＡス
テージ（32）に転送すると、Ｄステージ（32）は、IFス
テージ（31）から命令コードを取り込み、処理を開始す
る。Ｄステージ（32）での動作は、デコーダ１（２）が
命令キュー（１）から第６の命令ビットパターン（10
1）である16ビットを取り込み、デコード処理を開始す
る。その結果、１組のＤコード（41）とＡコード（42）
のステップコード（以下、第6DAステップコードとす
る。）が生成される。このとき、Ａステージ（33）が以
前の命令のステップコードの処理が終わり、その処理結
果をＦステージ（34）に転送し、次のステップコード待
ちの状態であるとする。Ａステージ（33）は、Ｄステー
ジ（32）から第6DAステップコードを取り込み、処理を
開始する。このときのＡステージ（33）の動作は、以下
のようになる。デコーダ２（３）は第6DAステップコー
ドのＤコード（41）を用いて処理を開始する。第6DAス
テップコードのＡコード（42）は意味を持たないので、
オペランドアドレス計算部（54）は何もしない。デコー
ドの結果、このステップコードではＲコード（43）、Ｆ
コード（44）は生成されず、次のステップコードが取り
込まれるのを待つ。

さて、Ｄステージ（32）では第6DAステップコードを転
送すると、第34図の第７の命令ビットパターン（107）
である16ビットをIFステージ（31）から取り込み、処理
を開始する。このときのＤステージ（32）での動作は、
デコーダ１（２）が命令キュー（１）から第７の命令ビ
ットパターン（107）である16ビットを取り込みデコー
ド処理を開始する。デコードの結果、第34図の第８の命
令ビットパターン（108）及び第９の命令ビットパター
ン（109）である32ビットのディスプレースメント値を
も取り込み、第７の１組のＤコード（41）、Ａコード
（42）（以下、第7DAステップコードとする。）を生成
する。

そして、Ａステージ（33）ではＤステージ（32）から第
7DAステップコードを取り込み、処理を開始する。この
ときのＡステージ（33）の動作は、以下のようになる。
デコーダ２（３）は第7DAステップコードのＤコード（4
1）を用いて処理を開始する。それと共にオペランドア
ドレス計算部（54）は第7DAステップコードのＡコード
（42）を用いて、デコード処理を開始する。そのときの
オペランドアドレス計算部（54）の動作は、Rmで指定さ
れるレジスタの内容が汎用レジスタファイル（16）から
Ａバス（20）を通ってベースレジスタ（９）に取り込ま
れ、32ビットのディスプレースメント値は、ディスプレ
ースメントレジスタ（８）に取り込まれる。このときイ
ンデクスレジスタ（７）はクリアされる。これら三つの
レジスタ、つまり、インデクスレジスタ（７）、ディス
プレースメントレジスタ（８）、及びベースレジスタ
（９）のレジスタ値がアドレス加算器（10）により加算
され、その加算結果はアドレス加算出力ラッチ（11）に
ラッチされる。これでＡステージでの処理が終わり、一
組のＲコード（43）、Ｆコード（44）を生成してＦステ
ージ（34）に転送される。

このように、４バイト以上ある命令で命令ビットパター
ンの最初の２バイトにオペランドのアドレスに対する情
報のない命令は、Ｄステージ（32）において二つ以上の
ステップコードに分離される。しかし、Ａステージ（3
3）では、オペランドのアドレスに対する情報のない命
令ビットパターンのステップコードは後続のその命令の
ステップコードに吸収される。そして、一つのステップ
コードとしてＦステージ（34）以降処理が可能となる。

第36図にここでの説明の例のパイプライン上のステップ
コードの流れの図を示す。時間４におけるＦステージ
（34）の処理は、第６の命令のビットパターン（106）
のステップコードが第７、８、９の命令ビットパターン
（（107）、（108）、（109））によって生成されたス
テップコードにＡステージ（33）で吸収され、その結
果、生成したステップコードをＦステージ（34）で処理
していることを示す。

〔発明の効果〕

以上のように、本発明の16ビット単位で命令のデコード
を行うデータ処理装置において、上記命令で、多段間接
アドレッシングモードによって一つの命令から生成され
る複数のステップコードを単一のステップコードにまと
める、つまり命令の実行に関する情報を含まないコード
をデコードした結果生成したステップコードは、その次
段で処理している命令の実行に関する情報を含むコード
をデコードした結果生成したステップコードに吸収され
る。また、４バイト以上ある命令で命令ビットパターン
の最初の２バイトにオペランドのアドレスに対する情報
のない命令のステップコードは、その命令の次のステッ
プコードに吸収される。したがって、それ以降のステー
ジで無駄なステップコードが流れることがないので、各
ステージの処理の負荷が均衡し、処理速度が向上する効
果がある。

多段間接アドレッシングモードのようにベース値の計算
が終了してからインデクス値と加算してアドレス値を求
めており、このようなアドレス計算が続くような場合で
も本発明のデータ処理装置の構成をとれば限られたハー
ドウェアで任意回のメモリ間接参照及びアドレス計算が
可能となる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるデータ処理装置の構
成図、第２図は本発明のデータ処理装置の全体ブロック
図、第３図は本発明のデータ処理装置のパイプラインス
テージ概要図、第４図はＤステージ（32）における通常
命令動作のフローチャート、第５図はＡステージ（33）
における通常命令動作のフローチャート、第６図は、従
来のアドレッシングモードを含んだ命令を示す概略図、
第７図は従来のデータ処理装置のパイプラインステージ
概要図、第８図は本発明のデータ処理装置のメモリ上で
の命令の並び方を示す図、第９図から第17図は本発明の
データ処理装置の命令フォーマットの図、第18図から第
31図は本発明のデータ処理装置のアドレッシングモード
の説明図、第32図は本発明のデータ処理装置の命令フォ
ーマットの特徴を示す図、第33図、第34図は、本発明の
データ処理装置の一実施例の命令ビットパターンの図、
第35図、第36図は各実施例のパイプライン上のステップ
コードの流れ図である。 （１）は命令キュー、（２）はデコーダ１、（３）はデ
コーダ２、（４）はＤステージプログラムカウンタ、
（５）はＡステージプログラムカウンタ、（６）は間接
参照データレジスタ、（７）はインデクスレジスタ、
（８）はディスプレースメントレジスタ、（９）はベー
スレジスタ、（10）はアドレス加算器、（11）はアドレ
ス加算出力ラッチ、（12）は間接参照アドレスレジス
タ、（13）はオペランドフェッチアドレスレジスタ、
（14）はスタックポインタ演算部、（15）はＡステージ
スタックポインタ、（16）は汎用レジスタファイル、
（17）はDDバス、（18）はDISPバス、（19）はPOバス、
（20）はＡバス、（21）はS1バス、（22）はAOバス、
（23）はAAバスである。（51）は命令フェッチ部、（5
2）は命令デコード部、（53）はPC計算部、（54）はオ
ペランドアドレス計算部、（55）はマイクロROM部、（5
6）はデータ演算部、（57）は外部バスインターフェイ
ス部、（58）はアドレス出力回路、（59）はデータ入出
力回路である。（31）はIFステージ、（32）はＤステー
ジ、（33）はＡステージ、（34）はＦステージ、（36）
はＲステージ、（37）はOFステージ、（35）はＥステー
ジ、（41）はＤコード、（42）はＡコード、（43）はＲ
コード、（44）はＦコード、（45）はＥコード、（46）
はＳコードである。（80）はオペレーションコード、
（81）、（82）、及び（83）はそれぞれオペランド指定
子、（84）はレジスタモードフィールド、（85）はレジ
スタアドレスフィールド、（84A）、（85A）はアドレス
モードをインデクスモードにしたときのレジスタモード
フィールド、レジスタアドレスフィールドの内容であ
る。（86）は命令プリフェッチ回路、（87）は命令バッ
ファデコード回路、（88）はアドレス計算及びオペラン
ドフェッチ回路、（89）は演算実行回路である。（10
1）は第１の命令ビットパターン、（102）は第２の命令
ビットパターン、（103）は第３の命令ビットパター
ン、（104）は第４の命令ビットパターン、（105）は第
５の命令ビットパターン、（106）は第６の命令ビット
パターン、（107）は第７の命令ビットパターン、（10
8）は第８の命令ビットパターン、（109）は第９の命令
ビットパターンである。 なお、図中、同一符号は、同一または相当部分を示す。

Claims (6)

【特許請求の範囲】
1. 【請求項１】複数の単位デコード処理に分けて、１つの
   命令のデコードを行い、各単位デコード処理ごとに単位
   デコード結果を出力する機能を持つ命令デコーダ回路
   と、 上記単位デコード結果に従いオペランドアドレスを計算
   して、オペランドのアドレスを出力する機能を持つアド
   レス計算回路と、 上記オペランドアドレスに従いオペランドをフェッチし
   て演算を実行する演算回路とを備え、 上記命令デコーダ回路は第１のパイプラインステージで
   動作し、上記アドレス計算回路は第２のパイプラインス
   テージで動作するパイプライン制御のデータ処理装置で
   あって、 オペランドに対する演算内容を指定する演算情報指定部
   と、オペランドのアドレスに関する情報を示す第１のア
   ドレッシングモード指定部と、上記第１のアドレッシン
   グモード指定部で示されるオペランドのアドレスに関す
   る情報を拡張する情報を示す第２のアドレッシングモー
   ド指定部とを持つ命令を処理するに際し、 上記第１のパイプラインステージにおいて、上記命令デ
   コーダ回路は、上記演算情報指定部と上記第１のアドレ
   ッシングモード指定部とを第１の単位デコード処理とし
   てデコードして第１の単位デコード結果を出力するとと
   もに、上記第２のアドレッシングモード指定部を第２の
   単位デコード処理としてデコードして第２の単位デコー
   ド結果を出力し、 上記第２のパイプラインステージにおいて、上記アドレ
   ス計算回路は、上記第１の単位デコード結果と上記第２
   の単位デコード結果に従いオペランドアドレスに関する
   処理を行ってオペランドアドレスを生成することを特徴
   とするデータ処理装置。
2. 【請求項２】複数の単位デコード処理に分けて、１つの
   命令のデコードを行い、各単位デコード処理ごとに単位
   デコード結果を出力する機能を持つ命令デコーダ回路
   と、 上記単位デコード結果に従いオペランドアドレスを計算
   して、オペランドのアドレスを出力する機能を持つアド
   レス計算回路と、 上記オペランドアドレスに従いオペランドをフェッチし
   当該フェッチしたオペランドを出力する機能を持つオペ
   ランドフェッチ回路と、 上記オペランドフェッチ回路から出力されるオペランド
   をもとに演算を実行する演算回路とを備え、 上記命令デコーダ回路は第１のパイプラインステージで
   動作し、上記アドレス計算回路は第２のパイプラインス
   テージで動作し、上記オペランドフェッチ回路は第３の
   パイプラインステージで動作するパイプライン制御のデ
   ータ処理装置であって、 オペランドに対する演算内容を指定する演算情報指定部
   と、オペランドのアドレスに関する情報を示す第１のア
   ドレッシングモード指定部と、上記第１のアドレッシン
   グモード指定部で示されるオペランドのアドレスに関す
   る情報を拡張する情報を示す第２のアドレッシングモー
   ド指定部とを持つ命令を処理するに際し、 上記第１のパイプラインステージにおいて、上記命令デ
   コーダ回路は、上記演算情報指定部と、上記第１のアド
   レッシングモード指定部とを第１の単位デコード処理と
   してデコードして第１の単位デコード結果を出力すると
   ともに、上記第２のアドレッシングモード指定部を第２
   の単位デコード処理としてデコードして第２の単位デコ
   ード結果を出力し、 上記第２のパイプラインステージにおいて、上記アドレ
   ス計算回路は、上記第１の単位デコード結果に従いオペ
   ランドアドレスに関する処理を行い、上記第１の単位デ
   コード結果に従うオペランドアドレスに関する処理であ
   るオペランドアドレス計算中間結果を保持するととも
   に、上記第２の単位デコード結果に従い、かつ上記オペ
   ランドアドレス計算中間結果を使用して、オペランドア
   ドレスに関する処理を行い、オペランドアドレスを生成
   し、 上記第２のパイプラインステージで生成された上記オペ
   ランドアドレスが上記第３のパイプラインステージで動
   作する上記オペランドフェッチ回路に与えられることを
   特徴とするデータ処理装置。
3. 【請求項３】複数の単位デコード処理に分けて、１つの
   命令のデコードを行い、各単位デコード処理ごとに単位
   デコード結果を出力する機能を持つ命令デコーダ回路
   と、 １つの命令の複数のオペランドに対して、上記単位デコ
   ード結果に従いオペランドアドレスを計算して、上記複
   数のオペランドの複数のアドレスを複数回に分けて出力
   する機能を持つアドレス計算回路と、 上記オペランドアドレスに従いオペランドをフェッチし
   当該フェッチしたオペランドを出力する機能を持つオペ
   ランドフェッチ回路と、 上記オペランドフェッチ回路から出力されるオペランド
   をもとに演算を実行する演算回路とを備え、 上記命令デコーダ回路は第１のパイプラインステージで
   動作し、上記アドレス計算回路は第２のパイプラインス
   テージで動作し、上記オペランドフェッチ回路は第３の
   パイプラインステージで動作するパイプライン制御のデ
   ータ処理装置であって、 オペランドに対する演算内容の一部を指定する第１の演
   算情報指定部と、第１のオペランドのアドレスに関する
   情報を示す第１のアドレッシングモード指定部と、上記
   第１のアドレッシングモード指定部で示されるオペラン
   ドのアドレスに関する情報を拡張する情報を示す第２の
   アドレッシングモード指定部と、オペランドに対する上
   記演算内容の残りを指定する第２の演算情報指定部と、
   第２のオペランドのアドレスに関する情報を示す第３の
   アドレッシングモード指定部と、上記第３のアドレッシ
   ングモード指定部で示されるオペランドのアドレスに関
   する情報を拡張する情報を示す第４のアドレッシングモ
   ード指定部とを持つ命令を処理するに際し、 上記第１のパイプラインステージにおいて、上記命令デ
   コーダ回路は、上記第１の演算情報指定部と上記第１の
   アドレッシングモード指定部とを第１の単位デコード処
   理としてデコードして第１の単位デコード結果を出力
   し、また上記第２のアドレッシングモード指定部を第２
   の単位デコード処理としてデコードして第２の単位デコ
   ード結果を出力し、また上記第２の演算情報指定部と上
   記第３のアドレッシングモード指定部とを第３の単位デ
   コード処理としてデコードして第３の単位デコード結果
   を出力し、また上記第４のアドレッシングモード指定部
   を第４の単位デコード処理としてデコードして第４の単
   位デコード結果を出力し、 上記第２のパイプラインステージにおいて、上記アドレ
   ス計算回路は、上記第１の単位デコード結果に従いオペ
   ランドアドレスに関する処理を行い、上記第１の単位デ
   コード結果に従うオペランドアドレスに関する処理であ
   る第１のオペランドアドレス計算中間結果を保持すると
   ともに、上記第２の単位デコード結果に従い、かつ上記
   第１のオペランドアドレス計算中間結果を使用して、オ
   ペランドアドレスに関する処理を行い、第１のオペラン
   ドアドレスを生成し、さらに、上記第３の単位デコード
   結果に従いオペランドアドレスに関する処理を行い、上
   記第３の単位デコード結果に従うオペランドアドレスに
   関する処理である第２のオペランドアドレス計算中間結
   果を保持するとともに、上記第４の単位デコード結果に
   従い、かつ上記第２のオペランドアドレス計算中間結果
   を使用して、オペランドアドレスに関する処理を行い、
   第２のオペランドアドレスを生成し、 上記第２のパイプラインステージで生成された上記第１
   および第２のオペランドアドレスが上記第３のパイプラ
   インステージで動作する上記オペランドフェッチ回路に
   与えられることを特徴とするデータ処理装置。
4. 【請求項４】複数の単位デコード処理に分けて、１つの
   命令のデコードを行い、各単位デコード処理ごとに単位
   デコード結果を出力する機能を持つ命令デコーダ回路
   と、 １つの命令の複数のオペランドに対して、上記単位デコ
   ード結果に従いオペランドアドレスを計算して、各オペ
   ランドのアドレスを出力する機能を持つアドレス計算回
   路と、 複数の上記単位デコード結果の一部または全部を１つに
   統合してオペランド演算情報を出力する機能を持つ制御
   回路と、 上記オペランドアドレスに従いオペランドをフェッチし
   て上記オペランド演算情報に従い演算を実行する演算回
   路とを備え、 上記命令デコーダ回路は第１のパイプラインステージで
   動作し、上記アドレス計算回路と上記制御回路とは第２
   のパイプラインステージで動作するパイプライン制御の
   データ処理装置であって、 オペランドに対する演算内容の一部を指定する第１の演
   算情報指定部と、当該オペランドに対する上記演算内容
   の残りを指定する第２の演算情報指定部と、当該オペラ
   ンドのアドレスに関する情報を示すアドレッシングモー
   ド指定部とを持つ命令を処理するに際し、 上記第１のパイプラインステージにおいて、上記命令デ
   コーダ回路は、上記第１の演算情報指定部を第１の単位
   デコード処理としてデコードして第１の単位デコード結
   果を出力するとともに、上記第２の演算情報指定部と上
   記アドレッシングモード指定部とを第２の単位デコード
   処理としてデコードして第２の単位デコード結果を出力
   し、 上記第２のパイプラインステージにおいて、上記制御回
   路は、上記第１の単位デコード結果と上記第２の単位デ
   コード結果に含まれるオペランドの演算に関する情報を
   統合したオペランド演算情報を生成し、 上記第２のパイプラインステージにおいて、上記アドレ
   ス計算回路は、上記第２の単位デコード結果に従いオペ
   ランドアドレスに関する処理を行ってオペランドアドレ
   スを生成し、 上記第２のパイプラインステージで生成された上記オペ
   ランド演算情報と上記オペランドアドレスとが上記演算
   回路に与えられることを特徴とするデータ処理装置。
5. 【請求項５】複数の単位デコード処理に分けて、１つの
   命令のデコードを行い、各単位デコード処理ごとに単位
   デコード結果を出力する機能を持つ命令デコーダ回路
   と、 １つの命令の複数のオペランドに対して、上記単位デコ
   ード結果に従いオペランドアドレスを計算して、各オペ
   ランドのアドレスを出力する機能を持つアドレス計算回
   路と、 上記オペランドアドレスに従いオペランドをフェッチし
   て演算を実行する演算回路とを備え、 上記命令デコーダ回路は第１のパイプラインステージで
   動作し、上記アドレス計算回路は第２のパイプラインス
   テージで動作するパイプライン制御のデータ処理装置で
   あって、 オペランドに対する演算内容を指定する演算情報指定部
   と、基本アドレッシングモード指定部と、上記基本アド
   レッシングモード指定部の拡張部である１つまたは複数
   の拡張アドレッシングモード指定部とを持ち、かつ上記
   基本アドレッシングモード指定部と上記拡張アドレッシ
   ングモード指定部には、１つのオペランドのアドレス計
   算内容とアドレス計算が終了するか否かを表す情報とが
   含まれる命令を処理するに際し、 上記第１のパイプラインステージにおいて、上記命令デ
   コーダ回路は、上記演算情報指定部と上記基本アドレッ
   シングモード指定部とを１つの単位デコード処理として
   デコードして第１の種類の単位デコード結果を出力し、
   またアドレス計算が終了しない情報を含んでいる場合の
   １つまたは複数の上記拡張アドレッシングモード指定部
   をそれぞれ１つの単位デコード処理としてデコードし
   て、アドレス計算が終了しない情報を含んでいる上記拡
   張アドレッシングモード指定部と同数の第２の種類の単
   位デコード結果を出力し、またアドレス計算が終了する
   情報を含んでいる上記拡張アドレッシングモード指定部
   を１つの単位デコード処理としてデコードして第３の種
   類の単位デコード結果を出力し、 上記第２のパイプラインステージにおいて、上記アドレ
   ス計算回路は、上記第１の種類の単位デコード結果と、
   上記第２の種類の単位デコード結果がある場合は上記第
   ２の種類の単位デコード結果と、上記第３の種類の単位
   デコード結果とを順次入力して、オペランドアドレスに
   関する処理を行い、オペランドアドレスを生成すること
   を特徴とするデータ処理装置。
6. 【請求項６】複数の単位デコード処理に分けて、１つの
   命令のデコードを行い、各単位デコード処理ごとに単位
   デコード結果を出力する機能を持つ命令デコーダ回路
   と、 １つの命令の複数のオペランドに対して、上記単位デコ
   ード結果に従いオペランドアドレスを計算して、各オペ
   ランドのアドレスを出力する機能を持つアドレス計算回
   路と、 上記オペランドアドレスに従いオペランドをフェッチし
   当該フェッチしたオペランドを出力する機能を持つオペ
   ランドフェッチ回路と、 上記オペランドフェッチ回路から出力されるオペランド
   をもとに演算を実行する演算回路とを備え、 上記命令デコーダ回路は第１のパイプラインステージで
   動作し、上記アドレス計算回路は第２のパイプラインス
   テージで動作し、上記オペランドフェッチ回路は第３の
   パイプラインステージで動作するパイプライン制御のデ
   ータ処理装置であって、 オペランドに対する演算内容を指定する演算情報指定部
   と、基本アドレッシングモード指定部と、上記基本アド
   レッシングモード指定部の拡張部である１つまたは複数
   の拡張アドレッシングモード指定部とを持ち、かつ上記
   基本アドレッシングモード指定部と上記拡張アドレッシ
   ングモード指定部には、１つのオペランドのアドレス計
   算内容とアドレス計算が終了するか否かを表す情報とが
   含まれる命令を処理するに際し、 上記第１のパイプラインステージにおいて、上記命令デ
   コーダ回路は、上記演算情報指定部と上記基本アドレッ
   シングモード指定部とを１つの単位デコード処理として
   デコードして第１の種類の単位デコード結果を出力し、
   またアドレス計算が終了しない情報を含んでいる場合の
   １つまたは複数の上記拡張アドレッシングモード指定部
   をそれぞれ１つの単位デコード処理としてデコードし
   て、アドレス計算が終了しない情報を含んでいる上記拡
   張アドレッシングモード指定部と同数の第２の種類の単
   位デコード結果を出力し、またアドレス計算が終了する
   情報を含んでいる上記拡張アドレッシングモード指定部
   を１つの単位デコード処理としてデコードして第３の種
   類の単位デコード結果を出力し、 上記第１の種類の単位デコード結果にはアドレス計算が
   終了するか否かを表す情報が含まれ、上記第２の種類の
   単位デコード結果にはアドレス計算が終了しない情報が
   含まれ、上記第３の種類の単位デコード結果にはアドレ
   ス計算が終了する情報が含まれ、 上記第２のパイプラインステージにおいて、上記アドレ
   ス計算回路は、上記第１の種類の単位デコード結果に従
   い、オペランドアドレスに関する処理を行ってオペラン
   ドアドレス計算処理結果を生成し、このとき上記第１の
   種類の単位デコード結果がアドレス計算が終了しない情
   報を含む場合には、１つの処理単位は生成することな
   く、上記オペランドアドレス計算処理結果をラッチに保
   持して、上記第２の種類の単位デコード結果、もしくは
   上記第３の種類の単位デコード結果に従い、上記ラッチ
   の内容を使用して、オペランドアドレスに関する処理を
   行ってオペランドアドレス計算処理結果を生成し、また
   アドレス計算が終了する情報を含む場合には、上記オペ
   ランドアドレス計算処理結果をオペランドアドレスと
   し、当該オペランドアドレスを一つの処理単位として、
   これを上記第３のパイプラインステージで動作する上記
   オペランドフェッチ回路へ出力することを特徴とするデ
   ータ処理装置。