JPH0192851A - アドレス空間切替装置 - Google Patents
アドレス空間切替装置Info
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- JPH0192851A JPH0192851A JP62247798A JP24779887A JPH0192851A JP H0192851 A JPH0192851 A JP H0192851A JP 62247798 A JP62247798 A JP 62247798A JP 24779887 A JP24779887 A JP 24779887A JP H0192851 A JPH0192851 A JP H0192851A
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- JP
- Japan
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- address
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- operand
- register
- signal
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- 230000004044 response Effects 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 2
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/342—Extension of operand address space
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、計算機におけるアドレス指定機構に関し、特
に、アドレス空間の拡張のためにアドレス情報を処理す
る装置に関する。
に、アドレス空間の拡張のためにアドレス情報を処理す
る装置に関する。
科学技術計算や一一タベース処理などにおいて処理すべ
きデータの量は、年々増大しつつある。
きデータの量は、年々増大しつつある。
大量のデータを効率よく処理するには、一般に、計算機
の扱いうるアドレス空間が大きいことが望ましい。しか
しながら、あらゆる処理に関して一律にアドレス空間を
拡張すれば、はとんどの命令の仕様を変更し、また、多
数の新しい命令を用意しなければならず、その結果、ハ
ードウェア量が増大するばかりでなく、既存ソフトウェ
アの改造量も膨大となる。
の扱いうるアドレス空間が大きいことが望ましい。しか
しながら、あらゆる処理に関して一律にアドレス空間を
拡張すれば、はとんどの命令の仕様を変更し、また、多
数の新しい命令を用意しなければならず、その結果、ハ
ードウェア量が増大するばかりでなく、既存ソフトウェ
アの改造量も膨大となる。
この問題を解決するために、データのためのアドレス空
間、すなわちオペランドアドレス空間のみを拡張し、命
令のためのアドレス空間、すなわち命令アドレス空間は
従来のままに維持することが提案されており、その−例
は、特公昭６〇−５３８９５号公報に記載されている。
間、すなわちオペランドアドレス空間のみを拡張し、命
令のためのアドレス空間、すなわち命令アドレス空間は
従来のままに維持することが提案されており、その−例
は、特公昭６〇−５３８９５号公報に記載されている。
前記のような大量のデータを処理するためのプログラム
にとっても、命令アドレス空間が不足することは稀であ
って、多くの場合、オペランドアドレス空間のみを拡張
することによって、処理効率を著しく改善することがで
きる。したがって、オペランドアドレス空間のみを拡張
することは、現実的なアプローチといってよい。
にとっても、命令アドレス空間が不足することは稀であ
って、多くの場合、オペランドアドレス空間のみを拡張
することによって、処理効率を著しく改善することがで
きる。したがって、オペランドアドレス空間のみを拡張
することは、現実的なアプローチといってよい。
しかしながら、前記の型の従来の計算機においては、計
算機がその構造上−度に扱うことのできる情報単位の長
さ（例えば語長、一般にはレジスタ群のビット数）で規
定されるアドレス空間が拡張の限界であり、それを超え
てオペランドアドレス空間を拡張することはできなかっ
た。
算機がその構造上−度に扱うことのできる情報単位の長
さ（例えば語長、一般にはレジスタ群のビット数）で規
定されるアドレス空間が拡張の限界であり、それを超え
てオペランドアドレス空間を拡張することはできなかっ
た。
本発明の目的は、オペランドアドレス空間の拡張の限界
を、従来装置におけるよりも大幅に拡げることにある。
を、従来装置におけるよりも大幅に拡げることにある。
本発明によれば、通常のレジスタ群よりも長いアドレス
情報を保持しうる付加的なレジスタ群が設けられ、オペ
ランドアドレスの生成に際しては、この付加的レジスタ
群の内容をアドレスの生成に用いることができるように
構成される。
情報を保持しうる付加的なレジスタ群が設けられ、オペ
ランドアドレスの生成に際しては、この付加的レジスタ
群の内容をアドレスの生成に用いることができるように
構成される。
この付加的レジスタ群のレジスタ長は、通常のレジスタ
群のレジスタ長の制約を受けずに、所望のオペランドア
ドレス空間を規定するのに充分な大きさに選ぶことがで
きる。拡張されたアドレス空間のためのベースアドレス
、インデクス値などがこの付加的レジスタ群に保持され
、これらの情報は、オペランドアドレスの生成に際して
、必要に応じてアドレス計算に使用され、拡張されたア
ドレス空間に必要な長さのアドレス情報を与える。
群のレジスタ長の制約を受けずに、所望のオペランドア
ドレス空間を規定するのに充分な大きさに選ぶことがで
きる。拡張されたアドレス空間のためのベースアドレス
、インデクス値などがこの付加的レジスタ群に保持され
、これらの情報は、オペランドアドレスの生成に際して
、必要に応じてアドレス計算に使用され、拡張されたア
ドレス空間に必要な長さのアドレス情報を与える。
第１図は１本発明の一実施例であるオペランドアドレス
生成部を、ブロックダイヤグラムの形式で示す。命令解
読部１は、命令を解読して、オペランドアドレスに関す
る情報り、Ｂ、Ｘを、信号線１１，１２．１３上にそれ
ぞれ出力する。Ｄはペースレジスタの内容が示すベース
アドレスからのディスプレースメントを表わす１２ビツ
トの値であり、Ｂはペースレジスタを指定する４ビツト
の値であり、又はインデクスレジスタを指定する４ビツ
トの値である。オペランドアドレスは、Ｄの値と、Ｂに
より指定された汎用レジスタの内容（以後（Ｂ）と略記
）と、Ｘにより指定された汎用レジスタの内容（以後（
Ｘ）と略記）の和である。
生成部を、ブロックダイヤグラムの形式で示す。命令解
読部１は、命令を解読して、オペランドアドレスに関す
る情報り、Ｂ、Ｘを、信号線１１，１２．１３上にそれ
ぞれ出力する。Ｄはペースレジスタの内容が示すベース
アドレスからのディスプレースメントを表わす１２ビツ
トの値であり、Ｂはペースレジスタを指定する４ビツト
の値であり、又はインデクスレジスタを指定する４ビツ
トの値である。オペランドアドレスは、Ｄの値と、Ｂに
より指定された汎用レジスタの内容（以後（Ｂ）と略記
）と、Ｘにより指定された汎用レジスタの内容（以後（
Ｘ）と略記）の和である。
情報ＢとＸの双方は、レジスタセット２とレジスタセッ
ト３に、レジスタ選択信号として供給される。レジスタ
セット２は、従来の計算機にも設けられている１６個の
汎用レジスタからなり、レジスタセット３は、オペラン
ドアドレス空間の拡張のために追加された１６個の汎用
レジスタからなる。本実施例では、以前のアドレス空間
を２３２バイトとし、オペランドアドレス空間のみが２
６４バイトに拡張される。したがって、レジスタセット
２中の各レジスタは３２ビツトの長さを持ち、レジスタ
セット３中の各レジスタは６４ビツトの長さを持つ。
ト３に、レジスタ選択信号として供給される。レジスタ
セット２は、従来の計算機にも設けられている１６個の
汎用レジスタからなり、レジスタセット３は、オペラン
ドアドレス空間の拡張のために追加された１６個の汎用
レジスタからなる。本実施例では、以前のアドレス空間
を２３２バイトとし、オペランドアドレス空間のみが２
６４バイトに拡張される。したがって、レジスタセット
２中の各レジスタは３２ビツトの長さを持ち、レジスタ
セット３中の各レジスタは６４ビツトの長さを持つ。
レジスタセット２内でＢ信号により選択されたレジスタ
の内容と、レジスタセット３内でＢ信号により選択され
たレジスタの内容は、それぞれ信号線１４と１６を経て
、セレクタ４に送られ、レジスタセット２内でＸ信号に
より選択されたレジスタの内容と、レジスタセット３内
でＸ信号によリ選択されたレジスタの内容は、それぞれ
信号線１５と１７を経て、セレクタ５に送られる。セレ
クタ４と５は、信号線２０上の信号の値に従って。
の内容と、レジスタセット３内でＢ信号により選択され
たレジスタの内容は、それぞれ信号線１４と１６を経て
、セレクタ４に送られ、レジスタセット２内でＸ信号に
より選択されたレジスタの内容と、レジスタセット３内
でＸ信号によリ選択されたレジスタの内容は、それぞれ
信号線１５と１７を経て、セレクタ５に送られる。セレ
クタ４と５は、信号線２０上の信号の値に従って。
レジスタセット２の出力１４と１５、又はレジスタセッ
ト３の出力１６と１７を選択する。アドレス加算器６は
、信号、ａｌｌ上のＤと、信号線１８上のセレクタ４の
出力、すなわち（Ｂ）と、信号線１９上のセレクタ５の
出力、すなわち（Ｘ）を加算して、オペランドアドレス
を信号線２４上に出力する。
ト３の出力１６と１７を選択する。アドレス加算器６は
、信号、ａｌｌ上のＤと、信号線１８上のセレクタ４の
出力、すなわち（Ｂ）と、信号線１９上のセレクタ５の
出力、すなわち（Ｘ）を加算して、オペランドアドレス
を信号線２４上に出力する。
命令解読部１は、また、命令がオペランドの書込み又は
読出しのためにメモリへのアクセスを指示している時に
、その旨を示す信号を信号線２５上に発生し、更に、命
令がレジスタの操作を指示する命令である場合、操作さ
れるべきレジスタがレジスタセット２と３のどちらに属
しているかを示す信号を、信号線２３上に発生する。信
号線２５上の信号は、オペランドアクセス制御部７に送
られ、オペランドアクセス制御部７は、オペランドのメ
モリアドレスを生成する期間に、値ｕ １ ｔｙの信号
を信号線２１上に発生する。この信号は、セレクタ９の
選択動作を制御する。
読出しのためにメモリへのアクセスを指示している時に
、その旨を示す信号を信号線２５上に発生し、更に、命
令がレジスタの操作を指示する命令である場合、操作さ
れるべきレジスタがレジスタセット２と３のどちらに属
しているかを示す信号を、信号線２３上に発生する。信
号線２５上の信号は、オペランドアクセス制御部７に送
られ、オペランドアクセス制御部７は、オペランドのメ
モリアドレスを生成する期間に、値ｕ １ ｔｙの信号
を信号線２１上に発生する。この信号は、セレクタ９の
選択動作を制御する。
セレクタ９の一方の入力は、信号線２３上の信号であり
、この信号は、命令がレジスタセット３内のレジスタの
操作を指示している時に値“１”を取り、それ以外の時
は値“０”を取る。セレクタ９の他方の入力は、モード
制御部８からの信号゛線２２上の信号であり、この信号
は、プログラムステータスがオペランドアドレス空間の
拡張を行なうモードを示す時に、値″１”を取る。セレ
クタ９は、信号線２１上の信号がＩＩ ｌ ７１の時、
すなわちオペランドのメモリアドレスが生成される期間
では、モード制御部８からのモード信号を選択し、それ
以外の時には、信号、４１％２３上のレジスタセット指
定信号を選択して、選択された信号を信号線２０を通っ
てセレクタ４と５に供給する。セレクタ４及−び５は、
信号線２ｏ上の信号が“１”の時にレジスタセット３の
出力を選択し、そうでなければレジスタセット２の出力
を選択する。
、この信号は、命令がレジスタセット３内のレジスタの
操作を指示している時に値“１”を取り、それ以外の時
は値“０”を取る。セレクタ９の他方の入力は、モード
制御部８からの信号゛線２２上の信号であり、この信号
は、プログラムステータスがオペランドアドレス空間の
拡張を行なうモードを示す時に、値″１”を取る。セレ
クタ９は、信号線２１上の信号がＩＩ ｌ ７１の時、
すなわちオペランドのメモリアドレスが生成される期間
では、モード制御部８からのモード信号を選択し、それ
以外の時には、信号、４１％２３上のレジスタセット指
定信号を選択して、選択された信号を信号線２０を通っ
てセレクタ４と５に供給する。セレクタ４及−び５は、
信号線２ｏ上の信号が“１”の時にレジスタセット３の
出力を選択し、そうでなければレジスタセット２の出力
を選択する。
第２図は、命令解読部１の構成を示す。命令レジスタ３
１は、目下実行中の命令を保持するレジスタである。命
令のビット０〜７は演算を指定する。Ｐフィールドであ
り、ビット、８〜１１は第１オペランドを保持する汎用
レジスタを指定するＲｚ フィールドである。ビット１
２〜３１は第２オペランドのアドレス情報であって、そ
の内で、ビット１２〜１５はインデクスレジスタとして
用いられる汎用レジスタを指定するＸ２フイールドであ
り、ビット１６〜１９はペースレジスタとして使用され
る汎用レジスタを指定するＢ２フィールドであり、ビッ
ト２０〜３１はディスプレースメント値を示すＢ２フィ
ールドである。
１は、目下実行中の命令を保持するレジスタである。命
令のビット０〜７は演算を指定する。Ｐフィールドであ
り、ビット、８〜１１は第１オペランドを保持する汎用
レジスタを指定するＲｚ フィールドである。ビット１
２〜３１は第２オペランドのアドレス情報であって、そ
の内で、ビット１２〜１５はインデクスレジスタとして
用いられる汎用レジスタを指定するＸ２フイールドであ
り、ビット１６〜１９はペースレジスタとして使用され
る汎用レジスタを指定するＢ２フィールドであり、ビッ
ト２０〜３１はディスプレースメント値を示すＢ２フィ
ールドである。
Ｂ２フィールドの内容は信号線１１に送出され、Ｂ２フ
ィールドの内容は信号線１２に送出される。
ィールドの内容は信号線１２に送出される。
信号線１３には、セレクタ３２を介して、第１オペラン
ドにアクセスする期間中はＲ１フィールドの内容が送出
され、第２オペランドのアドレスを生成する期間中はＸ
２フイールドの内容が送出される。ＯＰフィールドの内
容は、デコーダ３３により解読されて、種々の制御信号
を生成する。ただし、第２図には、第１図の装置の説明
に必要な信号線２３と２５への接続のみが示されている
。
ドにアクセスする期間中はＲ１フィールドの内容が送出
され、第２オペランドのアドレスを生成する期間中はＸ
２フイールドの内容が送出される。ＯＰフィールドの内
容は、デコーダ３３により解読されて、種々の制御信号
を生成する。ただし、第２図には、第１図の装置の説明
に必要な信号線２３と２５への接続のみが示されている
。
第３図は、第１図におけるモード制御部８の構成を示す
。ＰＳＷ４１は、プログラムめステータス情報（プログ
ラムステータスワード）を保持する６４ビツトのレジス
タであり、その第２ビツトがオペランドアドレス空間拡
張モードの指示に割当てられ、その値が信萼線２２に送
出される。
。ＰＳＷ４１は、プログラムめステータス情報（プログ
ラムステータスワード）を保持する６４ビツトのレジス
タであり、その第２ビツトがオペランドアドレス空間拡
張モードの指示に割当てられ、その値が信萼線２２に送
出される。
ＰＳＷ４１は、更に、割込みマスク、命令アドレスその
他を含むが、それらは本発明に直接の関係がないので、
説明を省略する。ＰＳＷ４１の内容は、ＰｉＷ操作命令
により変更される。したがって、オペランドのアドレス
空間を拡張するか否かは、プログラムにより自由に指定
することができる。
他を含むが、それらは本発明に直接の関係がないので、
説明を省略する。ＰＳＷ４１の内容は、ＰｉＷ操作命令
により変更される。したがって、オペランドのアドレス
空間を拡張するか否かは、プログラムにより自由に指定
することができる。
次に、第１図の装置におけるオペランドアドレス生成過
程を説明する。命令解読部１は、命令を受取ると、アド
レス情報り、Ｂ、Ｘを信号線１１゜１２、’１３にそれ
ぞれ出力し、かつ、ＯＰフィールドの内容に応じて、信
号線２３及び２５上に、値Ｉｔ １７１又はｔ（ＯＩＩ
の信号を送出する。レジスタセット２と３は、信号線１
２と１３上のＢ信号とＸ信号によりそれぞれ指定された
レジスタの内容を、信号線１４．１５と信号線１６．１
７にそれぞれ送出する。
程を説明する。命令解読部１は、命令を受取ると、アド
レス情報り、Ｂ、Ｘを信号線１１゜１２、’１３にそれ
ぞれ出力し、かつ、ＯＰフィールドの内容に応じて、信
号線２３及び２５上に、値Ｉｔ １７１又はｔ（ＯＩＩ
の信号を送出する。レジスタセット２と３は、信号線１
２と１３上のＢ信号とＸ信号によりそれぞれ指定された
レジスタの内容を、信号線１４．１５と信号線１６．１
７にそれぞれ送出する。
オペランドのメモリアドレスが生成される期間中、値“
１″の信号が、オペランドアクセス制御部７から信号Ｉ
ｓ！２１を経てセレクタ９に供給され、セレクタ９は、
この“１”信号に応答して、信号線２２上のモード制御
部８からのモード信号を選択し、信号線２ｏを経てセレ
クタ４と５に印加する。オペランドアドレス空間が拡張
されるべきモードにおいては、この信号は１′１”であ
り、したがって、セレクタ４と５は、レジスタセット３
の出力１６と１７を選択して、アドレス加算器６に供給
する。しかし、他のモードにおいては、この信号は′０
″であり、したがって、セレクタ４と５は、レジスタセ
ット２の出力１４と１５を選択する。
１″の信号が、オペランドアクセス制御部７から信号Ｉ
ｓ！２１を経てセレクタ９に供給され、セレクタ９は、
この“１”信号に応答して、信号線２２上のモード制御
部８からのモード信号を選択し、信号線２ｏを経てセレ
クタ４と５に印加する。オペランドアドレス空間が拡張
されるべきモードにおいては、この信号は１′１”であ
り、したがって、セレクタ４と５は、レジスタセット３
の出力１６と１７を選択して、アドレス加算器６に供給
する。しかし、他のモードにおいては、この信号は′０
″であり、したがって、セレクタ４と５は、レジスタセ
ット２の出力１４と１５を選択する。
オペランドのメモリアドレスが生成される期間以外は、
信号線２１上の信号はｉｔ Ｏ１１である。このｉｔ
ＯＩＩ ４ｒ！号に応答して、セレクタ９は、信号線２
３上の信号を信号線２ｏに送出する。この信号は１通常
は１０”であり、これに応答して、セレクタ４と５は、
レジスタセット２の出力１４と１５を選択する。したが
って、命令アドレスが計算される時には、レジスタセッ
ト２の出力が使用される。
信号線２１上の信号はｉｔ Ｏ１１である。このｉｔ
ＯＩＩ ４ｒ！号に応答して、セレクタ９は、信号線２
３上の信号を信号線２ｏに送出する。この信号は１通常
は１０”であり、これに応答して、セレクタ４と５は、
レジスタセット２の出力１４と１５を選択する。したが
って、命令アドレスが計算される時には、レジスタセッ
ト２の出力が使用される。
レジスタセット２内のレジスタは、アドレスの生成に用
いられる以外にも種々の用途があり、そのため、それら
自体の直接の参照が種々の命令に従って行なねれ、この
時も、信号線２３上の信号は“０″である。レジスタセ
ット３内のレジスタについても１例えば、データのセッ
トや読出しのために、それら自体の直接の参照が、いく
つかの新設命令に従って行なわれる。レジスタセット３
内のレジスタ自体を直接参照するためのこれら新設命令
が解読されると、（ａ傍線２３上の信号は“１”になる
。セレクタ９により選択されたこの“１”信号は、セレ
クタ４と５を制御して、レジスタセット３の出力を選択
する０選択されたレジスタセット２又は３からの出力は
、信号線２６を経て、適当な回路に送られる。レジスタ
セット２及び３へのデータ書込み機構は１本発明とは直
接の関係がないので１図には示されていない。しかし、
各レジスタセットのデータ入力回路及び／又は書込回路
を信号線２３上の信号を用いて選択的に作動させ、それ
により指定されたレジスタセットへの書込みを達成する
ことは、当業者にとって自明であろう。
いられる以外にも種々の用途があり、そのため、それら
自体の直接の参照が種々の命令に従って行なねれ、この
時も、信号線２３上の信号は“０″である。レジスタセ
ット３内のレジスタについても１例えば、データのセッ
トや読出しのために、それら自体の直接の参照が、いく
つかの新設命令に従って行なわれる。レジスタセット３
内のレジスタ自体を直接参照するためのこれら新設命令
が解読されると、（ａ傍線２３上の信号は“１”になる
。セレクタ９により選択されたこの“１”信号は、セレ
クタ４と５を制御して、レジスタセット３の出力を選択
する０選択されたレジスタセット２又は３からの出力は
、信号線２６を経て、適当な回路に送られる。レジスタ
セット２及び３へのデータ書込み機構は１本発明とは直
接の関係がないので１図には示されていない。しかし、
各レジスタセットのデータ入力回路及び／又は書込回路
を信号線２３上の信号を用いて選択的に作動させ、それ
により指定されたレジスタセットへの書込みを達成する
ことは、当業者にとって自明であろう。
本発明によれば、オペランドアドレス空間のみを、正規
のレジスタ群のレジスタ長で規定される限界を大幅に超
えて拡張することができる。既存ソフトウニの改造量や
新設命令数が少ないという、オペランドアドレス空間の
みを拡張するアプローチの利点は、実質的に維持される
。
のレジスタ群のレジスタ長で規定される限界を大幅に超
えて拡張することができる。既存ソフトウニの改造量や
新設命令数が少ないという、オペランドアドレス空間の
みを拡張するアプローチの利点は、実質的に維持される
。
第１図は本発明の一実施例であるオペランドアドレス生
成部のブロックダイヤグラム、第２図は第１図における
命令解読部のブロックダイヤグラム、第３図は第１図に
おけるモード制御部のブロックダイヤグラムである。 １・・・命令解読部、２・・・レジスタセット、３・・
・長いレジスタセット、４，５．９・・・セレクタ、６
・・・アドレス加算器、７・・・オペランドアドレス生
成期間を示す信号を発生するオペランドアクセス制御部
、８・・・アドレス空間拡張モードを指示するモード制
御部。
成部のブロックダイヤグラム、第２図は第１図における
命令解読部のブロックダイヤグラム、第３図は第１図に
おけるモード制御部のブロックダイヤグラムである。 １・・・命令解読部、２・・・レジスタセット、３・・
・長いレジスタセット、４，５．９・・・セレクタ、６
・・・アドレス加算器、７・・・オペランドアドレス生
成期間を示す信号を発生するオペランドアクセス制御部
、８・・・アドレス空間拡張モードを指示するモード制
御部。
Claims (1)
- 【特許請求の範囲】 １、アドレス計算手段と、アドレス情報を保持しうる第
１レジスタ群と、前記第１レジスタ群よりも長いアドレ
ス情報を保持しうる第２レジスタ群と、第１制御信号に
より制御されてその信号の第１の状態又は第２の状態に
それぞれ応じて前記第１レジスタ群又は第２レジスタ群
の出力を選択して前記アドレス計算手段に供給する選択
手段と、オペランドアドレス生成期を示す第２制御信号
を発生する手段と、前記第２制御信号を受けてオペラン
ドアドレス生成期に前記第２の状態を取ることができ他
のアドレス生成期には前記第１の状態を取る前記第１制
御信号を発生する手段とを備えたアドレス空間切替装置
。 ２、特許請求の範囲１において、更に、オペランドアド
レス空間が拡張されるべきか否かのモードを示す第３制
御信号を発生する手段を備え、前記第１制御信号発生手
段は、前記第３制御信号を受けてその信号を示すモード
に従つてオペランドアドレス生成期における前記第１制
御信号の状態を決定する手段を有するアドレス空間切替
装置。 ３、特許請求の範囲１又は２において、前記第１レジス
タ群と第２レジスタ群はベースアドレスを保持しうるア
ドレス空間切替装置。 ４、特許請求の範囲３において、前記第１レジスタ群と
第２レジスタ群は更にインデクス値を保持しうるアドレ
ス空間切替装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62247798A JPH0192851A (ja) | 1987-10-02 | 1987-10-02 | アドレス空間切替装置 |
| US07/251,841 US4959778A (en) | 1987-10-02 | 1988-09-30 | Address space switching apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62247798A JPH0192851A (ja) | 1987-10-02 | 1987-10-02 | アドレス空間切替装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0192851A true JPH0192851A (ja) | 1989-04-12 |
Family
ID=17168812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62247798A Pending JPH0192851A (ja) | 1987-10-02 | 1987-10-02 | アドレス空間切替装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4959778A (ja) |
| JP (1) | JPH0192851A (ja) |
Cited By (1)
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