JPS6265149A - メモリ管理ユニツト書き換え方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理アドレスを物理アドレスに変換し、メモ
リ空間を分割して出来る各ページの現在アクセスしよう
とするページが主記憶上にない場合に外部記憶装置より
そのページを持ってくることにより、膨大なメモリ空間
をユーザが使用できるようにする仮想記憶方式と、複数
のユーザで主記憶装置を共通的に利用できるように物理
アドレスから絶対アドレスに変換する機構を有するメモ
リ管理装置ＭＭＵの読み出しと書き込み方式に係り、特
にユーザが利用出来る主記憶上のアドレス空間とは独立
したアドレス空間にＭＭＵ内のメモリに対するアドレス
空間を割り当てる事が出来る制御を含むＭＭＵＩき換え
方式に関する。

〔従　来　技　術〕

集積回路技術の発展に伴い、パーソナルコンピュータ或
いはマイクロコンピュータの機能は向上し、３２ビット
マイクロプロセツサによる仮想記憶及び、記憶保護の概
念を導入することが出来るようになってきた。仮想記憶
方式はユーザが指定できるアドレスのビット数が小さく
てもこのアドレスを論理アドレスとし、論理アドレスか
ら主記憶上の実際の物理アドレスに一方的にアドレス変
換を行うことによって大容量のアドレス空間を持たせる
方式である。

例えば、論理アドレスを３つに分割し、セグメント番号
、ページ番号、ページ内変位を含むようにし、変換はま
ず、中央演算装置内部の制御レジスタ内にあるセグメン
トテーブル先頭アドレスと。

前記論理アドレス内のセグメント番号を加えることによ
って、セグメントテーブルの一つのエントリを引き出す
。エントリ内部には求めるページテーブルの起点アドレ
スが含まれているので、前記起点アドレスと、論理アド
レス内のページ番号を加えて、ページテーブルの一つの
エントリを引き出す。ページテーブルの前記エントリ内
部には。

ページの先頭アドレスが含まれている。従って。

前記ページ先頭アドレスに、論理アドレス内部のページ
内変位を加えることによって実際の記憶装置へアクセス
するべき物理アドレスが得られる。

更に、複数のユーザが主記憶装置を共通に使用する場合
には、各ユーザによって、主記憶上のメモリ領域の先頭
アドレスを作成し、各ユーザ領域内を前記物理アドレス
でアクセスするようにして。

物理アドレスから絶対アドレスに変換するようにしてい
る。３２ビットマイクロプロセツサによる計算機システ
ムにおいては、少なくともページ番号とページ内変位を
論理アドレスに持ち、論理アドレスから物理アドレスに
変換するページ方式によるアドレス変換機構を少なくと
も有し８例えば３ユーザモードにおいて、スーパーバイ
ザー、即ちＯ８上の領域をアクセスした場合には、アク
セス禁止を実行する記憶保護機構を含むようにし、複数
のユーザで主記憶を共通的に利用できるマルチユーザの
制御を含むようにしている。ページ方式には、記憶空間
をページ単位で分割し、主記憶上にＣＰＵがアクセスす
る確率の高いページのみを置き、ｃｐｕがあるページを
アクセスしてそのページが主記憶上にない場合には、Ｌ
ＲＵアルゴルズムに従って、主記憶内のアクセスする確
率が最も低いページと、ＣＰＵがアクセスしようとする
ディスク装置上の中にあるページをスワツピングする機
構が一般的に含まれている。このように。

仮想記憶と記憶保護、或いは物理アドレスから絶対アク
セスに変換するプリフィクス機構等を実行するメモリ管
理装置ＭＭＵは、内部にアドレス変換用のテーブル、及
びプリフィクス機構、或いは記憶保護に利用するテーブ
ルをランダムアクセスメモリ　（ＲＡＭ）の形で内部に
持っている。従って、ＭＭＵ自身には、前記テーブルに
データを書いたり、読み出すために、アクセスするべき
アドレスのアドレス空間を持つことになる。このＭＭＵ
に対する前記アドレス空間を主記憶上のアドレス空間の
どの領域を占有するかという問題は非常にＭ要となる。

従来、ＭＭＵのリードライト用には、主記憶上のアドレ
ス空間の一部にＭＭＵ専用のアドレス空間を与え、その
空間をＣＰＵがアクセスすることにより、ＭＭＵのＲＡ
Ｍ書き換え等を行っていた。

第２図（ａｌは、従来のＭＭＵ書き換え方式に従うシス
テム構成図のブロック図である。ＭＭＵ　１は。

ＣＰＵ２から論理アドレス１１を入力し、論理アドレス
１４を物理アドレス１０に変換し、変換された物理アド
レス、或いは、プリフィクス機構を内部に含む場合には
、絶対アドレスが出力アドレスバス１０に出力される。

ＭＭＵＩ内部のテーブルにデータを書いたり読んだりす
る場合には９ＭＭＵＩのアドレス線１０を介してＣＰＵ
２に接続されるデータバス２０を介してリードライトを
実行する。ＭＭＵＩのリードライトを実行する場合には
、ＣＰＵ２からアドレスバス１１を介してテーブルのア
ドレスをアクセスし、データバス２０を介してＭＭＵＩ
の物理アドレス側のパス１０を使ってデータのリードラ
イトを実行するが、従来方式に従う場合には、ＭＭＵＩ
はＣＰＵ２がアドレスバス１１及び１２によってアクセ
スすることが出来る主記憶上のアドレス空間のある領域
をＭＭＵ専用のアドレス空間としている。そのため。

ＣＰＵ２は、アドレスバス１２にＭＭＵＩを指定するビ
ット系列を出力することにより、そのビット系列をデコ
ーダ１２０でデコードし、デコード出力１２０１が論理
ＯにアクティブされることによってＭＭＵＩをイネーブ
ルしていた。例えば。

ＭＭＵＩのテーブルにデータを書き込む場合には。

ＣＰＵ２よりアドレスへ゛ス１２を介してＭＭ　Ｕｉ旨
定用のアドレスビットを与え、デコーダ１２０の出力を
論理０にし、さらに、ＣＰＵ２より書き込み制御信号１
２００を論理Ｏにすることにより。

アンド回路１２１の出力を論理０にアクティブにする。

そして、ＭＭＵＩは、ライトイネーブルとなり、ＣＰＵ
２からアドレスバス１１を介してＭＭＵ内部ＲＡＭのア
ドレスを指定している。このとき、デコーダ１２０の出
力１２０１は、バ・７フア１２１２のイネーブル端子を
イネーブル状態にすることによって、ＣＰ’Ｕ２から与
えられるデータはデータバッファ２０を介して物理アド
レス線１０に転送され、ＭＭＵ内部に入力され、ＭＭＵ
内部のテーブルＲＡ’Ｍに書き込まれるようにしている
。逆にテーブルよりデータを読み出す場合には、ＭＭＵ
Ｉのライトイネーブル端子は論理１となるから読み出し
モードとなり、ＣＰＵ２から与えられるライトイネーブ
ル端子１２００が論理ｌとなることによってバッファ１
２２のデータ方向はＭＭｔＪｌからデータバス２０を介
してＣＰＵ２に入力される方向となる。この読み出しモ
ート′においてもＣＰＵ２に与えられるアドレスバスの
内容ばＭＭＵ　１を指定するビット系列が与えられ。

デコーダ１２０の出力を論理Ｏにアクティブにする必要
がある。この場合、ＣＰｔＪ２から与えられるアドレス
は物理アドレス１０に接続される主犯（Ｑ装置のアドレ
スをアクセスするための情報であってアドレスバス１１
及び１２に出力されるので。

ＣＰＵ２から与えられるアドレス情報は主記憶上のアド
レス空間を占有することになる。従って。

デコーダ１２０によってＣＰＵ２から与えられるアドレ
スの内、デコーダ１２０の出力を論理０にアクティブに
するアドレスは主記憶上のアドレス空間の一部を占有す
ることになる。すなわち１ＭＭＵＩのリードライトを行
うには、ＭＭＵ専用のアドレス空間を主記憶上のアドレ
ス空間の一部として持つことになる。

第２図（ｂｌに示すように主記憶上のアドレス空間を１
６進でｏｏｏｏｏがらＦＦＦＦＦまでの空間であると仮
定した場合に、ＭＭＵに利用するアドレス空間は。

コノアドレス空間の一部を占有してしまうことになる。

例えば、第２図（ｂ）の上位２Ｍバイトの斜線で示され
る領域はＭＭＵＩのリードライト専用に使われる領域で
あって、この領域はユーザが利用できなくなる領域とな
る。即ち、斜線で示される２Ｍのアドレス空間は無条件
にＭＭＵ　１のリードライト用に利用される空間であり
、ＭＭＵＩのリードライトは、ユーザではなく一般にス
ーパーバイザ、すなわち、Ｏ８が利用する空間となるた
め。

ユーザが利用出来るメモリ空間は非常に狭くなるという
欠点を有する。

〔発明の目的〕

本発明はこのような従来の欠点を除去し、　ＭＭＵのリ
ードライト専用のアドレス空間はユーザが利用する空間
と同じ空間領域に設置し、スーパーバイザモードにおい
て、ユーザのアドレス空間を利用する特殊命令を用いて
、アドレス空間選択用フリップフロップをセットし、そ
のセットした内容によって前記ＭＭＵ専用のアドレス空
間を指示することによって、ユーザ専用のアドレス空間
を破壊することなく、同一アドレス空間内でＭＭＵのリ
ードライトを実行できることを可能とするＭＭＵ書き換
え方式を提供する。

〔実　　施　　例〕

第１図（ａ）は本発明のＭＭＵ書き換え方式にもとづく
システムの構成図である。

ＭＭＵＩは、ＣＰＵ２の論理アドレス６を入力し、物理
アドレス１３を出力し、論理アドレス６を物理アドレス
１３に変換するアドレス変換機構等に用いるＲＡＭテー
ブルを有している。前記ＲＡＭテーブルの書き換えは、
アドレスバス１３を入出力データ線として用い、ＣＰＵ
２よりデータバス９を介して行う、すなわち、ＣＰＵ２
から出力されるアドレス６でテーブルのアドレスを指定
し、ＣＰＵ２からデータバス９よりデータを与え。

双方向バッファ５を介してバス５０に転送し、データを
アドレスバス１３より入力し、テーブル内に書き込む。

ＭＭＵＩ内のテーブルの内容をＣＰＵ２に転送する場合
も、ＣＰＵ２は、アドレス６よりアドレスを指定し、前
記アドレスによって指定されたテーブルの内容をアドレ
スバス１３に出力し、双方向バッファ５を介してデータ
バス９に転送し、ＣＰＵ２の内部に入力する。このよう
なデータのリードライトは書き込み制御信号１００の論
理状態による。書き込き制御信号１００が論理Ｏである
場合には、ライトイネーブル状態となり、ＭＭＵＩはア
ドレス６で指定されるＲＡＭアドレスに双方向バッファ
５より転送されてくるデータを書き込む。一方、書き込
み制御信号１００力５８６理１である場合には、ＭＭＵ
は読み出しモードとなり、アドレス６で指定されるＲＡ
Ｍテーブルの内容は物理アドレス側のアドレスバス１３
に転送され、双方向バッファ５を介してＣＰＵ２に接続
されるデータバス９を介してＣＰＵ２に入力される。

本発明は、前記書き込み信号１００と前記双方向バッフ
ァ５のイネーブル信号５００の制御をＣＰＵ２から出力
されるアドレスのデコード信号を用いるのではなく、Ｃ
ＰＵ２から出力されるファンクションコード７の結果を
ファンクションコードデコーダ３によってデコードし、
そのデコードした信号を用いてリードライト制御用フリ
ップフロップ４の状態を制御するようにしている。即ち
。

ＣＰＵ２から出力されるファンクションコード７の制御
と、フリップフロップ４の状態によってＭＭＵＩのリー
ドライトの制御を行っている。この制御によって、ＣＰ
Ｕ２から出力されるアドレスの上位をデコードす、るこ
とによってできるユーザ領域のアドレス空間とＭＭＵＩ
のアドレス空間を独立に平行化し、前記ＭＭＵリードラ
イト制御用フリップフロップ４の論理状態によって平行
するアドレス空間を選択するようにしている。このよう
な本発明の制御方式を更に詳　細に説明する。

ＣＰＵ２から出力されるファンクションコード７はＣＰ
Ｕ２が実行している命令がスーパーバイザモードの命令
であるか、ユーザモードの命令であるかを示す情報を出
力する。即ち、ファンクションコード７は、３ビット程
度の情報であって。

そのビット状態によってＣＰＵ２が現在スーパーバイザ
のプログラムを実行しているのか、このプログラムでデ
ータのアクセスを行っているのか。

或いはユーザモードでプログラムを実行しているのか、
そのユーザプログラムによってデータのリードライトを
行っているのかを示す情報が少なくとも含まれている。

即ち、スーパーバイザプログラム、スーパーバイヂデー
タ、ユーザプログラム。

ユーザデータの各モードを示す少なくとも２ビ・ノドの
情報を含んでいる。ファンクションデコーダ３は少なく
とも前記４つのモードのそれぞれに対応する信号を出力
するもので１例えばスーパーバイザデータモードにおい
て、スーパーバイザデータ信号３１が論理０にアクティ
ブになる。ユーザデータモードにおいては、ユーザデー
タ信号３０が論理Ｏにアクティブになる。このようなモ
ードすなわち、大きく分けてスーパーバイザモードでＣ
ＰＵ２が動作しているか、ユーザモードでＣＰＵが動作
しているかによってＭＭＵＩのテーブル書き込み制御が
実行される。すなわち、ＭＭＵＩのテーブル書き換えは
ユーザモードにおいては実行せず、必ずスーパーバイザ
モードで行われることを利用する。例えば、ユーザモー
ドでＣＰＵ２が動作し、主記憶装置５０をアクセスする
場合にＣＰＵ２から出力される論理アドレス６は物理ア
ドレス１３にＭＭＵ　１を介して変換される。そして、
今、アクセスしようとするページが主記憶上にない場合
、すでにアクセスしてしまったページで、以後アクセス
する可能性の最も低いページをディスク装置（図示せず
）に入れ、今アクセスしようとするページをディスク装
置から主記憶上にもってくるスワップ動作を実行するこ
となるが。

この場合、アドレス変換機構内にディスク装置から主記
憶上に格納したページに関する情報を入れることになる
。すなわち、その情報は、データバス９から双方向バッ
ファ５を介してバス１３より入力され、アドレス６によ
って指定されるテーブルのエントリとして書き込まれる
ことになる。この書き込み動作は自動的に行うもので、
ユーザは意識することなく、Ｏ８すなわち、スーパーバ
イザモードで実行することになる。従ってＭＭＵＩのデ
ータの書き換えは必ずスーパーバイザモードで実行され
ることになる。

このように、ＭＭＵのリードライトはスーパーバイザモ
ードでしか許可されないことを利用し。

本発明は、ＭＭＵリードライト制御フリップフロップ４
をスーパーバイザモードにおいてのみ、オン、オフの制
御が実行されるようにし、更にＣＰＵの動作中のモード
が、ファンクションコード７に反映されていることを利
用して、スーパーバイザモードにおいて、特別な命令で
Ｏ８によってユーザデータ信号３０を強制的に論理０に
することによってＭＭＵＩの書き換えを実行するように
している。すなわち、フリップフロップ４はＤタイプの
フリップフロップであり、Ｄ入力端子はＣＰＵ２から出
力されるデータバス９上の１ビットを用いて入力してい
る。前記り入力をセットするかどうかのクロック信号は
アンド回路３３からの出力であって、前記アンド回路３
３の入力は、ＣＰＵ２から与えられるアドレスバスの１
ビット、及びファンクションデコーダ３の出力であるス
ーパーバイザデータ信号３１の反転入力である。従って
、スーパーバイザモードにおいて、特殊な命令を実行す
ることによってソフト的にファンクションコード７から
スーパーバイザデータモード信号を出力し、ファンクシ
ョンデコーダ３の出力であるスーパーバイザデータ信号
３１を論理０にアクティブにし、ＣＰＵ２から出力され
るアドレス６の出力ビットのうち、アンド回′＠３３０
１入力端子に入力しているアドレスピント線を論理１に
し。

更にＣＰＵ２から出力されるデータバスの１ビット、す
なわち、フリップフロップＤ入力端子に入力するビット
を１にすることによって、ＭＭＵリードライト制御用フ
リ７プフロツプ４を１にセットすることができる。フリ
ップフロップ４が１にセットされると、その反転出力で
ある万出力端子はＯにアクティブされる。フリップフロ
ップ４のＱ出力信号３２は、アンド回路４０．及び４１
の１人力になっている。このようにスーパーバイザモー
ドにおいて、論理０に保持されたフリップフロップ４の
石出力状態において、ＣＰＵ２がスーパーバイザモード
でありながら、ユーザデータをアクセスすることが出来
る特殊命令を用いてファンクションコードバス７にユー
ザデータモードの信号を出力し、ファンクションデコー
ダ３のユーザデータ信号３０を論理Ｏにアクティブにさ
せることが可能となる。ユーザデータ信号３０が論理０
になると９この信号は前記アンド回路４０及び４１０入
力となっているために、アンド回路４１はユーザデータ
信号３０及びフリップフロツブ出力信号τである出力線
３２の論理がともに論理０で入力され、入力側において
反転され、その出力は論理０になり、双方向バッファ５
をイネーブル状態にする。更にＣＰＵ２からはリードラ
イト信号４２が出力されており、この信号は前記アンド
回路４０．及び前記双方向バッファ５のデータ方向切り
換え端子に入力されている。従って、この信号が論理Ｏ
１即ち、書き込みモードである場合には、アンド回路４
０の反転入力に論理Ｏとして入力されるので、アンド回
路４０の出力は、３つの反転入力端子が共に論理０が入
力されて論理０となり、ＭＭＵＩの書き込み制御信号１
００を論理０にアクティブする。すなわち、ＭＭＵは書
き込みモードとなる。このように、ＣＰＵ２がスーパー
バイザモードでフリップフロップ４の出力を論理０にし
、スーパーバイザモードでユーザデータを指定すること
により、ユーザデータ信号３０を論理０にし、リードラ
イト制御信号４２をライトモードにすることによって、
ＭＭＵＩはライトモードとなる。このライトモードにお
いて、　　ＣＰＵ２から与えられるアドレス６に指定さ
れるテーブルエントリ内部に書き込み用データがバス１
３を介して書き込まれることになる。この場合、書き込
みデータは、双方向バッファ５を介して転送されるが、
前述したようにアンド回路４１の反転入力端子には、ユ
ーザデータ信号３０の論理Ｏ及びフリップフロップＱ出
力信号３２の論理０が入力されているので、アンド回路
４１の出力は論理０にアクティブにされることにより双
方向バッファ５はイネーブル状態となる。このため、デ
ータバス９の情報を出力バス５０に伝達することができ
る。すなわち、データバス９側からデータバス５０側へ
の転送方向を制御するのは、前記ＣＰＵ２から出力され
るリードライト制御信号４２であり、この信号は論理Ｏ
となっていることによる。

尚、ＭＭＵＩのデータ書き換え時においては、データバ
ス９のデータが主記憶装置５０に書き込まれないように
、双方向バッファ５がイネーブル状態のときには主記憶
装置５０をディスイネーブルする必要がある。そのため
、ユーザデータ信号３０およびフリップフロップ４０石
出力信号３２が共に論理Ｏのときにはアンド回路４３の
出力を論理１にし、主記憶装置５０のチップセレクト端
子（Ｃ３）を論理１にしている。

以上述べたようにＭＭＵＩはスーパーバイザモードであ
るときのみ、データを書き換えることができる。

以上述べられた動作を主記憶上のアドレス空間で考える
と、ＭＭＵのＲＡＭテーブルに対するアドレス空間は、
アドレスバス６で指定されるユーザ領域のアドレス空間
を利用している。この時。

もし１以上述べたようなスーパーバイザモードにおいて
、ユーザデータをアクセスすることをしなければ、双方
向バッファ５がディスイネーブル状態であるから、デー
タバス９上のデータが主記憶装置５０内の論理アドレス
６によって指定されるユーザ領域に書き込まれるという
動作が実行されてしまうことになる。しかし２本発明で
は、ＣＰＵ２から出力されるデータバス９上のデータを
主記憶装置上に転送することなく、双方向バッファ５を
イネーブル状態にすることによって、データバス５０に
転送し、物理アドレス１３を介してＭＭＵＩに書き込む
ようにしている。このようにすれば、ＭＭＵのＲＡＭア
ドレス空間が、主記憶上のユーザ領域の空間と平行して
存在し、アドレス空間上では１重なる領域となっていて
も、スーパーバイザモードでユーザデータを使用する特
殊命令を用いることによってデータバス９上のデータを
主記憶に書き込むのではなく、ＭＭＵＩのＲＡＭに書き
込むことができる。すなわち、ＣＰＵＩから出力される
ファンクションコード７の制御とＭＭＵリードライト制
御用フリップフロップ４の状態でＭＭＵＩのアクセスを
実行するかしないかを判断して、ユーザ領域のアドレス
空間の競合性を解決している。

第１図（ａｌに示される本発明のＭＭＵの書き換え方式
に従うシステムのＭＭＵＩのリードライト動作のフロー
チャートを第１図（ｂ）に示す。フローがスタートする
と、ＭＭＵＩの書き換え動作においてはＣＰＵ２はスー
パーバイザモードで動作する。

これはＭＭＵ２のリードライトはスーパーバイザモード
でしか、許可されないことを意味している。

ＭＭＵリードライト制御用フリップフロップ４をスーパ
ーバイザデータモードでアクセスし、フリップフロップ
４の百出力であるＭ　Ｍ　Ｕ　ＩＪ−ドライドイネーブ
ル信号３２を論理０にする。次にファンクションコード
７よりユーザデータを示す情報が出力できるようにＣＰ
Ｕ２の内部レジスタに特殊命令を使ってセットする。こ
のようにすることによってユーザデータ信号３０が論理
Ｏになり。

ＣＰＵ２によりファンクションコード７がユーザデータ
でＭＭＵｌをアクセスするようにする。本発明では９通
常ＣＰＵ２は、動作中のモードがファンクションコード
バス７に反映するが、スーパーバイザモードにおいては
、特別な命令によりファンクションコードバス７の出力
状態を自由に変えることができることを利用している。

次にフロー６において示すように、ユーザデータ信号３
０とＭＭＵリードライト制御用イネーブル信号３２の論
理Ｏによって双方向バッファ５がイネーブル状態となる
。そして、ライト信号４２が論理Ｏになることにより、
双方向バッファ５の方向をＭＭＵｌに対して書き込みモ
ードになるように決定する。フロー８において示すよう
に、ライト時はＭＭＵＩのライトパルスが発生し、書き
込みが起る。

そしてＭＭＵのリード時には、ＭＭＵＩの内容は。

データバス９に出力され、ＣＰＵ２がロード出来ること
になる。

（発明の効果〕 本発明はこのように、ＭＭＵのリードライト用のＲＡＭ
テーブルに対するアドレス空間をユーザ領域のアドレス
空間と重ね、ＭＭＵはスーパーバイザモードでしか動作
しないことを利用し、スーパーバイザモードにおいて、
特別な命令を実行し。

スーパーバイザモードでユーザデータを利用する制御を
実行することによって、ＣＰＵからのデータを主記憶装
置のユーザ領域ではなく、ＭＭＵの前記ＲＡＭに転送す
るようにして同じユーザ領域に対しても、競合がおきな
いように出来るという効果がある。

従って１本発明は、ＭＭＵに対するアドレス空間を主記
憶上のアドレス空間の一部として利用せずに、ＭＭＵの
書き換えが可能となり、逆にユーザが利用できる論理空
間に制約がなくなり、広いの論理アドレス空間がユーザ
に対して提供できるという効果がある。

【図面の簡単な説明】

第１図（ａｌは本発明のメモリ管理装置書き換え方式に
従うシステムの構成ブロック図。 第１図（ｂｌは本発明のメモリ管理装置書き換え方式に
従うフローチャート。 第２図（ａｌは従来のメモリ管理装置書き換え方式に従
うシステムの構成ブロック図。 第２図（ｂ）は従来の方式によるＭＰＵのテーブルのア
ドレス空間と、ユーザ領域のアドレス空間との関係を示
すアドレス空間図である。 １・・・ＭＭＵ。 ２・・・ｃｐｕ。 ３・・・ファンクションデコータ。 ４・・・ＭＰＵリードライト制御用フリップフロフプ。 ５．１２１２ ・・・双方向バッファ。 ６．１１ ・・・８余理アドレスバス。 ７・・・ファンクションコード信号。 ４２・・・書き込み制御信号。 ９．２０ ・・・データバス。 ３０・・・ユーザデータ信号。 ３１・・・スーパーバイザデータ信号。 ３２・・・フリップフロ７プ４の石臼力信号。 （ＭＭＵリードライトイネーブル信号）１０．１３ ・・・物理アドレスバス。 ３．１２０ ・・・デコーダ。 特許出願人　　　カシオ計算機株式会社＜ＭＬＪ　　Ｒ
ＥＡ１７ＷＲｉＴＥ　Ｔｈ４リミ】〉第２図（ａ）

Claims (1)

1. 【特許請求の範囲】 １）中央演算装置（２）より与えられる論理アドレスを
   物理アドレスに少なくとも変換する機構を含み読み書き
   可能なテーブルを有するメモリ管理ユニット（１）のデ
   ータの書き換え方式において、ユーザのデータアドレス
   空間に前記メモリ管理ユニットのデータアドレス空間と
   を束ねて同一アドレスとして、スーパーバイザモードに
   おいてのみ、前記メモリ管理ユニットのデータアドレス
   空間を指定できるようにしたことを特徴とするメモリ管
   理ユニット書き換え方式。 ２）中央演算装置がユーザモードとスーパーバイザモー
   ドにおいてユーザのデータアドレス空間をアクセスし、
   スーパーバイザモードの一部においてメモリ管理ユニッ
   トをアクセスすることに切換わるスイッチ手段を有する
   ことを特徴とする特許請求の範囲第１項記載のメモリ管
   理ユニット書き換え方式。 ３）中央演算装置（２）より与えられる論理アドレスを
   物理アドレスに少なくとも変換する機構を含み読み書き
   可能なテーブルを有するメモリ管理ユニット（１）と、
   前記中央演算装置（２）がスーパーバイザモードで動作
   しているときに前記中央演算装置（２）からの論理をセ
   ットすることを可能とするフリップフロップ（４）と、
   前記中央演算装置（２）がスーパーバイザモードで動作
   しているときユーザのアドレス空間をアクセスした場合
   にユーザデータ信号（３０）を、活性化する制御手段（
   ３）と、前記ユーザデータ信号（３０）と前記フリップ
   フロップ（４）の出力信号（３２）を活性化することに
   よって前記メモリ管理ユニット（１）の前記テーブルの
   読み書きをイネーブル状態にし前記中央演算装置に接続
   されるデータバスと前記メモリ管理ユニットの入出力デ
   ータバスとを接続する制御手段（５）とを有し、前記中
   央演算装置（２）がスーパーバイザモードでユーザのデ
   ータアドレス空間をアクセスした場合に、前記メモリ管
   理ユニットのデータの書き換えを可能とすることを特徴
   とするメモリ管理ユニット書き換え方式。 ４）前記フリップフロップ（４）のＤ入力端子は前記中
   央演算装置（２）に接続されるデータバスの１ビットに
   接続され、前記Ｄ入力からのセット状態は、前記中央演
   算装置（２）がスーパーバイザモードで前記ユーザのデ
   ータアドレス空間にデータの書き込みを行うときに、セ
   ットすることを特徴とする特許請求の範囲第３項記載の
   メモリ管理装置書き換え方式。 ５）前記フリップフロップ（４）のセット用クロックを
   制御するスーパーバイザデータ信号（３１）及び前記ユ
   ーザデータ信号（３０）は前記中央演算装置（２）から
   出力されるファンクションコード（７）をデコードする
   ことによって得られることを特徴とする特許請求の範囲
   第３項記載のメモリ管理ユニット書き換え方式。 ６）前記メモリ管理ユニット（１）の書き込み制御信号
   （１００）は、前記ユーザデータ信号（３０）と前記フ
   リップフロップ（４）の出力信号（３２）、及び前記中
   央演算装置（２）から出力される書き込み制御用信号（
   ４２）から形成されることを特徴とする特許請求の範囲
   第３項記載のメモリ管理装置の書き換え方式。 ７）前記メモリ管理ユニット（１）の物理アドレスバス
   及び前記中央演算装置（２）に接続しているデータバス
   は双方向バッファ（５）に接続され、前記双方向バッフ
   ァ（５）のイネーブル信号は、前記ユーザデータ信号（
   ３０）及び前記フリップフロップ（４）の出力結果（３
   ２）から形成され、方向の制御は前記中央演算装置（２
   ）の前記書き込み制御信号（４２）を用いることを特徴
   とする特許請求の範囲第３項記載のメモリ管理ユニット
   の書き換え方式。 ８）前記ユーザのアドレス空間は、メインメモリ上にあ
   ることを特徴とする特許請求の範囲第３項記載のメモリ
   管理ユニット書き換え方式。