JPH0467229A - マイクロプロセッサおよびメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マイクロプロセッサに係り、特に、マイクロ
プロセッサの命令体系に関する。

［従来の技術］ 従来の装置は、「日立１６ビツトマイクロプロセツサＨ
Ｄ６４１０１６ユーザズマニユアル」日立製作所１９８
７年発行、に記載のように、命令コードと動作は１対１
対応となっており、命令コードが異なれば、その情報処
理に関する動作は必ず異なっていた。

このようなマイクロプロセッサを用いた従来のキャッシ
ュメモリシステムの一例を第４図を用いて説明する。

第４図において、１は中央処理装置すなわちマイクロプ
ロセッサ（ＭＰＵ）、２は制御ユニット、３は命令の実
行ユニット、４は命令コードを解読する命令デコーダ、
５はデータの入出力を制御するバスコントローラ、６は
ＭＰＵの出力する論理アドレスバス、７はＭＰＵのデー
タバス、８はメモリアクセスを制御するメモリ管理ユニ
ット（ＭＭＵ）、９はキャッシュミスヒツト時にキャッ
シュの内容を入れ替えるブロック転送を行なうキャッシ
ュ制御部、１０はＭＭＵ内部のコントロールレジスタ、
１１はキャツシュヒツト判定部。

１２はＭＭＵ内部で生成された物理アドレス、１３はＡ
ＮＤゲート、１４はブロック転送要求信号、１５はメイ
ンメモリアクセス７を制御するメモリ制御ユニット（Ｍ
ＣＵ）、１６は主記憶装置、１７はアドレスアレイ（Ａ
Ａ）、１８はキャッシュメモリ（バッファストレージ：
ＢＳ）、１９はアドレスアレイデータ、２０はＭＭＵか
らＭＣＵへのブロック転送要求、２２はＭＭＵ内コシコ
ントロールレジスタＳ切り離しモードピット出力信号、
２３はキャッシュミスヒツト信号である。

この場合のキャッシュメモリ制御は、特開昭６２−６９
３３７号等ですでに公知である。バスコントローラ５に
よりメモリからＭＰＵＩ内部への転送命令コード（仮に
コードＡとする）をフェッチすると、命令デコーダ４に
より命令コードＡがメモリからＭＰＵ内部への転送命令
であることが解読され、制御ユニット２の制御により実
行ユニット３において実効アドレスが計算され、バスコ
ントローラ５からのリード動作が起動される。論理アド
レスバス６上のアドレスにより、ＭＭＵＢ内で発生した
物理アドレス上位１２と、物理アドレス下位により引き
出されたキャッシュメモリ１８に対応するアドレスアレ
イデータ１９とがキャツシュヒツト判定部１１において
比較され、不一致が起こった場合、キャッシュミスヒツ
ト信号２３がｌ　ＨＴレベルとなる。通常はこの信号を
キャッシュ制御部９に対するブロック転送要求としてア
ドレスアレイ１７およびキャッシュメモリ１８の更新を
行なうのが一般的である。

メモリのリードアクセスには命令コードのように連続し
た番地に配置され、ブロック転送を行なった場合に、再
びそのブロックが参照される確率（ヒツト率）が向上す
るものがある一方、オペランドの中にはブロック転送を
行なうと逆にヒツト率を低下させるものもある。後者の
ような現象があらかじめ予測される場合には、ＭＭＵの
内部のコントロールレジスタ１０内にあるＢＳ切離しモ
ードビット２２をＩ　Ｌ　ルベルに設定することにより
、ＡＮＤゲート１３の出力であるブロック転送要求信号
１４が強制的に１　Ｌ　ｐレベルになり、ブロックの入
れ替えが行なわれず、ヒツト率を低下させないという方
法がとられるのが一般的であった。

［発明が解決しようとする課題］ 上記従来技術は、キャッシュのヒツト率低下の防止は図
れるが、ＢＳ切離しモードにする度に、ＭＭＵ内のコン
トロールレジスタの書き換えを行なわなければならず、
ＢＳ切離しモードを解除するためにもコントロールレジ
スタの書き換えが必要であり、処理時間が多くかかり、
プログラムのステップ数も大きくなるという問題点があ
った。

本発明はコントロールレジスタを書き換えることなしに
ＢＳ切離しモードを行なう手段を提供し、高速かつ、高
ヒツト率のキャッシュメモリアクセスを実現することを
目的とする。

また、広くは、上記のようなキャッシュ制御を始めとす
る外部ハードウェアの制御を、マイクロプロセッサの命
令コードを用いて制御可能とすることを目的とする。

［課題を解決するための手段］ 上記目的を達成するために、本発明によるマイクロプロ
セッサは、同一の命令に複数の異なる命令コードを割り
付け、前記命令の実行時いずれの命令コードで実行され
ているかを示す信号を出力する端子を設けたものである
。

本発明によるマイクロプロセッサは、他の見地によれば
、複数の異なる命令コードに同一動作の命令が割り付け
られた命令体系を有し、前記命令の実行時にいずれの命
令コードで実行されているかを示す信号を出力する出力
端子を有することを特徴とするものである。

上記各マイクロプロセッサにおいて、例えば、データの
転送命令について複数の異なる命令コードを割り付ける
。

また、前記マイクロプロセッサは、特定の動作に複数の
命令コードを割り付けた第１の命令と、前記特定の動作
と異なる他の特定の動作に複数の命令コードを割り付け
た第２の命令とを有し、前記第１の命令がいずれの命令
コードで実行されているかを示す第１の信号と前記第２
の命令いずれの命令コードで実行されているかを示す第
２の信号とを生成し、さらに該第１および第２の信号を
切り換えて単一の出力端子に出力する手段を設けるよう
にしてもよい。

本発明によるメモリシステムは、主記憶装置の内容の一
部の写しを保持するキャッシュメモリを備えたメモリシ
ステムにおいて、メモリアクセスを行う同一動作のデー
タ転送命令に複数の命令コードを割り付け、前記データ
転送命令がいずれの命令コードで実行されているかを示
す信号を出力する出力端子を有するマイクロプロセッサ
と、キャッシュミスヒツト時に主記憶装置の内容をキャ
ッシュメモリへブロック転送するキャッシュメモリ制御
手段と、前記マイクロプロセッサの出力端子からの出力
信号に応じて前記ブロック転送を行うか否かを切り換え
る切換手段とを備えたことを特徴とするものである。

本発明による他のメモリシステムは、メモリアクセスを
行う同一動作のデータ転送命令に複数の命令コードを割
り付け、前記データ転送命令がいずれの命令コードで実
行されているかを示す信号を出力する出力端子を有する
マイクロプロセッサと、該マイクロプロセッサの前記出
力端子の信号状態に応じて相補的にアクセスされる第１
および第２のメモリとを備えたことを特徴とするもので
ある。

［作　用］ 本発明のマイクロプロセッサによれば、まったく同一の
動作を行う命令に複数の異なる命令コードを割り当て、
その命令実行時にいずれの命令コードで実行しているか
が出力端子により外部で認識することができるので、命
令コードの使いわけによって任意のハードウェアを制御
することが可能になる。

一例として、マイクロプロセッサの転送命令に前記手段
を設けると、同一転送動作を行なう場合にも、出力端子
の状態を２通りもたせることができる。その端子の出力
信号をキャッシュメモリのブロック転送の起動条件とし
て用いると、命令コードの違いのみによって動作は全く
同じであるが、ブロック転送を行なう場合と、行なわな
い場合を使い分けることができる。すなわち、マイクロ
プロセッサの外部のハードウェア制御を、命令の使い分
けにより、マイクロプロセッサの処理に影響を与えずに
、行なうことができる。

また、命令コードの使いわけにより、第１および第２の
メモリを相補的にアクセスするようにすることも可能で
ある。これは、アドレスを拡張することに利用できる。

その他、本発明のマイクロプロセッサは、各種広範な用
途が考えられる。

［実施例］ 以下、本発明の実施例を詳細に説明する。

マイクロプロセッサ１の命令体系に、上記従来技術で説
明したメモリからＭＰＵＩ内部への転送命令コードＡと
同一動作を行なう命令コードとしてコードＢを割り付け
る。このとき、外部端子２１に命令コードＡとＢの違い
を示す信号を命令実行中に出力する。ここでは命令コー
ドＡの転送時には（Ｈ＋レベル、命令コードＢの転送時
には′Ｌルベルになるように設定する。この命令コード
マツプを第２図に示す。そして、従来例のＭＭＵ内部の
コントロールレジスタ１０より８力されていたＢＳ切離
しモードビット呂力信号２２の代わりに外部端子２１の
命令コードの状態信号をＡＮＤゲート１３に入力する。

命令フェッチのように連続アドレスに配置されたデータ
のリードを行なう場合は、命令コードＡの転送命令を用
い、逆にブロック転送を行なうとヒツト率が低下するデ
ータをリードする場合は。

命令コードＢの転送命令を用いるようにする。

本実施例によれば、キャッシュ制御用のコントロールレ
ジスタの書き換えを行なわずにブロック転送の有無を選
択できるため、情報処理効率およびキャツシュヒツト率
が向上する。

次に、本発明を、アドレス拡張用に利用した第２の実施
例を第３図により説明する。

第３図中、１〜２１は、第１の実施例と同様である。第
１図と異なる要素として、３０はメモリバンク１，３１
はメモリバンク２．３２はインバータゲートである。マ
イクロプロセッサ１は、第１の実施例の第２図のような
命令コードマツプをもつ。ここで、外部端子２１を図の
ようにメモリバンクのイネーブル信号に接続しておくと
、命令コードＡを用いて転送を行なう場合、メモリバン
ク１に、命令コードＢを用いて転送を行なう場合、メモ
リバンク２にアクセスできるようになり、アドレス線を
１本拡張できるという効果がある。

上記のように、本発明をアドレス拡張用に利用する場合
、複数ある転送命令のそれぞれについて本方式を提供す
るとより有効である。すなわち、第２図の命令コードマ
ツプを拡張して、第５図のようにする。ここでは、転送
命令として、メモリとメモリとの間の一般転送命令と、
マイクロプロセッサ内部のレジスタとメモリとの間の転
送命令と、即値データ　（イミディエイトデータレジス
タ）のメモリへの転送を行う転送命令を例として挙げで
ある。これらの転送命令の各々には、実行中の外部端子
状態をｔ　ＨＩレベルまたはｉ　Ｌ　ｐレベルにするこ
とができる２通りの命令コードを割り付けている。これ
により、第３図のメモリバンク１にアクセスする場合は
、命令コードＡ、Ｃ，Ｅを用い。

メモリバンク２にアクセスする場合は命令コードＢ、Ｄ
、Ｆを用いることにより、アドレスとして使い勝手を向
上させることができる。

以上、２つの実施例について説明してきたが、本発明の
外部端子出力は、複数の状態端子によるコード化された
ものでもよい。

具体的には、第６図に示すように、１つの転送命令に、
命令コードＧ、Ｈ，Ｉ、Ｊの４つを割り付けた場合、こ
れらのうちどの命令コードにより実行されているかを端
子Ｏおよび端子１の２本の信号状態の組み合わせで外部
に示すことができる。

第６図の例では、命令コードＧのとき端子１の状態を′
Ｈ′、Ｈ′、の状態をｌ　Ｈｊとし、命令コードＨのと
き端子１の状態を′Ｈ′、端子○端子層をｌ　Ｌ　ｊと
し、命令コード■のとき端子１の状態を′Ｌ′、端子Ｏ
の状態をｔ　Ｈｌとし５更に命令コードＪのとき端子１
の状態を′Ｌ′、端子０の状態をｊ　Ｌ　）としている
。

さらに、状態端子を変化させるか否かをコントロールレ
ジスタにより選択的に有効にしてもよい。

また、状態端子と命令コードとの関係をコントロールレ
ジスタの設定により決定することもでき、１つの端子を
複数の命令で共有してもさしつかえない。具体的には、
第７図を用いて説明する。

第７図はマイクロプロセッサ１内の制御ユニット２の周
辺を詳細に示したものである６１０１はマイクロプロセ
ッサ内部のコントロールレジスタ、１０２は外部端子２
１に出力する信号を選択する選択ビット、１０３は外部
端子２１に状態を出力するか否かを設定する有効ビット
、１０４および１０５は互いに異なる命令のそれぞれの
状態信号、１０６はＯＲゲート、１０７，１０８はＡＮ
Ｄゲート、１０９はインバータである。外部端子２１に
情報を出力したい場合は、コントロールレジスタ１０１
の有効ビット１０３に“１″を設定し、状態信号１０４
を出力したい場合は選択ビット１０２に°″０”を、状
態信号１０５を出力したい場合は、選択ビット１０２に
“１”を設定しておけばよい。

［発明の効果］ 本発明によれば、マイクロプロセッサを用いた情報処理
装置において、ハードウェアの制御を命令コードの使い
分けにより行なうことができるため、コントロールレジ
スタなどの書き換えの時間を省くことができ、情報処理
効率を向上させることができる効果がある。また、コン
トロールレジスタの書き換えの分だけ、プログラムのス
テップ数も減少させることができる。

【図面の簡単な説明】

第１図は本発明の第１実施例のブロック図、第２図は第
１実施例の命令コードマツプの説明図。 第３図は本発明の第２実施例のブロック図、第４図は従
来例のブロック図、第５図は他の命令コードマツプの説
明図、第６図はコード化した状態出力を行う場合の説明
図、第７図は外部端子を複数の状態信号出力に共用する
場合の説明図である。 ｌ・・・マイクロプロセッサ、２・・・制御ユニット、
１４・・・ブロック転送要求、１８・・・キャッシュメ
モリ、２１・・・命令コードの状態を示す外部出力端子
、２３・・・キャッシュミスヒツト信号、３０．３１・
・・メモリ。 出原人　株式会社　日立製作所（ほか１名）代理人　弁
理士　富　１）和　子 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、同一の命令に複数の異なる命令コードを割り付け、
   前記命令の実行時いずれの命令コードで実行されている
   かを示す信号を出力する端子を設けたことを特徴とする
   マイクロプロセッサ。 ２、複数の異なる命令コードに同一動作の命令が割り付
   けられた命令体系を有し、前記命令の実行時にいずれの
   命令コードで実行されているかを示す信号を出力する出
   力端子を有することを特徴とするマイクロプロセッサ。 ３、データの転送命令について複数の異なる命令コード
   を割り付けたことを特徴とする請求項１または２記載の
   マイクロプロセッサ。 ４、前記マイクロプロセッサは、特定の動作に複数の命
   令コードを割り付けた第１の命令と、前記特定の動作と
   異なる他の特定の動作に複数の命令コードを割り付けた
   第２の命令とを有し、前記第１の命令がいずれの命令コ
   ードで実行されているかを示す第１の信号と前記第２の
   命令いずれの命令コードで実行されているかを示す第２
   の信号とを生成し、さらに該第１および第２の信号を切
   り換えて単一の出力端子に出力する手段を有することを
   特徴とする請求項１または２記載のマイクロプロセッサ
   。 ５、主記憶装置の内容の一部の写しを保持するキャッシ
   ュメモリを備えたメモリシステムにおいて、 メモリアクセスを行う同一動作のデータ転送命令に複数
   の命令コードを割り付け、前記データ転送命令がいずれ
   の命令コードで実行されているかを示す信号を出力する
   出力端子を有するマイクロプロセッサと、 キャッシュミスヒット時に主記憶装置の内容をキャッシ
   ュメモリへブロック転送するキャッシュメモリ制御手段
   と、 前記マイクロプロセッサの出力端子からの出力信号に応
   じて前記ブロック転送を行うか否かを切り換える切換手
   段と を備えたことを特徴とするメモリシステム。 ６、メモリアクセスを行う同一動作のデータ転送命令に
   複数の命令コードを割り付け、前記データ転送命令がい
   ずれの命令コードで実行されているかを示す信号を出力
   する出力端子を有するマイクロプロセッサと、 該マイクロプロセッサの前記出力端子の信号状態に応じ
   て相補的にアクセスされる第１および第２のメモリと を備えたことを特徴とするメモリシステム。