JPH03252744A - ストリングデータ書込み制御回路 - Google Patents
ストリングデータ書込み制御回路Info
- Publication number
- JPH03252744A JPH03252744A JP2051037A JP5103790A JPH03252744A JP H03252744 A JPH03252744 A JP H03252744A JP 2051037 A JP2051037 A JP 2051037A JP 5103790 A JP5103790 A JP 5103790A JP H03252744 A JPH03252744 A JP H03252744A
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- JP
- Japan
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- data
- latch
- write
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- main memory
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- Pending
Links
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 101100058237 Human spumaretrovirus bel3 gene Proteins 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計算機の回路構成に関し、特にメモリの連
続した番地にデータを移送するストリング転送の制御回
路に関する。更に詳細にはライトスルー方式のキャッシ
ュメモリを含む電子計算機のストリング転送時の書込デ
ータの制御回路に関する。
続した番地にデータを移送するストリング転送の制御回
路に関する。更に詳細にはライトスルー方式のキャッシ
ュメモリを含む電子計算機のストリング転送時の書込デ
ータの制御回路に関する。
最近の集積回路技術の進歩によって、がってのいわゆる
電子計算機と等価な機能及び性能をもつＬＳＩ化された
マイクロコンピュータが実現されるようになった。この
ようなマイクロコンピュータは高性能になったがゆえに
、主記憶回路との速度ギャップが生じ、これを解消する
ためキャッシュメモリを必要としキャッシュメモリを外
部回路として付加したり、ＬＳＩチップ内にＣＰＵとと
もに内蔵するようになった。
電子計算機と等価な機能及び性能をもつＬＳＩ化された
マイクロコンピュータが実現されるようになった。この
ようなマイクロコンピュータは高性能になったがゆえに
、主記憶回路との速度ギャップが生じ、これを解消する
ためキャッシュメモリを必要としキャッシュメモリを外
部回路として付加したり、ＬＳＩチップ内にＣＰＵとと
もに内蔵するようになった。
このキャッシュメモリは、通常Ｉ ｎｔｅ １社の８０
３８６やＭｏｔｏｒｏｌａ社の６８０３０７７）ように
制御回路の簡単化の事等の理由で、キャッシュメモリへ
のデータ書込みと同時に主記憶のデータ更新を実行する
ライトスルー方式が採用されていた。
３８６やＭｏｔｏｒｏｌａ社の６８０３０７７）ように
制御回路の簡単化の事等の理由で、キャッシュメモリへ
のデータ書込みと同時に主記憶のデータ更新を実行する
ライトスルー方式が採用されていた。
このような場合連続した番地にあるデータの転送、いわ
ゆるストリング転送実行時には、固有の予め定められた
サイズのブロック単位で読取られたデータはキャッシュ
メモリに格納され、一方、主記憶への書込みデータはそ
の都度文字単位で主記憶に書込まれていた。
ゆるストリング転送実行時には、固有の予め定められた
サイズのブロック単位で読取られたデータはキャッシュ
メモリに格納され、一方、主記憶への書込みデータはそ
の都度文字単位で主記憶に書込まれていた。
〔発明が解決しようとする課題〕
上述した従来の電子計算機では、ストリング転送時読取
りデータはキャッシュメモリに固有な記憶単位、通常１
６〜３２バイト単位でまとめて読取られるが、書込みデ
ータは書込む単位、通常１バイト単位で書込まれるため
、主記憶へのアクセス回数が多いという欠点がある。主
記憶アクセスはキャッシュメモリに比べて時間がかかり
、更にマルチプロセッサ構成の場合には、ＣＰＵと主記
憶間のアクセス回数が増えるといわゆるパスネックが生
じ全体の性能低下を来たす欠点がある。
りデータはキャッシュメモリに固有な記憶単位、通常１
６〜３２バイト単位でまとめて読取られるが、書込みデ
ータは書込む単位、通常１バイト単位で書込まれるため
、主記憶へのアクセス回数が多いという欠点がある。主
記憶アクセスはキャッシュメモリに比べて時間がかかり
、更にマルチプロセッサ構成の場合には、ＣＰＵと主記
憶間のアクセス回数が増えるといわゆるパスネックが生
じ全体の性能低下を来たす欠点がある。
この問題点を解決する手段として、書込みデータをその
都度主記憶に書込まないでキャッシュメモリ内に留めて
おくライトバック方式が提案されているが、マイクロコ
ンピュータに使ったシステムのような低価格な装置では
、ライトバック方式は複雑な回路を必要とするなめ、経
済的でないという欠点があった。
都度主記憶に書込まないでキャッシュメモリ内に留めて
おくライトバック方式が提案されているが、マイクロコ
ンピュータに使ったシステムのような低価格な装置では
、ライトバック方式は複雑な回路を必要とするなめ、経
済的でないという欠点があった。
本発明のストリングデータ書込制御回路の構成は、ライ
トスルー方式のキャッシュメモリを含む電子計算機にお
いて、直前の書込みデータアドレスを記憶したアドレス
ラッチと、直前の書込みデータを記憶したデータラッチ
と、前記直前の書込みデータが記憶されたデータブロッ
ク内の位置を記憶したバイトイネーブルラッチと、前記
アドレスラッチと書込みアドレスを比較する比較回路と
、前記データラッチのブロック内ワードアドレスを示す
カウンタと、前記カウンタの内容に従がい前記データラ
ッチを選択して主記憶にデータを与えるマルチプレクサ
と、前記主記憶に前記データを与える場合に有効バイト
位置を示すため前記バイトイネーブルラッチを選択する
マルチプレクサと、前記データラッチを選択した主記憶
にデータを与えるかＣＰＵのアクセスを直接主記憶に与
えるかによってアドレス及びバイトイネーブルをＣＰＴ
Ｊ出力が、前記アドレスラッチ及び前記バイトイネーブ
ルラッチかに切換えるマルチプレクサ及びこれらを制御
する制御回路とから構成され、比較回路の結果に従がっ
て前記アドレスラッチに記憶されたアドレスが等しい限
り、データ書込みを保留しデータ読取り又はデータ書込
みを保留できないデータ書込み時にまとめて前記保留さ
れたデータを主記憶に書込むことを特徴とする。
トスルー方式のキャッシュメモリを含む電子計算機にお
いて、直前の書込みデータアドレスを記憶したアドレス
ラッチと、直前の書込みデータを記憶したデータラッチ
と、前記直前の書込みデータが記憶されたデータブロッ
ク内の位置を記憶したバイトイネーブルラッチと、前記
アドレスラッチと書込みアドレスを比較する比較回路と
、前記データラッチのブロック内ワードアドレスを示す
カウンタと、前記カウンタの内容に従がい前記データラ
ッチを選択して主記憶にデータを与えるマルチプレクサ
と、前記主記憶に前記データを与える場合に有効バイト
位置を示すため前記バイトイネーブルラッチを選択する
マルチプレクサと、前記データラッチを選択した主記憶
にデータを与えるかＣＰＵのアクセスを直接主記憶に与
えるかによってアドレス及びバイトイネーブルをＣＰＴ
Ｊ出力が、前記アドレスラッチ及び前記バイトイネーブ
ルラッチかに切換えるマルチプレクサ及びこれらを制御
する制御回路とから構成され、比較回路の結果に従がっ
て前記アドレスラッチに記憶されたアドレスが等しい限
り、データ書込みを保留しデータ読取り又はデータ書込
みを保留できないデータ書込み時にまとめて前記保留さ
れたデータを主記憶に書込むことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、本実施
例の電子計算機のストリングデータ書込制御回路は、直
前の書込データアドレスを記憶したアドレスラッチ（Ａ
Ｌ）、直前の書込データを記憶したデータラッチ（ＤＬ
）、直前の書込データが記憶されたデータラッチのデー
タブロック内の位置を記憶したバイトイネーブルラッチ
（ＢＥＬ）、前記アドレスラッチと書込みデータアドレ
スを比較する比較回路（ＣＭＰ）、前記データラッチの
ブロック内ワードアドレスを示すカウンタ（ＣＴＲ）
、前記カウンタの内容に従がい前記データラッチを選択
して主記憶にデータを与えるマルチプレクサ＜ＭＰＸＩ
）、前記主記憶にデータを与える時に有効バイト位置を
示すためのバイトイネーブルラッチを選択するマルチプ
レクサ（ＭＰＸ４ ）、前記データラッチを選択して主
記憶にデータを与えるかＣＰＵのアクセスを直接主記憶
に与えるかによってアドレス（Ａ２−３１）及びバイト
イネーブル（ＢＥＯ−３）を切換えるマルチプレクサ（
ＭＰＸ２．ＭＰＸ３．ＭＰＸ５）及びこれらを制御する
制御回路（ＣＯＮＴＲＯＬ）を有している。
例の電子計算機のストリングデータ書込制御回路は、直
前の書込データアドレスを記憶したアドレスラッチ（Ａ
Ｌ）、直前の書込データを記憶したデータラッチ（ＤＬ
）、直前の書込データが記憶されたデータラッチのデー
タブロック内の位置を記憶したバイトイネーブルラッチ
（ＢＥＬ）、前記アドレスラッチと書込みデータアドレ
スを比較する比較回路（ＣＭＰ）、前記データラッチの
ブロック内ワードアドレスを示すカウンタ（ＣＴＲ）
、前記カウンタの内容に従がい前記データラッチを選択
して主記憶にデータを与えるマルチプレクサ＜ＭＰＸＩ
）、前記主記憶にデータを与える時に有効バイト位置を
示すためのバイトイネーブルラッチを選択するマルチプ
レクサ（ＭＰＸ４ ）、前記データラッチを選択して主
記憶にデータを与えるかＣＰＵのアクセスを直接主記憶
に与えるかによってアドレス（Ａ２−３１）及びバイト
イネーブル（ＢＥＯ−３）を切換えるマルチプレクサ（
ＭＰＸ２．ＭＰＸ３．ＭＰＸ５）及びこれらを制御する
制御回路（ＣＯＮＴＲＯＬ）を有している。
第２図はＣＰＵにキャッシュメモリを内蔵した場合の構
成図であり、２はライトスルー方式のキャッシュメモリ
を内蔵したＣＰＵ、３は主記憶回路、１は本発明による
ストリングデータ書込制御回路である。第３図のように
キャッシュメモリを内蔵しないＣＰＵ２１に外部回路に
てキャッシュメモリ２２を付加した場合にも同様に適用
可能である。ＣＰＵはメモリ読取りを行う場合、アドレ
スＡを発生し、キャッシュメモリをミスすると、ストリ
ングデータ書込み制御回Ｎｌをバイパスしてそのアドレ
スを主記憶にそのまま与えデータを読み取りキャッシュ
メモリに書込む。
成図であり、２はライトスルー方式のキャッシュメモリ
を内蔵したＣＰＵ、３は主記憶回路、１は本発明による
ストリングデータ書込制御回路である。第３図のように
キャッシュメモリを内蔵しないＣＰＵ２１に外部回路に
てキャッシュメモリ２２を付加した場合にも同様に適用
可能である。ＣＰＵはメモリ読取りを行う場合、アドレ
スＡを発生し、キャッシュメモリをミスすると、ストリ
ングデータ書込み制御回Ｎｌをバイパスしてそのアドレ
スを主記憶にそのまま与えデータを読み取りキャッシュ
メモリに書込む。
メモリ書込みを行う場合には、キャッシュメモリはライ
トスルーして必ずストリングデータ書込み制御回路］に
与えられる。このとき、ストリングデータ書込み制御回
路１は、−担データ書込みを保留し、連続したデータ書
込みが次に発生するか否かをチエツクし、連続したデー
タ書込みでないか又はその終了を待って主記憶回路３に
保留したデータをまとめて書込む。
トスルーして必ずストリングデータ書込み制御回路］に
与えられる。このとき、ストリングデータ書込み制御回
路１は、−担データ書込みを保留し、連続したデータ書
込みが次に発生するか否かをチエツクし、連続したデー
タ書込みでないか又はその終了を待って主記憶回路３に
保留したデータをまとめて書込む。
第１図で、ＣＰＵからデータ書込みが発生すると、ＣＰ
ＵからのアドレスＡ４−３１はＡＬに、バイトイネーブ
ルＢＥＯ−３はアドレスＡ２，３をデコーダＤＥＣでデ
コードしバイトイネーブルラッチＢＥＬＯ，〜、ＢＥＬ
３の何れかに、データＤＯ−３１は前記デコード結果及
びバイトイネーブルＢＥＯ−３に従ってデータラッチＤ
ＬＯ〜 ＤＬ３の何れかにセットされ、Ｃ０ＮＴＲ０Ｌ
はこの間メモリに対する指示ＸＲｄ、ＸＷｒを無効化し
データ書込みを保留する。
ＵからのアドレスＡ４−３１はＡＬに、バイトイネーブ
ルＢＥＯ−３はアドレスＡ２，３をデコーダＤＥＣでデ
コードしバイトイネーブルラッチＢＥＬＯ，〜、ＢＥＬ
３の何れかに、データＤＯ−３１は前記デコード結果及
びバイトイネーブルＢＥＯ−３に従ってデータラッチＤ
ＬＯ〜 ＤＬ３の何れかにセットされ、Ｃ０ＮＴＲ０Ｌ
はこの間メモリに対する指示ＸＲｄ、ＸＷｒを無効化し
データ書込みを保留する。
次に、ＣＰＵから更にデータ書込みが発生するとＣ０Ｎ
ＴＲ０ＬはＣＰＵからＷｒ信号を受は取りアドレスＡ４
−３１とＡＬの比較回路ＣＭＰでの比較結果をＣＯＩを
チエツクする。ＣＯＩが一致” １ ”を示すとラッチ
イネーブルＬＥを発生しＡＬには同じ内容を、ＢＥＬ、
ＤＬには新しいアドレスＡ２−３．ＢＥＯ−３及びデー
タＤＯ−３１に従がって前記と同様にセットする。この
ときセットされる内容は重ね書きされてもかまわない。
ＴＲ０ＬはＣＰＵからＷｒ信号を受は取りアドレスＡ４
−３１とＡＬの比較回路ＣＭＰでの比較結果をＣＯＩを
チエツクする。ＣＯＩが一致” １ ”を示すとラッチ
イネーブルＬＥを発生しＡＬには同じ内容を、ＢＥＬ、
ＤＬには新しいアドレスＡ２−３．ＢＥＯ−３及びデー
タＤＯ−３１に従がって前記と同様にセットする。この
ときセットされる内容は重ね書きされてもかまわない。
このようにして同じブロック内（ＡＬにセットされたア
ドレスと等しいデータ群）のデータは主記憶に書込まれ
ず保留されている。
ドレスと等しいデータ群）のデータは主記憶に書込まれ
ず保留されている。
ＣＰＵからの書込みデータが異なるブロックアドレスの
場合にはＣＯＩがＯ′°となり不一致を示す。Ｃ０ＮＴ
Ｒ０Ｌはこれを検出するとＬＥを出力せずＲＤＹを無効
化してＣＰＵを待たせ、予めＣＬＲ信号によって初期化
されたカウンタＣＴＲによってデータラッチＤＬＯ，−
，ＤＬ３及びバイトイネーブルＢＥＬＯ−，ＢＥＬ３を
選択し、ＡＳ信号を“０°゛として上位アドレスＸＡ４
３１にＡＬ、ＸＡ２．３にＣＴＲ出力、ＸＢＥＯ−３１
にＢＥＬを与え、ＷＤＢ信号を“１°′としてＸＤＯ−
３１にＤＬを与え、ＣＴＲの値をＣｔＪＰ信号によって
順次加算しなからＸＷｒを有効にしてメモリに書込む、
尚、Ｂ Ｅ Ｌ ″の値が無効の場合オア回路ＯＲの出
力Ｖが” ｏ ”となりＣ０ＮＴＲ０Ｌはこれを検出す
るとＣＵＰを余計に出して不要なメモリサイクルをスキ
ップさせることができる。ＣＯＮ Ｔ ＲＯＬはＣＴＲ
が最終値を示すのを検出するとＣＬＢを発生してＢＥＬ
をクリアしその後初期状態に戻り、ベンディングになっ
ていたＣＰＵからのデータ書込みを復旧させＬＥを発生
させる。
場合にはＣＯＩがＯ′°となり不一致を示す。Ｃ０ＮＴ
Ｒ０Ｌはこれを検出するとＬＥを出力せずＲＤＹを無効
化してＣＰＵを待たせ、予めＣＬＲ信号によって初期化
されたカウンタＣＴＲによってデータラッチＤＬＯ，−
，ＤＬ３及びバイトイネーブルＢＥＬＯ−，ＢＥＬ３を
選択し、ＡＳ信号を“０°゛として上位アドレスＸＡ４
３１にＡＬ、ＸＡ２．３にＣＴＲ出力、ＸＢＥＯ−３１
にＢＥＬを与え、ＷＤＢ信号を“１°′としてＸＤＯ−
３１にＤＬを与え、ＣＴＲの値をＣｔＪＰ信号によって
順次加算しなからＸＷｒを有効にしてメモリに書込む、
尚、Ｂ Ｅ Ｌ ″の値が無効の場合オア回路ＯＲの出
力Ｖが” ｏ ”となりＣ０ＮＴＲ０Ｌはこれを検出す
るとＣＵＰを余計に出して不要なメモリサイクルをスキ
ップさせることができる。ＣＯＮ Ｔ ＲＯＬはＣＴＲ
が最終値を示すのを検出するとＣＬＢを発生してＢＥＬ
をクリアしその後初期状態に戻り、ベンディングになっ
ていたＣＰＵからのデータ書込みを復旧させＬＥを発生
させる。
データ読取りの場合にはＣＯＩを検出しなくともＲｄ検
出だけで上記の如＜ＡＬ、ＢＥＬ、ＤＬの内容に従がっ
て保留になっていたデータの書込みを実行する。Ｃ０Ｎ
ＴＲ０ＬはＣＴＲが最終値を示すのを検出すると、ＣＬ
Ｂを発生してＢＥＬをクリアし、その初期状態に戻り、
ペンディングになっていたデータ読取りを実行する。こ
の場合ＡＳを“１゛′にしてＸＡ４−３１．ＸＡ２−３
゜ＸＢＥＯ−３にＣＰＵからの信号Ａ４−３１．Ａ２−
３．ＢＥＯ−３を与えメモリからの読取りデータＸＤＯ
−３１がバスレシーバＢＲを至由してＤＯ−３１に与え
られる。データが揃うとＸＲＤＹが“１°“となりＲＤ
Ｙに与えられてサイクルを終了する。
出だけで上記の如＜ＡＬ、ＢＥＬ、ＤＬの内容に従がっ
て保留になっていたデータの書込みを実行する。Ｃ０Ｎ
ＴＲ０ＬはＣＴＲが最終値を示すのを検出すると、ＣＬ
Ｂを発生してＢＥＬをクリアし、その初期状態に戻り、
ペンディングになっていたデータ読取りを実行する。こ
の場合ＡＳを“１゛′にしてＸＡ４−３１．ＸＡ２−３
゜ＸＢＥＯ−３にＣＰＵからの信号Ａ４−３１．Ａ２−
３．ＢＥＯ−３を与えメモリからの読取りデータＸＤＯ
−３１がバスレシーバＢＲを至由してＤＯ−３１に与え
られる。データが揃うとＸＲＤＹが“１°“となりＲＤ
Ｙに与えられてサイクルを終了する。
直ちにメモリに書込む必要のあるデータ書込みサイクル
は、Ｗｒ信号と同時にバイパス信号ＢＰを与えられてＣ
０ＮＴＲ０Ｌはデータ読取りと全く同じ制御を行なう。
は、Ｗｒ信号と同時にバイパス信号ＢＰを与えられてＣ
０ＮＴＲ０Ｌはデータ読取りと全く同じ制御を行なう。
但し、データの向きが異なるためパスレシーバは無効化
されＷＤＳに“１”′が与えられｃｐｕからのデータＤ
ｏ−３１がＸＡＯ−３１に与えられる。
されＷＤＳに“１”′が与えられｃｐｕからのデータＤ
ｏ−３１がＸＡＯ−３１に与えられる。
Ｃ０ＮＴＲ０Ｌの動きを第４図に示す０通常の状態“Ｎ
”でデータ書込みが発生すると“Ｗ″の状態に移り書込
みが保留される。ここでデータ書込みのブロックアドレ
スが一致（ＣＯＩ）している限りＷの状態が続く、不一
致が生じると“’ＷＡＷ’“の状態に移りブロックライ
ト（ＢＷ）を実行後、再度” ｗ ”の状態に移る。デ
ータ読取が発生すると“ＲＡＷ’“の状態に移りブロッ
クライト実行後“Ｎ ”の状態に戻りデータの読取り（
シングルリードＳＲ）を実行する。バイパスデータ書込
み時もデータの書込み（シングルライトＳＷ）を実行す
る。（実際にはＷ′°の状態でバイパス書込みが発生す
ることはないので“Ｎ ”のみにＢＰが記されている。
”でデータ書込みが発生すると“Ｗ″の状態に移り書込
みが保留される。ここでデータ書込みのブロックアドレ
スが一致（ＣＯＩ）している限りＷの状態が続く、不一
致が生じると“’ＷＡＷ’“の状態に移りブロックライ
ト（ＢＷ）を実行後、再度” ｗ ”の状態に移る。デ
ータ読取が発生すると“ＲＡＷ’“の状態に移りブロッ
クライト実行後“Ｎ ”の状態に戻りデータの読取り（
シングルリードＳＲ）を実行する。バイパスデータ書込
み時もデータの書込み（シングルライトＳＷ）を実行す
る。（実際にはＷ′°の状態でバイパス書込みが発生す
ることはないので“Ｎ ”のみにＢＰが記されている。
）
〔発明の効果〕
以上発明したように本発明は、連続したアドレスへのデ
ータ書込みを保留してまとめ書きすることにより、ＣＰ
Ｕの性能を上げバス使用を減らす効果がある。第５図に
従来の場合の１６バイトのデータ転送のタイムチャート
を示す０時刻１−４でキャッシュメモリに読込まれたデ
ータ（１６バイト）は時刻５−２０で１バイト毎にメモ
リに書かれ２０単位時間かがる。
ータ書込みを保留してまとめ書きすることにより、ＣＰ
Ｕの性能を上げバス使用を減らす効果がある。第５図に
従来の場合の１６バイトのデータ転送のタイムチャート
を示す０時刻１−４でキャッシュメモリに読込まれたデ
ータ（１６バイト）は時刻５−２０で１バイト毎にメモ
リに書かれ２０単位時間かがる。
この間のバス使用は１００％である。これに対し、第６
図に本発明の場合の１６バイトのデータ転送のタイムチ
ャートを示す。データ書込みを保留する場合は、メモリ
に書込まないので０．５単位時間とすると、データ書込
みをブロック書込みするため４単位時間で終了する。命
令実行時間は１６単位時間、バス使用率は８／１６＝５
０％となる。
図に本発明の場合の１６バイトのデータ転送のタイムチ
ャートを示す。データ書込みを保留する場合は、メモリ
に書込まないので０．５単位時間とすると、データ書込
みをブロック書込みするため４単位時間で終了する。命
令実行時間は１６単位時間、バス使用率は８／１６＝５
０％となる。
プレクサ、Ｃ０ＮＴＲ０Ｌ・・・制御回路。
Claims (1)
- ライトスルー方式のキャッシュメモリを含む電子計算機
において、直前の書込みデータアドレスを記憶したアド
レスラッチと、直前の書込みデータを記憶したデータラ
ッチと、前記直前の書込みデータが記憶されたデータブ
ロック内の位置を記憶したバイトイネーブルラッチと、
前記アドレスラッチと書込みアドレスを比較する比較回
路と、前記データラッチのブロック内ワードアドレスを
示すカウンタと、前記カウンタの内容に従がい前記デー
タラッチを選択して主記憶にデータを与えるマルチプレ
クサと、前記主記憶に前記データを与える場合に有効バ
イト位置を示すため前記バイトイネーブルラッチを選択
するマルチプレクサと、前記データラッチを選択した主
記憶にデータを与えるかＣＰＵのアクセスを直接主記憶
に与えるかによってアドレス及びバイトイネーブルをＣ
ＰＵ出力か、前記アドレスラッチ及び前記バイトイネー
ブルラッチかに切換えるマルチプレクサ及びこれらを制
御する制御回路とから構成され、比較回路の結果に従が
って前記アドレスラッチに記憶されたアドレスが等しい
限り、データ書込みを保留しデータ読取り又はデータ書
込みを保留できないデータ書込み時にまとめて前記保留
されたデータを主記憶に書込むことを特徴とするストリ
ングデータ書込み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2051037A JPH03252744A (ja) | 1990-03-01 | 1990-03-01 | ストリングデータ書込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2051037A JPH03252744A (ja) | 1990-03-01 | 1990-03-01 | ストリングデータ書込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03252744A true JPH03252744A (ja) | 1991-11-12 |
Family
ID=12875606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2051037A Pending JPH03252744A (ja) | 1990-03-01 | 1990-03-01 | ストリングデータ書込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03252744A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63103343A (ja) * | 1986-09-19 | 1988-05-09 | アムダール コーポレーション | ムーブアウト待ち行列バッファ |
| JPS63173146A (ja) * | 1987-01-13 | 1988-07-16 | Yokogawa Electric Corp | キヤツシユメモリ制御システム |
| JPH0210446A (ja) * | 1988-06-28 | 1990-01-16 | Hitachi Ltd | バッファ記憶装置 |
-
1990
- 1990-03-01 JP JP2051037A patent/JPH03252744A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63103343A (ja) * | 1986-09-19 | 1988-05-09 | アムダール コーポレーション | ムーブアウト待ち行列バッファ |
| JPS63173146A (ja) * | 1987-01-13 | 1988-07-16 | Yokogawa Electric Corp | キヤツシユメモリ制御システム |
| JPH0210446A (ja) * | 1988-06-28 | 1990-01-16 | Hitachi Ltd | バッファ記憶装置 |
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