JPH0559455B2 - - Google Patents
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- JPH0559455B2 JPH0559455B2 JP63501926A JP50192688A JPH0559455B2 JP H0559455 B2 JPH0559455 B2 JP H0559455B2 JP 63501926 A JP63501926 A JP 63501926A JP 50192688 A JP50192688 A JP 50192688A JP H0559455 B2 JPH0559455 B2 JP H0559455B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
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-
- G—PHYSICS
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-
- G—PHYSICS
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-
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Description
請求の範囲
１ 情報転送ライン５０、プロセツサ状態信号転
送ライン６２、および書込バツフア状態信号転送
ライン５６を含むバスによつて相互接続されてい
るプロセツサ１０および書込バツフア２３を含
み、前記書込バツフアはさらに複数のアドレス可
能な記憶場所を含むメインメモリ１１に接続され
ているデジタルデータ処理システムにおいて、 Ａ 前記プロセツサが、 データの処理を行つている作動状態と、デ
ータの処理を一時的に停止している停止状態
を有すると共に、そのデータ処理に応じて選
択された指標を発生するデータを処理するた
めの処理回路３０、および ａ 前記処理回路に接続され、書込動作時
に前記情報転送ラインを介して前記処理回
路にまでアドレスおよび書込データを転送
する情報転送回路５０、 ｂ 前記処理回路からの選択された指標に応
じて状態信号を前記バス１３，６２を介し
て送信するプロセツサ状態信号送信回路４
０、および ｃ 前記バツフア状態信号転送ライン５６か
ら書込バツフア状態信号を受信し、これに
応じて前記処理回路を前記停止状態に設定
する書込バツフア状態信号受信回路２７
０、 を含む前記処理回路に接続されるインターフエ
ース回路、 を有すること、および Ｂ 前記書込バツフア２３が、 前記情報転送ラインに接続され、前記プロ
セツサ１０からアドレスおよび関連する書込
データを受信して一時記憶し、これらを前記
メインメモリ１１に転送するバツフア、およ
び 前記プロセツサ状態信号転送ライン６２、
前記バツフア状態信号転送ライン５６および
前記バツフアに接続され、前記プロセツサ状
態信号に応じて前記バツフアの状態を決定
し、さらに或る選択された状態を有する前記
バツフアに応答して、前記書込バツフア状態
信号転送ラインを介して転送される書込バツ
フア状態信号を発生する制御回路、 を有すること、 を特徴とするデジタルデータ処理システム。 ２ 前記バス１３がさらに、情報転送ライン５０
を介するアドレスおよび書込データの転送を制御
する情報転送制御信号（DATASTR，ADS，
STR，DMG，TR TYPE）を搬送する前記情報
転送制御ライン５０を有すると共に、 Ａ 前記情報転送回路２５３が、 アドレスおよび書込データ２５０，２５１
をラツチするラツチ、および 情報転送制御信号を前記情報転送制御ライ
ンを介して転送すると共に、これに応じて前
記ラツチを制御するプロセツサ転送制御回路
２７７，２８０、 を有すること、および Ｂ 前記書込バツフア制御回路が、情報転送制御
信号を転送すると共に、受信した情報転送制御
信号に応じて前記情報信号を選択的に受信する
こと、 を特徴とする、請求項１記載のデジタルデータ処
理システム。 ３ 前記情報転送制御信号の１つは、転送の方向
が続出方向か書込方向かを判別する転送形式信号
（TR TYPE）であり、さらに前記情報転送制御
ライン５２の１つが前記転送形式信号を搬送し、
前記プロセツサ転送制御回路２７７が前記転送形
式信号を前記情報転送制御ラインの前記の１つを
介して送信して転送の方向を判別し、前記書込バ
ツフア制御回路が前記転送形式信号を受信し、方
向制御信号が書込信号を判別したときアドレスお
よび書込データを受信すること、 を特徴とする、請求項２記載のデジタルデータ処
理システム。 ４ 前記バスがさらに情報転送同期ライン５１，
５３を含み、前記情報転送制御信号は、情報転送
ラインがアトレスを搬送中であること、および情
報転送ラインがデータを搬送中であることを判別
する情報転送同期信号（ADRS STR，DATA
STR）を含み、さらに前記プロセツサ転送制御
回路および前記書込バツフア制御回路は共に、前
記情報転送同期ラインに接続されて前記情報転送
同期信号を転送すると共に、これに応じてアドレ
スおよび書込データの前記ラツチおよび前記書込
バツフア制御回路との間の転送を同期させるよう
に作動すること、 を特徴とする、請求項３記載のデジタルデータ処
理システム。 ５ 前記情報転送同期信号がアドレスストローブ
信号（ADRS STR）、データストローブ信号
（DATA STR）および確認信号（RDY）を含む
と共に、 Ａ 前記プロセツサ転送制御回路が順番に (i) 前記アドレスストローブ信号を送信すると
共に、これと同時に前記ラツチ２５１が前記
情報転送ラインを介してアドレスを送信する
のを可能とし、 (ii) 前記データストローブ信号を送信すると共
に、これと同時に前記ラツチ２５０が前記情
報転送ラインを介して書込データを送信する
のを可能とし、さらに (iii) 前記確認信号を受信すると共に、これと同
時に書込データを前記情報転送ラインから除
去し、また Ｂ 前記書込バツフア制御回路が順次に (i) 前記アドレスストローブ信号を受信すると
共に、これと同時に前記情報転送ラインから
アドレスを受信し、 (ii) 前記データストローブ信号を受信すると共
に、同時に前記情報転送ラインを介して書込
データを受信し、さらに (iii) 前記確認信号を送信すること、 を特徴とする、請求項４記載のデジタルデータ処
理システム。 ６ 前記処理回路３０が、コンテクストスイツチ
の動作に応じて前記指標の一つを発生すること、
を特徴とする、請求項１記載のデジタルデータ処
理システム。 ７ 前記制御回路は、前記バツフア２３がアドレ
スおよび関連した書込データを含んでいる間、プ
ロセツサ状態信号の受信に応じて前記書込バツフ
ア状態信号を発生し、前記バツフア２３がアドレ
ス及び関連して書込データを前記メモリ１１に転
送し終わつたとき送信を終結すること、を特徴と
する、請求項１記載のデジタルデータ処理システ
ム。 ８ デジタルデータ処理システムのバス１３に接
続されるプロセツサ１０であり、前記デジタルデ
ータ処理システムは、前記バスに接続された書込
バツフア２３を含み、前記バスは情報転送ライン
５０、プロセツサ状態信号転送ライン６２、およ
び書込バツフア状態信号転送ライン５６を含み、
前記書込バツフア２３は同様に、アドレス可能な
複数の記憶場所を含むメインメモリ１１に接続さ
れており、さらにこの書込バツフアは、前記情報
転送ライン５０に接続され、前記プロセツサ１０
からアドレスおよび関連する書込データを受信し
て一時記憶するバツフア及び前記プロセツサ状態
信号転送ライン６２、前記書込バツフア状態信号
転送ライン５６、および前記バツフアに接続さ
れ、プロセツサ状態信号の受信に応じてバツフア
の状態を決定すると共に、前記選択された状態の
バツフアに応じて、前記書込バツフア状態信号転
送ライン５６を介して転送される書込バツフア状
態信号を発生する制御手段を含むプロセツサ１０
において、 Ａ 前記プロセツサが、 データの処理を行つている作動状態と、デ
ータの処理を一時的に停止している停止状態
を有すると共に、そのデータ処理に応じて選
択された指標を発生するデータを処理するた
めの処理回路３０、および ａ 前記処理回路３０に接続され、書込動
作時に前記情報転送ライン５０を介して前
記書込バツフア２３までアドレス及び書込
データを転送する情報転送回路２５３、 ｂ 前記処理回路３０からの選択された指標
に応じて状態信号を前記バス６２を介して
送信するプロセツサ状態信号送信回路４
０、および ｃ 前記バツフア状態信号転送ライン５６か
ら書込バツフア状態信号を受信し、これに
応じて前記処理回路を前記停止状態に設定
する、書込バツフア状態信号受信回路２７
０、 を含む前記処理回路に接続されるインターフエー
ス回路３３、 を有すること、 を特徴とする、プロセツサ１０。 ９ 前記バスがさらに、アドレスおよび書込デー
タの前記情報転送ライン５０上の転送を制御する
情報転送制御信号（DATA STR，ADRS
STR，DMG，TR TYPR）を搬送する情報転送
制御ラインを含むと共に、 Ａ 前記情報転送回路２５３が、 アドレスおよび書込データ２５０，２５１
をラツチするラツチ、および 情報転送制御信号を前記情報転送制御ライ
ンを介して転送すると共に、この信号に応じ
て前記ラツチを制御するプロセツサ転送制御
回路２７７，２８０、 を有すること、 を特徴とする、請求項８記載のプロセツサ。 １０ 前記情報転送制御信号の１つは、転送の方
法が読出方向か書込方向かを判別する転送形式信
号（TR TYPE）であり、さらに前記情報転送
制御ライン５２の１つが前記転送形式信号を搬送
し、前記プロセツサ転送制御回路が前記転送形式
信号を前記情報転送制御ラインの前記の１つを介
して送信して転送の方向を判別すること、を特徴
とする、請求項９記載のプロセツサ。 １１ 前記バスがさらに情報転送同期ライン５
１，５３を含み、前記情報転送制御信号は、情報
転送ラインがアドレスを搬送中であること、およ
び情報転送ラインがデータを搬送中であることを
判別する情報転送同期信号（ADRS STR，
DATA STR）を含み、さらに前記プロセツサ転
送制御回路は前記情報転送同期ラインに接続され
て前記情報転送同期信号を転送すると共に、これ
に応じてアドレス及び書込データの前記ラツチお
よび前記書込バツフア制御回路との間の転送を同
期させるように作動すること、 を特徴とする、請求項１０記載のプロセツサ。 １２ 前記情報転送同期信号がアドレスストロー
プ信号（ADRS STR）、データストローブ信号
（DATA STR）および確認信号（RDY）を含む
と共に、前記プロセツサ転送制御回路が順番に、 (i) 前記アドレスストロープ信号を送信すると共
に、これと同時に前記ラツチ２５１が前記情報
転送ラインを介してアドレスを送信するのを可
能とし、 (ii) 前記データストローブ信号を送信すると共
に、これと同時に前記ラツチ２５１が前記情報
転送ラインを介して書込データを送信するのを
可能とし、さらに (iii) 前記確認信号を受信すると共に、これと同時
に書込データを前記情報転送ラインから除去ず
ること、 を特徴とする、請求項１１記載のプロセツサ。 １３ 前記処理回路３０が、コンテクストスイツ
チの動作に応じて前記指標の１つを発生するこ
と、を特徴とする、請求項８記載のプロセツサ。 １４ プロセツサ１０を含むデジタルデータ処理
システムにおけるバス１３に接続される書込バツ
フア２３であり、前記バスは情報転送ライン５
０、プロセツサ状態信号転送ライン６２、および
書込バツフア状態信号転送ライン５６を含み、前
記書込バツフアは同様に複数のアドレス可能な記
憶場所を含むメインメモリ１１に接続されてお
り、前記プロセツサはデータ処理用の処理回路３
０を含み、前記処理回路はデータの処理を行つて
いる作動状態と、データの処理を一時的に停止し
ている停止状態を有すると共に、そのデータ処理
に対応して選択された指標を発生し、さらに前記
プロセツサは前記処理回路に接続されてアドレス
および書込データを書込操作時に前記情報転送ラ
インを介して前記書込バツフアに転送するインタ
ーフエース回路３３、状態信号を前記選択された
指標に応じて前記バスを介して送信するプロセツ
サ状態送信回路、および書込バツフア状態信号を
前記書込バツフア状態信号転送ラインから受信
し、これに応じて前記処理回路を前記停止状態に
設置する書込バツフア状態信号受信回路２７０を
含み、さらに Ａ 前記書込バツフア２３が、 前記情報転送ラインに接続され、アドレス
および関連する書込データを前記プロセツサ
から受信し一時記憶すると共に、これらを前
記メインメモリに転送するバツフア、および 前記プロセツサ状態信号転送ライン６２、
前記バツフア状態信号転送ライン５６、およ
び前記バツフアに接続され、プロセツサ状態
信号に応答して前記バツフアの状態を決定す
ると共に、選択された状態を有する前記バツ
フアに応答して、前記書込バツフア状態信号
転送ラインを介して転送される書込バツフア
状態信号を発生する制御回路、 を含むこと、 を特徴とする書込バツフア。 １５ 前記バスがさらに、前記情報転送ライン５
０を介するアドレスおよび書込データの転送を制
御する情報転送制御信号（ADRS STR，DATA
STR，TR TYPE，DMG）を搬送する情報転送
制御ラインを含むと共に、前記書込バツフア制御
回路が情報転送制御信号を転送し、さらに受信さ
れた情報転送制御信号に応答して前記情報信号を
選択的に受信すること、を特徴とする、請求項１
４記載の書込バツフア２３。 １６ 前記情報転送制御信号の１つが、転送の方
向が読出方向か書込方向かを判別する転送形式信
号（TR TYPE）であり、前記情報転送制御ラ
イン５２が前記転送形式信号を搬送し、さらに前
記書込バツフア制御回路が前記転送形式信号を受
信し、方向制御信号が書込方向を判別したときア
ドレスおよび書込データを受信すること、を特徴
とする、請求項１５記載の書込バツフア。 １７ 前記バスがさらに情報転送同期ライン５
１，５３を含み、前記情報転送制御信号（ADRS
STR，DATA STR）は、情報転送ラインがア
ドレスを搬送中であること、および情報転送ライ
ンがデータを搬送中であることを判別する情報転
送同期信号を含み、さらに前記書込バツフア制御
回路は前記情報転送同期ラインに接続されて前記
情報転送同期信号を転送すると共に、これに応じ
てアドレスおよび書込データの前記ラツチおよび
前記書込バツフア制御回路との間の転送を同期さ
せるように作動すること、 を特徴とする、請求項１６記載の書込バツフア。 １８ 前記情報転送同期信号がアドレスストロー
ブ信号（ADRS STR）、データストローブ信号
（DATA STR）および確認信号（RDY）を含む
と共に、前記書込バツフア制御回路が順番に、 (i) 前記アドレスストローブ信号を受信すると共
に、これと同時に前記情報転送ラインからアド
レスを受信し、 (ii) 前記データストローブ信号を受信すると共
に、これと同時に前記情報転送ラインを介して
書込データを受信し、さらに (iii) 前記確認信号を受信すること、 を特徴とする、請求項１７記載の書込バツフア。 １９ 前記書込バツフア制御回路は、前記バツフ
ア２３がアドレスおよび関連した書込データを含
んでいる間、プロセツサ状態信号の受信に応答し
て前記書込バツフア状態信号を発生し、前記バツ
フアがアドレスおよび関連した書込データを前記
メモリ１１に転送し終わつたとき送信を終結する
こと、 を特徴とする、請求項１４記載の書込バツフア２
３。 発明の背景 １ 産業上の利用分野 本発明は一般にデジタルデータ処理システムの
分野に関するものである。 ２ 従来の技術 標準的なデジタルデータ処理システムには３つ
の基本的要素すなわち、プロセツサ要素、記憶要
素、ならびに入出力要素が含まれている。記憶要
素はアドレツシング可能な記憶場所に情報を記憶
する。この情報にはデータとそれを処理するため
の命令の両方が含まれている。プロセツサ要素に
は、単数又は複数のデジタルデータ処理装置すな
わち「プロセツサ」が含まれており、この各々が
情報を記憶要素から自らのところまで転送させた
り又は取出させたりし、入情報を命令又はデータ
のいずれかとして解釈し、そのデータを命令に応
じて処理する。その結果は次に、記憶要素内のア
ドレツシングされた場所に記憶される。 入出力要素は又、システム内に情報を転送しそ
こから処理済データを得るために記憶要素と交信
もする。入出力要素を含むユニツトは通常プロセ
ツサ要素がそれに供給する制御情報に従つて動作
する。制御情報は、入出力装置が実行すべきオペ
レーシヨンの定義づけをする。入出力装置が実行
すべきオペレーシヨンの１つのクラスは少なくと
もユーザー情報すなわちユーザープログラムによ
り用いられる情報を入出力装置と記憶要素の間で
転送することである。入出力要素を含む標準的ユ
ニツトは、例えばプリンタ、テレライプライタ
ー、ビデオ表示端末装置を含み、さらにはデイス
ク又はテープ記憶装置も含まれていてもよい。 入出力装置として機能する以外に、デイスク記
憶装置および時としてテープ記憶装置は記憶要素
の１部としても機能することができる。特に、記
憶要素は標準的に、比較的迅速にプロセツサにそ
の内容をアクセスできるが一般にコストの高い記
憶装置である１つの主記憶機構を含んでいる。最
近の主記憶機構は標準的にMOS又はバイポーラ
半導体技術を用いて作られており、１メガバイト
の数分の１から数十メガバイトの記憶を提供する
ことができる。 多数プロセツサシステム又は単一プロセツサシ
ステムのいずれにおいても、プロセツサの間およ
び入出力装置の間におけるように、単一のメモリ
源に対してもある程度のコンテンシヨンが存在す
る。このメモリのコンテンシヨンの結果として、
メモリからデータを検索すること、あるいは処理
したデータをメモリに記憶することを迅速に行う
ことが不可能になり、処理が遅れる。メモリのコ
ンテンシヨンを最小にするために、メモリインタ
ーリーブのような機構が工夫されている。メモリ
インターリーブでは、ロケーシヨンがアドレスス
ペースにインターリーブされる多数メモリ装置が
与えられる。別の機構としては、書き込みバツフ
アが使用され、この書き込みバツフアはプロセツ
サから処理されたデータを記憶し、それをメモリ
に転送する。書き込みバツフアはその１つのプロ
セツサのみからデータを受取るので、その書き込
みバツフアにはコンテンシヨンは全くない。その
書き込みバツフアは、その後、データをメモリに
転送してそこに記憶させようとする。そのため、
書き込みバツフアは、プロセツサではなく、メモ
リに対するコンテンシヨンの影響を受ける。 しかしながら、書き込みバツフアを使用するこ
とは、ある問題を生じる。書き込み動作の間にメ
モリがエラーを検出する場合には、書き込まれた
データを発生したコンテクスト内でエラー回復動
作を行うことができるのが望ましい。プロセツサ
がコンテクストを切り換える事態は、制御する回
路により検出され、その書き込みバツフアがフラ
ツシユされてしまうまで、その書き込みバツフア
がプロセツサの動作を停止させる。この事態が生
じるのは、例えば、プロセツサの外部装置がプロ
セツサによる割り込みサービスを要求し、その割
り込みサービス要求が許される時である。しかし
ながら、コンテクストの切り換えが、ソフトウエ
アの割り込みまたは除外、除外または割り込みの
処理からの戻り、アプリケーシヨンプログラムと
オペレーテイングシステムサービスの切り換え等
の、プロセツサの外部回路により、検出すること
ができない事態も多い。このような事態が生じる
と、全て、完全にプロセツサ内部でコンテクスト
の切り換えが行われる。 本発明の概要 本発明はデジタルデータ処理システムにおいて
使用するための新しいプロセツサを提供する。 簡単に述べると、プロセツサは、書き込みバツ
フアのフラツシユを必要とする事態の発生を検出
してインターフエースに明瞭な書き込みバツフア
信号を発生させる回路を有している。これに対し
て、このシステムが書き込みバツフアを有してい
るならば、外部回路は、書き込みバツフア内の全
てのデータがメモリに記憶されてしまうまでプロ
セツサを停止させる信号を発生する。したがつ
て、この停止動作によつて、プロセツサが、記憶
動作の間にエエーが生じた場合その回復を複雑に
したり、あるいはその回復を妨げるような動作を
行うのを防止する。
送ライン６２、および書込バツフア状態信号転送
ライン５６を含むバスによつて相互接続されてい
るプロセツサ１０および書込バツフア２３を含
み、前記書込バツフアはさらに複数のアドレス可
能な記憶場所を含むメインメモリ１１に接続され
ているデジタルデータ処理システムにおいて、 Ａ 前記プロセツサが、 データの処理を行つている作動状態と、デ
ータの処理を一時的に停止している停止状態
を有すると共に、そのデータ処理に応じて選
択された指標を発生するデータを処理するた
めの処理回路３０、および ａ 前記処理回路に接続され、書込動作時
に前記情報転送ラインを介して前記処理回
路にまでアドレスおよび書込データを転送
する情報転送回路５０、 ｂ 前記処理回路からの選択された指標に応
じて状態信号を前記バス１３，６２を介し
て送信するプロセツサ状態信号送信回路４
０、および ｃ 前記バツフア状態信号転送ライン５６か
ら書込バツフア状態信号を受信し、これに
応じて前記処理回路を前記停止状態に設定
する書込バツフア状態信号受信回路２７
０、 を含む前記処理回路に接続されるインターフエ
ース回路、 を有すること、および Ｂ 前記書込バツフア２３が、 前記情報転送ラインに接続され、前記プロ
セツサ１０からアドレスおよび関連する書込
データを受信して一時記憶し、これらを前記
メインメモリ１１に転送するバツフア、およ
び 前記プロセツサ状態信号転送ライン６２、
前記バツフア状態信号転送ライン５６および
前記バツフアに接続され、前記プロセツサ状
態信号に応じて前記バツフアの状態を決定
し、さらに或る選択された状態を有する前記
バツフアに応答して、前記書込バツフア状態
信号転送ラインを介して転送される書込バツ
フア状態信号を発生する制御回路、 を有すること、 を特徴とするデジタルデータ処理システム。 ２ 前記バス１３がさらに、情報転送ライン５０
を介するアドレスおよび書込データの転送を制御
する情報転送制御信号（DATASTR，ADS，
STR，DMG，TR TYPE）を搬送する前記情報
転送制御ライン５０を有すると共に、 Ａ 前記情報転送回路２５３が、 アドレスおよび書込データ２５０，２５１
をラツチするラツチ、および 情報転送制御信号を前記情報転送制御ライ
ンを介して転送すると共に、これに応じて前
記ラツチを制御するプロセツサ転送制御回路
２７７，２８０、 を有すること、および Ｂ 前記書込バツフア制御回路が、情報転送制御
信号を転送すると共に、受信した情報転送制御
信号に応じて前記情報信号を選択的に受信する
こと、 を特徴とする、請求項１記載のデジタルデータ処
理システム。 ３ 前記情報転送制御信号の１つは、転送の方向
が続出方向か書込方向かを判別する転送形式信号
（TR TYPE）であり、さらに前記情報転送制御
ライン５２の１つが前記転送形式信号を搬送し、
前記プロセツサ転送制御回路２７７が前記転送形
式信号を前記情報転送制御ラインの前記の１つを
介して送信して転送の方向を判別し、前記書込バ
ツフア制御回路が前記転送形式信号を受信し、方
向制御信号が書込信号を判別したときアドレスお
よび書込データを受信すること、 を特徴とする、請求項２記載のデジタルデータ処
理システム。 ４ 前記バスがさらに情報転送同期ライン５１，
５３を含み、前記情報転送制御信号は、情報転送
ラインがアトレスを搬送中であること、および情
報転送ラインがデータを搬送中であることを判別
する情報転送同期信号（ADRS STR，DATA
STR）を含み、さらに前記プロセツサ転送制御
回路および前記書込バツフア制御回路は共に、前
記情報転送同期ラインに接続されて前記情報転送
同期信号を転送すると共に、これに応じてアドレ
スおよび書込データの前記ラツチおよび前記書込
バツフア制御回路との間の転送を同期させるよう
に作動すること、 を特徴とする、請求項３記載のデジタルデータ処
理システム。 ５ 前記情報転送同期信号がアドレスストローブ
信号（ADRS STR）、データストローブ信号
（DATA STR）および確認信号（RDY）を含む
と共に、 Ａ 前記プロセツサ転送制御回路が順番に (i) 前記アドレスストローブ信号を送信すると
共に、これと同時に前記ラツチ２５１が前記
情報転送ラインを介してアドレスを送信する
のを可能とし、 (ii) 前記データストローブ信号を送信すると共
に、これと同時に前記ラツチ２５０が前記情
報転送ラインを介して書込データを送信する
のを可能とし、さらに (iii) 前記確認信号を受信すると共に、これと同
時に書込データを前記情報転送ラインから除
去し、また Ｂ 前記書込バツフア制御回路が順次に (i) 前記アドレスストローブ信号を受信すると
共に、これと同時に前記情報転送ラインから
アドレスを受信し、 (ii) 前記データストローブ信号を受信すると共
に、同時に前記情報転送ラインを介して書込
データを受信し、さらに (iii) 前記確認信号を送信すること、 を特徴とする、請求項４記載のデジタルデータ処
理システム。 ６ 前記処理回路３０が、コンテクストスイツチ
の動作に応じて前記指標の一つを発生すること、
を特徴とする、請求項１記載のデジタルデータ処
理システム。 ７ 前記制御回路は、前記バツフア２３がアドレ
スおよび関連した書込データを含んでいる間、プ
ロセツサ状態信号の受信に応じて前記書込バツフ
ア状態信号を発生し、前記バツフア２３がアドレ
ス及び関連して書込データを前記メモリ１１に転
送し終わつたとき送信を終結すること、を特徴と
する、請求項１記載のデジタルデータ処理システ
ム。 ８ デジタルデータ処理システムのバス１３に接
続されるプロセツサ１０であり、前記デジタルデ
ータ処理システムは、前記バスに接続された書込
バツフア２３を含み、前記バスは情報転送ライン
５０、プロセツサ状態信号転送ライン６２、およ
び書込バツフア状態信号転送ライン５６を含み、
前記書込バツフア２３は同様に、アドレス可能な
複数の記憶場所を含むメインメモリ１１に接続さ
れており、さらにこの書込バツフアは、前記情報
転送ライン５０に接続され、前記プロセツサ１０
からアドレスおよび関連する書込データを受信し
て一時記憶するバツフア及び前記プロセツサ状態
信号転送ライン６２、前記書込バツフア状態信号
転送ライン５６、および前記バツフアに接続さ
れ、プロセツサ状態信号の受信に応じてバツフア
の状態を決定すると共に、前記選択された状態の
バツフアに応じて、前記書込バツフア状態信号転
送ライン５６を介して転送される書込バツフア状
態信号を発生する制御手段を含むプロセツサ１０
において、 Ａ 前記プロセツサが、 データの処理を行つている作動状態と、デ
ータの処理を一時的に停止している停止状態
を有すると共に、そのデータ処理に応じて選
択された指標を発生するデータを処理するた
めの処理回路３０、および ａ 前記処理回路３０に接続され、書込動
作時に前記情報転送ライン５０を介して前
記書込バツフア２３までアドレス及び書込
データを転送する情報転送回路２５３、 ｂ 前記処理回路３０からの選択された指標
に応じて状態信号を前記バス６２を介して
送信するプロセツサ状態信号送信回路４
０、および ｃ 前記バツフア状態信号転送ライン５６か
ら書込バツフア状態信号を受信し、これに
応じて前記処理回路を前記停止状態に設定
する、書込バツフア状態信号受信回路２７
０、 を含む前記処理回路に接続されるインターフエー
ス回路３３、 を有すること、 を特徴とする、プロセツサ１０。 ９ 前記バスがさらに、アドレスおよび書込デー
タの前記情報転送ライン５０上の転送を制御する
情報転送制御信号（DATA STR，ADRS
STR，DMG，TR TYPR）を搬送する情報転送
制御ラインを含むと共に、 Ａ 前記情報転送回路２５３が、 アドレスおよび書込データ２５０，２５１
をラツチするラツチ、および 情報転送制御信号を前記情報転送制御ライ
ンを介して転送すると共に、この信号に応じ
て前記ラツチを制御するプロセツサ転送制御
回路２７７，２８０、 を有すること、 を特徴とする、請求項８記載のプロセツサ。 １０ 前記情報転送制御信号の１つは、転送の方
法が読出方向か書込方向かを判別する転送形式信
号（TR TYPE）であり、さらに前記情報転送
制御ライン５２の１つが前記転送形式信号を搬送
し、前記プロセツサ転送制御回路が前記転送形式
信号を前記情報転送制御ラインの前記の１つを介
して送信して転送の方向を判別すること、を特徴
とする、請求項９記載のプロセツサ。 １１ 前記バスがさらに情報転送同期ライン５
１，５３を含み、前記情報転送制御信号は、情報
転送ラインがアドレスを搬送中であること、およ
び情報転送ラインがデータを搬送中であることを
判別する情報転送同期信号（ADRS STR，
DATA STR）を含み、さらに前記プロセツサ転
送制御回路は前記情報転送同期ラインに接続され
て前記情報転送同期信号を転送すると共に、これ
に応じてアドレス及び書込データの前記ラツチお
よび前記書込バツフア制御回路との間の転送を同
期させるように作動すること、 を特徴とする、請求項１０記載のプロセツサ。 １２ 前記情報転送同期信号がアドレスストロー
プ信号（ADRS STR）、データストローブ信号
（DATA STR）および確認信号（RDY）を含む
と共に、前記プロセツサ転送制御回路が順番に、 (i) 前記アドレスストロープ信号を送信すると共
に、これと同時に前記ラツチ２５１が前記情報
転送ラインを介してアドレスを送信するのを可
能とし、 (ii) 前記データストローブ信号を送信すると共
に、これと同時に前記ラツチ２５１が前記情報
転送ラインを介して書込データを送信するのを
可能とし、さらに (iii) 前記確認信号を受信すると共に、これと同時
に書込データを前記情報転送ラインから除去ず
ること、 を特徴とする、請求項１１記載のプロセツサ。 １３ 前記処理回路３０が、コンテクストスイツ
チの動作に応じて前記指標の１つを発生するこ
と、を特徴とする、請求項８記載のプロセツサ。 １４ プロセツサ１０を含むデジタルデータ処理
システムにおけるバス１３に接続される書込バツ
フア２３であり、前記バスは情報転送ライン５
０、プロセツサ状態信号転送ライン６２、および
書込バツフア状態信号転送ライン５６を含み、前
記書込バツフアは同様に複数のアドレス可能な記
憶場所を含むメインメモリ１１に接続されてお
り、前記プロセツサはデータ処理用の処理回路３
０を含み、前記処理回路はデータの処理を行つて
いる作動状態と、データの処理を一時的に停止し
ている停止状態を有すると共に、そのデータ処理
に対応して選択された指標を発生し、さらに前記
プロセツサは前記処理回路に接続されてアドレス
および書込データを書込操作時に前記情報転送ラ
インを介して前記書込バツフアに転送するインタ
ーフエース回路３３、状態信号を前記選択された
指標に応じて前記バスを介して送信するプロセツ
サ状態送信回路、および書込バツフア状態信号を
前記書込バツフア状態信号転送ラインから受信
し、これに応じて前記処理回路を前記停止状態に
設置する書込バツフア状態信号受信回路２７０を
含み、さらに Ａ 前記書込バツフア２３が、 前記情報転送ラインに接続され、アドレス
および関連する書込データを前記プロセツサ
から受信し一時記憶すると共に、これらを前
記メインメモリに転送するバツフア、および 前記プロセツサ状態信号転送ライン６２、
前記バツフア状態信号転送ライン５６、およ
び前記バツフアに接続され、プロセツサ状態
信号に応答して前記バツフアの状態を決定す
ると共に、選択された状態を有する前記バツ
フアに応答して、前記書込バツフア状態信号
転送ラインを介して転送される書込バツフア
状態信号を発生する制御回路、 を含むこと、 を特徴とする書込バツフア。 １５ 前記バスがさらに、前記情報転送ライン５
０を介するアドレスおよび書込データの転送を制
御する情報転送制御信号（ADRS STR，DATA
STR，TR TYPE，DMG）を搬送する情報転送
制御ラインを含むと共に、前記書込バツフア制御
回路が情報転送制御信号を転送し、さらに受信さ
れた情報転送制御信号に応答して前記情報信号を
選択的に受信すること、を特徴とする、請求項１
４記載の書込バツフア２３。 １６ 前記情報転送制御信号の１つが、転送の方
向が読出方向か書込方向かを判別する転送形式信
号（TR TYPE）であり、前記情報転送制御ラ
イン５２が前記転送形式信号を搬送し、さらに前
記書込バツフア制御回路が前記転送形式信号を受
信し、方向制御信号が書込方向を判別したときア
ドレスおよび書込データを受信すること、を特徴
とする、請求項１５記載の書込バツフア。 １７ 前記バスがさらに情報転送同期ライン５
１，５３を含み、前記情報転送制御信号（ADRS
STR，DATA STR）は、情報転送ラインがア
ドレスを搬送中であること、および情報転送ライ
ンがデータを搬送中であることを判別する情報転
送同期信号を含み、さらに前記書込バツフア制御
回路は前記情報転送同期ラインに接続されて前記
情報転送同期信号を転送すると共に、これに応じ
てアドレスおよび書込データの前記ラツチおよび
前記書込バツフア制御回路との間の転送を同期さ
せるように作動すること、 を特徴とする、請求項１６記載の書込バツフア。 １８ 前記情報転送同期信号がアドレスストロー
ブ信号（ADRS STR）、データストローブ信号
（DATA STR）および確認信号（RDY）を含む
と共に、前記書込バツフア制御回路が順番に、 (i) 前記アドレスストローブ信号を受信すると共
に、これと同時に前記情報転送ラインからアド
レスを受信し、 (ii) 前記データストローブ信号を受信すると共
に、これと同時に前記情報転送ラインを介して
書込データを受信し、さらに (iii) 前記確認信号を受信すること、 を特徴とする、請求項１７記載の書込バツフア。 １９ 前記書込バツフア制御回路は、前記バツフ
ア２３がアドレスおよび関連した書込データを含
んでいる間、プロセツサ状態信号の受信に応答し
て前記書込バツフア状態信号を発生し、前記バツ
フアがアドレスおよび関連した書込データを前記
メモリ１１に転送し終わつたとき送信を終結する
こと、 を特徴とする、請求項１４記載の書込バツフア２
３。 発明の背景 １ 産業上の利用分野 本発明は一般にデジタルデータ処理システムの
分野に関するものである。 ２ 従来の技術 標準的なデジタルデータ処理システムには３つ
の基本的要素すなわち、プロセツサ要素、記憶要
素、ならびに入出力要素が含まれている。記憶要
素はアドレツシング可能な記憶場所に情報を記憶
する。この情報にはデータとそれを処理するため
の命令の両方が含まれている。プロセツサ要素に
は、単数又は複数のデジタルデータ処理装置すな
わち「プロセツサ」が含まれており、この各々が
情報を記憶要素から自らのところまで転送させた
り又は取出させたりし、入情報を命令又はデータ
のいずれかとして解釈し、そのデータを命令に応
じて処理する。その結果は次に、記憶要素内のア
ドレツシングされた場所に記憶される。 入出力要素は又、システム内に情報を転送しそ
こから処理済データを得るために記憶要素と交信
もする。入出力要素を含むユニツトは通常プロセ
ツサ要素がそれに供給する制御情報に従つて動作
する。制御情報は、入出力装置が実行すべきオペ
レーシヨンの定義づけをする。入出力装置が実行
すべきオペレーシヨンの１つのクラスは少なくと
もユーザー情報すなわちユーザープログラムによ
り用いられる情報を入出力装置と記憶要素の間で
転送することである。入出力要素を含む標準的ユ
ニツトは、例えばプリンタ、テレライプライタ
ー、ビデオ表示端末装置を含み、さらにはデイス
ク又はテープ記憶装置も含まれていてもよい。 入出力装置として機能する以外に、デイスク記
憶装置および時としてテープ記憶装置は記憶要素
の１部としても機能することができる。特に、記
憶要素は標準的に、比較的迅速にプロセツサにそ
の内容をアクセスできるが一般にコストの高い記
憶装置である１つの主記憶機構を含んでいる。最
近の主記憶機構は標準的にMOS又はバイポーラ
半導体技術を用いて作られており、１メガバイト
の数分の１から数十メガバイトの記憶を提供する
ことができる。 多数プロセツサシステム又は単一プロセツサシ
ステムのいずれにおいても、プロセツサの間およ
び入出力装置の間におけるように、単一のメモリ
源に対してもある程度のコンテンシヨンが存在す
る。このメモリのコンテンシヨンの結果として、
メモリからデータを検索すること、あるいは処理
したデータをメモリに記憶することを迅速に行う
ことが不可能になり、処理が遅れる。メモリのコ
ンテンシヨンを最小にするために、メモリインタ
ーリーブのような機構が工夫されている。メモリ
インターリーブでは、ロケーシヨンがアドレスス
ペースにインターリーブされる多数メモリ装置が
与えられる。別の機構としては、書き込みバツフ
アが使用され、この書き込みバツフアはプロセツ
サから処理されたデータを記憶し、それをメモリ
に転送する。書き込みバツフアはその１つのプロ
セツサのみからデータを受取るので、その書き込
みバツフアにはコンテンシヨンは全くない。その
書き込みバツフアは、その後、データをメモリに
転送してそこに記憶させようとする。そのため、
書き込みバツフアは、プロセツサではなく、メモ
リに対するコンテンシヨンの影響を受ける。 しかしながら、書き込みバツフアを使用するこ
とは、ある問題を生じる。書き込み動作の間にメ
モリがエラーを検出する場合には、書き込まれた
データを発生したコンテクスト内でエラー回復動
作を行うことができるのが望ましい。プロセツサ
がコンテクストを切り換える事態は、制御する回
路により検出され、その書き込みバツフアがフラ
ツシユされてしまうまで、その書き込みバツフア
がプロセツサの動作を停止させる。この事態が生
じるのは、例えば、プロセツサの外部装置がプロ
セツサによる割り込みサービスを要求し、その割
り込みサービス要求が許される時である。しかし
ながら、コンテクストの切り換えが、ソフトウエ
アの割り込みまたは除外、除外または割り込みの
処理からの戻り、アプリケーシヨンプログラムと
オペレーテイングシステムサービスの切り換え等
の、プロセツサの外部回路により、検出すること
ができない事態も多い。このような事態が生じる
と、全て、完全にプロセツサ内部でコンテクスト
の切り換えが行われる。 本発明の概要 本発明はデジタルデータ処理システムにおいて
使用するための新しいプロセツサを提供する。 簡単に述べると、プロセツサは、書き込みバツ
フアのフラツシユを必要とする事態の発生を検出
してインターフエースに明瞭な書き込みバツフア
信号を発生させる回路を有している。これに対し
て、このシステムが書き込みバツフアを有してい
るならば、外部回路は、書き込みバツフア内の全
てのデータがメモリに記憶されてしまうまでプロ
セツサを停止させる信号を発生する。したがつ
て、この停止動作によつて、プロセツサが、記憶
動作の間にエエーが生じた場合その回復を複雑に
したり、あるいはその回復を妨げるような動作を
行うのを防止する。
本発明は、添付のクレーム中に特徴と合わせて
指摘されている。本発明のもつ上述の及びその他
の利点は、添付の図面と合わせて以下の説明を参
照することによりより良く理解できるものと思わ
れる。なお図中： 第１Ａ図は、本発明を内含するデジタルデータ
処理システムの全体のブロツクダイヤグラムであ
り、第１Ｂ図は、第１Ａ図に示されているシステ
ム内で用いられるプロセツサの組織的ブロツクダ
イヤグラムである。 第２図は、第２Ａ図から第２Ｄ図までを含むも
ので、本発明を理解するのに役立つタイミングダ
イヤグラムである。 第３Ａ図、第３Ｂ図及び第３Ｃ図は、特にデー
タ経路を通しての情報の伝送に関する第１Ｂ図に
示されているプロセツサの一部分のブロツクダイ
ヤグラムである。 第４Ａ図は、詳細なブロツクダイヤグラムであ
り、第４Ｂ−１図及び第４Ｂ−２図は、特に仮想
アドレスの物理アドレスへの変換に関する第１図
に示されているプロセツサの一部分のより詳細な
回路図である。 第５図は、特にキヤツシユ記憶機構からのデー
タ検索に関する第１Ｂ図に示されているプロセツ
サの一部分の詳細なブロツクダイヤグラムであ
る。 第６図は、特にシステムのその他の部分との転
送を制御するための回路に関する第１Ｂ図に示さ
れているプロセツサの一部分の詳細なブロツクダ
イヤグラムである。 １実施態様の詳細な説明 全体的説明 第１図を参照すると、本発明を内含するデータ
処理システムは、基本要素として中央演算処理装
置CPU１０、記憶機構１１及び単数又は複数の
入出力サブシステム１２（１つの入出力サブシス
テムが第１図に示されている）を含んでいる。母
線１３がCPU１０、記憶機構１１そして入出力
サブシステム１２を並列に相互接続している。
CPU１０は、記憶機構１１内のアドレツシング
可能な記憶場所に記憶されている命令を実行す
る。命令は、同様に記憶装置内のアドレス可能な
場所に記憶されているオペランドについて実行す
べきオペレーシヨンを識別する。命令及びオペラ
ンドは必要に応じてCPU１０により取出され、
処理済データは記憶機構１１内に記憶するために
戻される。CPU１０は又、入出力サブシステム
１２に制御情報を伝送し、記憶機構１１へのデー
タの伝送又はそれからのデータ検索といつた選択
されたオペレーシヨンをこれらのサブシステムが
実行できるようにする。かかるデータには、記憶
機構１１に伝送されうる命令又はオペランド或い
は記憶又は表示のため記憶機構１１から検索され
る処理済データが含まれていることが考えられ
る。 操作鍵盤機構１４はオペレータのインターフエ
イスとして用いられる。これによりオペレータ
は、データを検査し預けたり、CPU１０のオペ
レーシヨンを停止させたり又は一連の命令を通し
てCPU１０をステツプしたり、又それに応えて
CPU１０の応答を決定したりすることができる。
又これによりオペレータはブートストラツプ手順
を用いて、システムな初期値設定し、データ処理
システム全体についてさまざまな診断テストを行
なうこともできる。 データ処理システムには、デイスク及びテープ
式二次記憶装置、テレタイプライター、ビデオ表
示端末装置、ラインプリンタ、電話及びコンピユ
ータネツトワークユニツトなどを含む、さまざま
なタイプの入出力装置２０が含まれるものと考え
られる。これらのユニツトは全て単数又は複数の
制御装置２２を通つて装置母線２１を通して母線
１３と連絡している。制御装置２２、それに接続
されている装置母線２１及び制御装置と連絡して
いる入出力装置２２が、１つの入出力サブシステ
ム１２を構成する。 記憶機構１１は母線１３及び複数のアレイ１７
に直接接続されて記憶機構制御装置１５を含んで
いる。アレイ１７には、情報が記憶されるアドレ
ス可能な記憶場所が複数含まれている。記憶機構
制御装置１５はCPU１０又は入出力サブシステ
ム１２から母線１３を通して転送要求を受けと
る。母線１３を通して伝送できる転送要求にはい
くつかのタイプがあり、一般に次の２つのカテゴ
リに分けられる。１つのカテゴリーでは、情報は
１記憶場所内に書き込まれるか又は記憶され、も
う１方のカテゴリーでは、情報は記憶場所から検
索又は読みとられる。 第１Ａ図に示されているシステムは又、母線１
３及び記憶機構制御装置１５と接続し、CPU１
０により記憶機構１１に向けられる書込み転送要
求を中途受信する書込みバツフア２３をも含んで
いる。このシステムにおいて記憶機構制御装置１
５は、CPU１０又は入出力制御装置２２のいず
れかにより母線１３を通して伝送される書込み要
求に応答しない。特に、書込みバツフア２３は、
書込まれるべきデータとそのデータが記憶される
べきアレイ１７内の場所を識別する関連アドレス
の両方を含む書込み情報を緩衝する。記憶機構制
御装置が書込みオペレーシヨンを受け入れること
ができる場合、書込みバツフアは、専用母線２４
を通してアドレス及び付随するデータを記憶機構
制御装置１５へ伝送し、この制御装置はアレイ１
７がアドレスにより識別された場所にデータを記
憶できるようにする。こうして、母線１３を通し
てのCPU１０による書込みデータの伝送率が高
すぎて記憶機構１１が受け入れられなくなつた場
合、書込みバツフア２３は、記憶機構１１が受入
れできるようになるまで要求を緩衝することがで
きる。記憶機構制御装置は、CPU１０又は入出
力制御装置２２からの読みとり要求に応えこれに
対して読みとりデータを戻すため、直接母線１３
にも接続されている。 当業者は、第１Ａ図に示されているように単一
プロセツサシステム内で書込みバツフア２３を用
いると有利であると考えるであろうが、これはマ
ルチプロセツサシステム（図示されておらず）内
で用いられるのが最も有利である。マルチプロセ
ツサシステムにおいては、記憶機構１１は数多く
のCPU及び結びつけられた入出力システム１２
から読取り及び書込み要求を受けることになる。
書込みオペレーシヨンを実行するのを待つて
CPU１０により処理が遅れるのを避けるため、
書込みバツフア２３は、書込みアドレス及びデー
タをとり、CPU１０は処理を再開することがで
きる。 書込みバツフアにはさらにCPU１０からの母
線１３を通しての読取り要求を監視するための回
路が含まれている。自ら緩衝しておりかつまだ記
憶機構１１に転送していないデータを識別する読
取り要求が母線１３を通して伝送されたことを確
認した場合、書込みバツフア２３はその専用母線
２４を通して、記憶機構制御装置がその要求に応
えないよう制御する。その代りに、書込みバツフ
ア２３は母線１３を通して要求されたデータを転
送し読取りオペレーシヨンを完了する。 第１Ａ図に示されているシステムには又CPU
１０の制御の下で仲裁（任意指定）オペレーシヨ
ンを実行してシステム内に複数ある場合母線１３
に対するさまざまな入出力サブシステムのアクセ
スを調節するようなシステム制御回路２５も含ま
れている。 CPU１０は、プロセツサ３０及びオプシヨン
の浮動小数点プロセツサ３１を含んでいる。標準
的に言つてそうであるように、浮動小数点プロセ
ツサは１つのオプシヨンであり、本発明に基づい
て作られたCPU又はデジタルデータ処理システ
ム１０内に必ずしもなくてもよい。浮動小数点プ
ロセツサには、選択されたタイプのデータすなわ
ち浮動小数点書式のデータについての命令を処理
するために最適化されている回路が含まれてい
る。標準的には、プロセツサ３０は同じデータを
処理することができるが、処理の実行により時間
がかかる。 システム内で用いられる１つのプロセツサ３０
の詳細な機能的ブロツクダイヤグラムは第１Ｂ図
に示されている。第１Ｂ図を参照すると、プロセ
ツサ３０には、母線１３のさまざまな制御ライン
（集合的に１３Ａとして示されている）に接続し
以下に記されているように母線のさまざまなライ
ンを通つて信号を送受するような母線インターフ
エイス回路３３が含まれている。この母線インタ
ーフエイス回路は、キヤツシユ３５、データ経路
３６、記憶域管理装置３７及びプロセツサ制御回
路４０へ及びこれらからの信号を転送する内部
IDAL母線３４にも接続している。プロセツサ３
０の１実施態様についての母線インターフエイス
回路３３が以下に第６図と関連づけて説明されて
いる。 数多くのレジスタもこの内部IDAL母線３４に
接続され、母線インターフエイス回路３３の制御
の下で母線１３のDALライン５０と内部IDAL母
線３４の間でデータを転送する。限定的に言う
と、母線インターフエイスユニツト３３の制御の
下で、書込みデータレジスタ２５０及び書込みア
ドレスレジスタ２５１はそれぞれ、書込みデータ
及びこの書込みデータが記憶される記憶機構１１
又は入出力装置１２内の場所のアドレスを受けと
る。以下に説明されているように、適当な時点
で、母線インターフエイスユニツト３３はこれら
のレジスタの中味がマルチプレクサ２５３を通し
てDALライン５０上に伝送され書込みオペレー
シヨンが実行されうるようにする。同様に、母線
インターフエイスユニツト３３の制御の下で、読
取りアドレスレジスタ２５２は読みとられるべき
データを含む場所のアドレスを受けとる。適当な
時点で、母線インターフエイスユニツト３３は読
取りアドレスレジスタ２５２の中味がマルチプレ
クサ２５３を通してDALライン５０上に結合
（カツプリング）され読取りオペレーシヨンが実
行されうるようにする。読みとりデータは入力レ
ジスタ２５３内で、同様に母線インターフエイス
ユニツト３３の制御の下でラツチング（保持）さ
れる。母線インターフエイスユニツト３３は入力
レジスタ２５４の中味が、RCV DAT受信のデ
ータ信号として内部IDAL母線３４上に結合（カ
ツプリング）されうるようにする。 プロセツサ制御回路４０は記憶機構１１から検
索されたプログラム命令を復号し、連続処理サイ
クルにてデータ経路３６が、その命令を実行する
のに必要とされる演算論理オペレーシヨンを行な
うことができるようにする。データ経路３６は処
理すべきデータを記憶するための１組のレジスタ
２５５と処理を行なうための演算論理回路を含ん
でいる。データ経路３６は第３Ａ図及び第３Ｂ図
を参照しながら以下にさらに詳細に説明されてい
る。 プロセツサ３０の１実施態様は仮想アドレスを
用い、仮想アドレスを物理アドレスに変換するた
めの仮想アドレス変換回路３７を提供する。仮想
アドレス変換回路には、プロセツサ３０内のその
他の回路特にデータ経路３６からの仮想アドレス
を受けとる１組の原始レジスタ２５７及びいくつ
かの変換情報を含む変換バツフア２６０が含まれ
ている。変換は必要に応じてプロセツサ制御回路
４０の制御下で行なわれる。物理アドレスは、変
換回路３７からマルチプレクサ２６１を通して内
部IDAL母線３４上に結合される。データ経路３
６には同様に、物理アドレスが含まれていてもよ
く、マルチプレクサ２６１のための第２の原始入
力を提供する。プロセツサ制御回路４０はマルチ
プレクサ２６１を制御する。 キヤツシユ記憶機構３５はCPU１０内の従来
の情報記憶回路である。キヤツシユ記憶機構は
K.Hwang及びF.Briggs共著、「コンピユータアー
キテクチヤーとパラレル処理」（マグローヒル、
1984年）、第2.4節、p98以降、ならびにV.
Hamacher著、「コンピユータ組織」（マグローヒ
ル、1984年）、第8.6節、p306以降に記述されてい
る。データ記憶機構３８は複数のブロツクの形で
組織され、各ブロツクは２つの記憶場所を含んで
いる。各々の記憶場所は１つの情報ワード、すな
わち一度に母線１３を通して転送されうる情報量
を記憶する。特定の一実施態様においては、１情
報ワードは４バイト又は32の２進数の情報に相当
する。こうして各ブロツクは８バイトの情報を記
憶することができる。 第５図と関連づけて以下にさらに詳しく記述さ
れているように、キヤツシユ記憶機構３５は、仮
想アドレス変換回路により生成された物理アドレ
スがキヤツシユ記憶機構３５内の１アドレスにい
つ相当するかを見極めるヒツト／ミス論理回路２
６２を含んでいる。原始レジスタ２５７からの仮
想アドレスの最低位部分、すなわち１実施態様に
おいてはVA SRCE（８：３）信号は、データ記
憶域内の１ブロツク及び結びつけられたタグ４１
入力を選択するためマルチプレクサ２６４を通し
て結合されている。ヒツト／ミス論理回路２６２
は次に、結びつけられたタグ４１の入力の中味が
変換された物理アドレスに一致するか否かを決定
する。このような一致がある場合、ヒツト／ミス
論理は断定されたHIT信号を生成し、この信号
は母線インターフエイスユニツト３３に伝送され
る。母線インターフエイスユニツト３３は断定
HIT信号を受けとらない場合、従来の方法でア
ドレツシングされた場所の内容を検索するため母
線１３を通して１つのオペレーシヨンを使用可能
な状態にする。HIT信号が断定された場合、母
線インターフエイスユニツト３３は母線１３を通
してのオペレーシヨンを使用可能にせず、その代
りにキヤツシユデータ記憶域３８からのデータが
内部IDAL母線３４を通じてマルチプレクサ２６
３を通つて伝送されうるようにする。一般にかか
るデータはデータ経路３６に伝送される。 当業者にとつては明白であるように、キヤツシ
ユ記憶機構３５内の１ブロツクに記憶された情報
は、記憶装置１１から受けとられたとき、記憶装
置１１内に記憶された情報のコピーである。キヤ
ツシユ記憶機構３５内の各々のブロツクには、そ
の情報をコピーした元の記憶装置１１内の場所を
識別するため母線インターフエイス回路３６によ
り作成された内容をもつ結びつけられた１つのタ
グ４１がある。さらに、各々のブロツクには、そ
のブロツクの内容がそのタグの識別する場所の事
実コピー内にあるか否か、すなわちそのブロツク
の内容が失効したものであるか否かを示すため、
母線インターフエイス回路によりリセツト又は消
去される失効フラグ４２が含まれている。 キヤツシユ記憶機構３５の一実施態様において
データ記憶域３８、タグ４１及びフラグ４２は動
的記憶機構である。再生カウンタ２６２は、母線
インターフエイスユニツト３３の制御の下で、再
生アドレスを生成し、このアドレスは動的記憶機
構を再生するためマルチプレクサ２６４を通して
結合させられる。 １つの命令には、データ経路３６内のレジスタ
内のオペランドの場所を識別するか又は仮想アド
レス空間内のオペランドの場所を示すアドレスを
識別する単数又は複数のオペランド規制子が含ま
れている可能性がある。例えば、1980年11月25日
付でW.S.Strecher他に対し発行された「可変長
の命令を実行するための中央演算処理装置」につ
いての米国特許第4236206号を参照されたい。プ
ロセツサ制御回路４０はデータ経路と共に各々の
オペランド規制子を復号してオペランドの場所を
識別し、次にこれらを識別された場所から得るべ
く作業を進める。オペランド規制子はそれ自体そ
のオペランドを含んでいることがあり（すなわち
オペランド規制子は「リテラル」であることがで
きる）、又オペランド規制子は、オペランドを含
んでいるものとしてデータ経路のレジスタ（図示
されておらず）の１つを識別することもできる。 代替的には、オペランドは、プログラムの仮想
記憶空間内の１つの場所にあつてもよく、オペラ
ンド規制子はこの場所の識別方法を示していても
よい。オペランドが仮想記憶空間にある場合、制
御回路４０は記憶域管理回路３７が仮想アドレス
を物理アドレスに変換できるようにする。オペラ
ンドの物理アドレスが得られた後、母線インター
フエイス３３がそのオペランドを得る。これはま
ずそのオペランドがキヤツシユ記憶機構３５内に
あるか否かを決定する。オペランドがキヤツシユ
記憶機構内にある場合、母線インターフエイスは
そのオペランドをデータ経路３６へ転送する。一
方オペランドがキヤツシユ記憶機構３５内にない
場合、母線インターフエイス回路３３は記憶機構
１１に母線１３を通して読取り要求を転送しその
オペランドを検索する。全てのオペランドが得ら
れた後、データ経路３６は命令により要求された
オペレーシヨンを行なう。 オペランド規制子は又、処理済のデータが記憶
されるべき場所も識別する。制御回路４０及び記
憶域管理回路３７は、物理アドレスを決定するた
め上述のものと同じ方法で用いられる。処理済の
データを記憶機構１１内で記憶しなければならな
い場合、母線インターフエイス３３は必要とされ
る書込みオペレーシヨンを母線１３を通して行な
う。さらに物理アドレスがキヤツシユ３５内の適
当なタグに相当する場合、母線インターフエイス
３３はデータがキヤツシユ３５内に記憶されうる
ようにする。 母線インターフエイスユニツト３３には、母線
１３を通してのデータの転送を制御する状態マシ
ン２７０ならびに、内部IDAL母線３４を通して
のデータの転送を制御するIDAL状態マシン２７
１が含まれている。母線インターフエイスユニツ
トはEPP論理回路２７２をも制御し、一方この
回路２７２は浮動小数点プロセツサ３１との通信
を制御する。母線インターフエイスユニツト３３
は以下に、第６図と関連づけてさらに詳しく説明
されている。 母線１３を通してのオペレーシヨン 母線１３は、それに接続されているさまざまな
ユニツト間の情報を表わす信号を転送するための
数多くのライン（回線）を含んでいる。特に母線
１３には、DATデータ及びADRSアドレス信号
を搬送するDAL（31：０）データアドレスライン
５０が含まれている。CPU１０、限定的にいう
とプロセツサ３０が１つの転送を開始させそれを
その転送のための母線マスターとする場合、プロ
セツサ３０はまずDAL（31：０）データアドレス
ライン５０を通してADRSアドレス信号を伝送
し、転送オペレーシヨンが読みとりオペレーシヨ
ンであるか書込みオペレーシヨンであるかを示す
TR TYPE（２：０）転送タイプの指令信号をラ
イン５２を通して同時に伝送する。ADRSアドレ
ス信号及びTR TYPE（２：０）転送タイプ指令
信号がおさまることのできるだけの短かい時間の
後、プロセツサ３０は次にライン５１上でADRS
STRアドレスストローブ信号を断定する。 ADRS STRアドレスストローブ信号が断定さ
れると、母線１３に接続されているその他のユニ
ツトは全てADRSアドレス及びTR TYPE（２：
０）転送タイプ指令信号を受けとり復号する。こ
のときADRSアドレス信号により識別されている
場所を含むユニツトが、転送のための応答するユ
ニツトすなわち子装置（スレーブ）である。転送
オペレーシヨンが書込みオペレーシヨンであり
ADRSアドレス信号が記憶機構１１内の場所を識
別している場合、書込みバツフアー２３が子装置
である。プロセツサ３０がADRS RTRアドレス
ストローブ信号を断定してから選択された時間だ
け経過した後、プロセツサ３０はADRSアドレス
信号及びTR TYPE（２：０）転送タイプ指令信
号をそれぞれのラインから除去する。 転送されたTR TYPE（２：０）転送タイプ指
令信号が書込みオペレーシヨンを規定している場
合、マスターユニツトはライン５０を通してデー
タ信号を伝送し、次にライン５３上でDATA
STRデータストローブ信号を断定する。子装置
はこのとき、伝送されたデータを受けとりこれを
記憶する。データが記憶されると、アドレツシン
グされたユニツトは、オペレーシヨンがエラー無
く完了した場合にはライン５４上でRDY作動可
能信号を、又記憶オペレーシヨン中エラーが発生
した場合にはライン５５上でERRエラー信号を
断定する。 一方、伝送されたTR TYPE（２：０）転送タ
イプ指令信号が読みとりオペレーシヨンを規定し
ている場合、子装置はアドレス信号により識別さ
れた場所からデータを検索し、これらをDAL
（31：０）データアドレスライン５０を通して伝
送し、ライン５４を通して断定されたRDY作動
可能信号を伝送する。これに応えて、プロセツサ
３０はデータを受けとり、断定されたDATA
STRデータストローブ信号をライン５３を通し
て伝送する。 読みとりオペレーシヨン又は書込みオペレーシ
ヨンのいずれかにおいて、子装置がRDY作動可
能信号又は転送中にエラーが発生した場合には
ERRエラー信号を断定した後、プロセツサ３０
はDATA STRデータストローブ信号を否定す
る。それから子装置はRDY作動可能信号又は
ERRエラー信号を否定し、次にプロセツサ３０
がADRS STRアドレスストローブ信号を否定し
て転送を完了する。 プロセツサ３０以外の、母線１３に接続された
ユニツトは、母線マスターを構成し、それを通し
て記憶装置１１との転送を開始させることができ
る。入力出サブシステム１２特にその入出力制御
装置２２は母線マスターになることができる。母
線マスターとなるために、入出力制御装置２２は
ライン５６を通してDMR直接記憶要求信号を断
定する。次にプロセツサ３０は、ライン５７上で
DMG直接記憶許諾信号を断定し、この信号は入
出力制御装置２２により受けとられる。この時点
で入出力制御装置は、プロセツサ３０に関して以
上に記されているものと同じ方法で記憶機構との
転送を開始させる。入出力制御装置は、転送を完
了するまで、DMR直接記憶要求信号を断定され
た状態に維持する。こうして入出力制御装置が数
多くの転送を要求する場合、この装置は、転送が
完了するまでDMR直接記憶要求信号を断定され
た状態に保つことができる。DMR直接記憶要求
信号が断定されている間プロセツサ３０は機能停
止状態にある、すなわちプロセツサは母線１３の
さまざまなライン上で信号を監視するがそれ以外
いかなる命令も実行しない。 システムに多数の入出力サブシステム１２が含
まれている場合、母線マスターとなるべき入出力
制御装置２２になる別々の要求信号はシステム制
御装置に伝送され、このシステム制御装置が
DMR直接記憶要求信号を断定し、DMG直接記
憶許諾信号の状態を監視する。プロセツサ３０が
DMG直接記憶許諾信号を断定したとき、システ
ム制御装置は入出力装置２２の１つを、何らかの
優先順位任意決定方法に従つて母線マスターにな
れる状態にする。 母線１３は又、状態信号及び制御信号を搬送す
るその他のラインも数多くもつている。ライン６
０は、システム内のオペレーシヨンを同期化する
のに用いられるCLKクロツク信号を搬送する。
母線１３上のさまざまな信号は、CLKクロツク
信号に呼応してタイミングされている。 ライン６１は、２つの機能をもつCCTLキヤツ
シユ制御信号を搬送する。1986年９月12日に提出
されたPaul Rnbinfeld各義の「デジタルデータ
処理システムのためのキヤツシユ無効化プロトコ
ル」についての米国特許同時係属出願明細書第
908825号に記されているように、CCTLキヤツシ
ユ制御信号は例えば、入出力制御装置が母線マス
ターであり記憶機構１１に対する書込みオペレー
シヨンを行なつている場合、この制御装置２０に
より断定される。入出力制御装置２２は、DAL
データアドレスライン５０上でADRSアドレス信
号を、ライン５２上でTR TYPE転送タイプ信
号を伝送している間、そしてライン５１上で
ADRS STRアドレスストローブ信号を断定して
いる間、CCTL信号を断定する。CCTLキヤツシ
ユ制御信号が断定され、TR TYPE転送タイプ
信号が記憶機構１１への書込みオペレーシヨンを
指示している場合、第１Ｂ図に示される母線イン
ターフエイス３３は、キヤツシユ入力全てのタグ
４１の内容をチエツクする。母線１３のDALデ
ータアドレスライン５０上のADRS信号がタグ４
１の内容と一致する場合、母線インターフエイス
３３はそのキヤツシユブロツクのためのＳ失効フ
ラグ４２をリセツトする。 CCTLキヤツシユ制御信号も又、読みとりオペ
レーシヨン中に要求されたキヤツシユ３５内にプ
ロセツサがデータを記憶しないようにするため、
記憶機構１１により断定される。これは、例え
ば、記憶機構がマルチポート記憶機構である場合
すなわち、それが各々別々の母線を通して記憶機
構１１をアクセスする複数のプロセツサにより共
用されており、検索されているデータがこれらの
プロセツサ全てが使用できる１組のアドレス可能
な記憶場所からのものである場合に、用いること
ができる。かかるデータをキヤツシユ３５の中に
記憶させることは望ましくない。これは、他のプ
ロセツサが共用場所の内容を更新する可能性があ
るからである。又更新は母線１３を通して行なわ
れないので、プロセツサ３０により検知されえな
い。キヤツシユからのこのようなデータをプロセ
ツサ３０が使用した場合、これは記憶機構内の該
当する場所の内容と一致しない可能性がある。こ
のCCTLキヤツシユ制御信号の使用に関連して、
記憶機構１１は、DALデータアドレスライン５
０を通してそのデータ伝送と同時にCCTLキヤツ
シユ制御信号を断定し、データを除去する時点ま
でこのCCTLキヤツシユ制御信号を断定された状
態に維持する。 母線１３には又CLR WRT BUF消去・書込
み・緩衝信号を搬送するライン６２も含まれてい
る。CLR WRT BUF消去書込み緩衝信号は、他
の方法ではプロセツサ３０外部で検出可能となら
ないプロセツサ３０内部の或る種の条件に呼応し
てプロセツサ３０により断定される。例えば、プ
ロセツサ３０は、プロセスコンテクストを切替え
させる命令を実行しているとき或いは業務中断ル
ーチン又は例外ルーチンを実行し始めたとき、
CLR WRT BUF消去書込み緩衝信号を断定す
る。CLR WRT BUF消去書込み緩衝信号は、命
令実行中プロセツサ制御回路４０により生成され
るマイクロ命令内のフイールドにより制御され
る。 CLR WRT BUF消去書込み緩衝信号が断定さ
れると、書込みバツフア２３は、それが記憶機構
１１内に記憶されるべきデータを含んでいるか否
かを見極める。含んでいない場合には、何もしな
い。しかし書込みバツフア２３に記憶機構１１内
に記憶すべきデータが含まれている場合には、こ
のバツフアはDMR直接記憶要求信号を断定し、
その残りのデータを記憶機構１１内に記憶する試
みを続ける。断定されたDMR直接記憶要求信号
に応えて、プロセツサはDMG直接記憶許諾信号
を断定するがこの信号は書込みバツフア２３によ
り無視される。又プロセツサは機能停止もする。
書込みバツフア２３は、含まれているデータが全
て記憶機構１１内に適切に記憶されてしまうまで
DMR直接記憶要求信号を断定された状態に維持
する。記憶中にいかなるエラーも発生しない場
合、書込みバツフア２３はDMR直接記憶要求信
号を否定しプロセツサ３０が続行できるようにす
る。 記憶機構１１への書込み中エラーが発生した場
合、書込みバツフア２３はプロセツサに対してエ
ラー信号を送り、プロセツサ３０が現行のコンテ
クスト中のエラーを見つけ出し修正するルーチン
を処理することができるようにする。エラーが検
出される前にプロセツサがコンテクストを切替え
できる状態にある場合、当初データを生成したコ
ンテクストを見極めることは困難となる。エラー
の回復は、コンテクストが識別できる場合簡単に
なる。従つて、書込みバツフア２３は、現行のコ
ンテクストからのデータの全てが記憶機構内に適
切に記憶されるまでプロセツサがコンテクストを
切替えできないようにする。 浮動小数点プロセツサ３１での転送 プロセツサ３０は、(1)第２Ａ図と関連づけて以
下に説明されているように、実行すべきオペレー
シヨンを指示するため浮動小数点プロセツサ３１
に浮動小数点命令の命令コードを転送するため、
(2)第２Ｂ図及び第２Ｃ図と関連づけて説明されて
いるように処理のため浮動小数点プロセツサ３１
にオペランドデータが転送されうるようにするた
め、そして(3)第２Ｄ図と関連づけして説明されて
いるように浮動小数点プロセツサ３１から処理済
データを得るため、浮動小数点プロセツサ３１に
も接続されている。プロセツサ３０及び浮動小数
点プロセツサ３１は、CP STA（１：０）浮動小
数点状態信号を搬送するライン７０及びCP
DAT（５：０）浮動点データ信号を搬送するライ
ン７１という２つのラインセツトにより相互接続
されている。浮動小数点プロセツサ３１は又、
DALデータアドレスライン５０、CLK信号を受
けとるためのライン６０、ADRS STRアドレス
ストローブ信号を受けとるためのライン５１、
RDY作動可能信号を受けとるためのライン５４、
ERRエラー信号を受けとるためのライン５５及
びDMG直接記憶許諾信号を受けとるためのライ
ン５７を含む、母線１３の複数のラインにも接続
されている。CP STA（１：０）浮動小数点状態
信号及びCP DAT（５：０）浮動小数点データ信
号は、ライン６０上のCLK信号と同期的に伝送
される。 遊び（あき）状態にある間、浮動小数点プロセ
ツサ３１はライン６０上のCLK信号と同期的に、
ライン７０及び７１上の信号の状態をサンプリン
グする。ライン７１のうち少なくとも１本が断定
されたレベル信号を搬送しているとき、浮動小数
点プロセツサ３１はこれらのライン上の信号及び
ライン７０上の信号をラツチングする。第２Ａ図
を参照すると、プロセツサ３０が浮動小数点プロ
セツサ３１に命令を伝送する場合、プロセツサ３
０は、その命令の命令コードの少なくとも一部分
を、CLKクロツク信号の選ばれた数の軽い連続
音により規定される間隔の間、ライン７１を通し
てCP DAT（５：０）浮動小数点データ信号とし
て、浮動小数点プロセツサ３１へ伝送する。この
間隔中、CLKクロツク信号の連続音の１つと同
期的に、浮動小数点プロセツサ３１は信号をラツ
チングし記憶する。この間隔が終了した時点で、
プロセツサ３０はライン７０及び７１から信号を
除去する。 ライン７１を介して送られるCP DAT（５：
00）浮動小数点データ信号は、実行されるべき浮
動小数点演算を識別するのに十分であり、且つ該
演算において使用されるオペランドの数をも識別
する。ライン７１を経由する情報の伝達と同時
に、他の情報がCP STA（１：00）浮動小数点状
況信号としてライン７０を介して送られるが、こ
れは浮動小数点処理に関する他の情報を提供する
ものである。即ち、浮動小数点オペランドはデー
タ・タイプと呼ばれる幾つかのフオーマツトで符
号化することが出来、該オペランドのフオーマツ
トに関する情報はライン７０を介してCP STA
（１：00）浮動小数点状況信号として送られる。
一実施例においては、オペランドのフオーマツト
に関する情報のうちの一部も演算情報と共にライ
ン７１を介して送られる。 演算コードを受信すると、浮動小数点演算処理
装置３１はそれを復号して、実行するべき演算と
所要のオペランドの数とを判定する。次に、演算
処理装置３０（演算コード送信に応答）と浮動小
数点演算処理装置３１（演算コード受信に応答）
とは、オペランドがDALデータアドレスライン
５０を介して送られる状態となる。データ・タイ
プ情報は浮動小数点演算処理装置３１に該オペラ
ンドの各々のフオーマツトを判定するために使わ
れる。或るオペランドフオーマツトに関しては、
DALデータアドレスライン５０を経由する一回
の伝送に納まるより多数のビツトが或るオペラン
ドフオーマツトに必要とされるので、単一のオペ
ランドを転送するために複数回の転送が必要とな
る。そこで、データ・タイプ情報は、各オペラン
ドを転送するのに必要なDALデータアドレスラ
イン５０経由の転送回数も示す。 オペランドは、三つのソース、即ち、メモリー
１１（第１Ａ図）、キヤツシユ３５、又はデータ
経路３６中の演算処理装置のレジスター（第３Ａ
図に示す）のいずれかに格納される。単一の演算
に要する色々なオペランドもこれら三つのソース
のいずれかに格納する事が出来る。しかし、単一
のオペランドを転送するのにDALデータアドレ
スライン５０経由の転送を複数回行なう必要があ
る場合には、その転送は普通は全て単一のソース
に対して為される。第２Ｂ図は、メモリーからオ
ペランドを回収するべく送信される信号の状態を
示し、第２Ｃ図はキヤツシユ３５又はデータ経路
３６中のレジスターからオペランドを転送するた
めに送信される信号を示す。即ち、第２Ｂ図及び
第２Ｃ図はDALアドレスアライン５０経由で転
送を一回行なう信号の状態を示しているのであ
り、単一のオペランドのために複数回の転送を要
することがあることを理解するべきである。 第２Ｂ図を参照する。若しオペランドがメモリ
ー１１にあれば、演算処理装置３０はその回収を
メモリー１１から開始する。即ち、演算処理装置
３０はADRSアドレス信号をDALデータアドレ
スライン５０に出力して上記の如くに読み出し動
作を実行し、ADRS STRアドレスストローブ信
号を表明する。その短時間後、演算処理装置３０
はCP STA（１：00）浮動小数点状況信号を二進
値０を有するライン７０に出力する、即ち、両方
のCP STA（１：00）浮動小数点状況信号を否定
する。更に、演算処理装置３０は、CP DAT
（５：00）浮動小数点データ信号をライン７０に
送信し、そこでCP DAT（５：４）浮動小数点デ
ータ信号は、DALデータアドレスライン５０を
介して送信されるデータのうちのどれほどの量が
該オペランドで使用されるかを示すアドレスアラ
イメントコードを包含している。該オペランドが
DAL（５：０）データアドレスライン上の短リテ
ラルであればCP DAT（０）浮動小数点データ信
号が主張され、そうでなければCP DAT（１）浮
動小数点データ信号が主張される。 浮動小数点処理装置３１は第２Ａ図と関連して
上記した手順で既に演算情報を受信しているの
で、該装置はオペランドを受信する状態である。
主張されたCP DAT（５：０）浮動小数点データ
信号は、浮動小数点演算処理装置３１に対して、
バス１３の選択されたライン、特にADRS STR
アドレスストローブ信号を運ぶライン５１上の信
号をサンプリングする様に指示する。浮動小数点
演算処理装置３１は、ADRS STRアドレススト
ローブ信号を使用して、オペランドがメモリー１
１から回収されていることを判定する。若し、そ
れが主張されたCP DAT（５：０）浮動小数点デ
ータ信号を受信する時にADRS STRアドレスス
トローブ信号が主張されると、浮動小数点演算処
理装置３１は、メモリー１１によるライン５４上
のRDYレデイー信号の主張に応答してDALデー
タアドレスライン５０上のデータ信号をラツチす
る。演算処理装置３０はDAT STRデータスト
ローブ信号をもつて応答して転送を完了させる。 若しメモリー１１が主張されたRDYレデイー
信号の代わりに主張されたERRエラー信号を伴
う回収要求に応答するならば、浮動小数点演算処
理装置３１はDALデータアドレスライン５０上
の送信データをラツチしないことが理解されるで
あろう。演算処理装置３０は、要求されることの
ある再試行等のエラー回復動作が要求されたなら
ばそれを実行し、第２Ｂ図に示した動作を繰り返
す。 第２Ｃ図は、オペランドがキヤツシユ３５にあ
るにしても、或はデータ経路３６中のレジスター
にあるにしても、オペランドを演算処理装置３０
から浮動小数点演算処理装置３１への転送を理解
するのに有益なタイミング図である（第３Ａ図と
関連させて後述する）。いずれの場合にも、該演
算処理装置はDALデータアドレスライン５０上
のデータ信号と、第２Ｂ図と関連して上記したの
と同じ符号づけを有するCP DAT（５：０）浮動
小数点データ信号とを置き、CP STA（１：00）
浮動小数点状況信号の両方を否定する。これらの
信号は、演算処理装置３０により、選択された数
のCLKクロツク信号の期間中、維持される。そ
の期間中、浮動小数点演算処理装置３１はDAL
データアドレスライン５０上の信号をラツチして
いる。一オペランドの全体を転送するために
DALデータアドレスライン５０経由の複数転送
が必要な場合には、第２Ｃ図に示されているシー
ケンスが反復される。 オペランドのデータタイプが、オペランド全体
を転送するためにDALデータアドレスライン５
０経由の多重転送を必要とする様なデータタイプ
であれば、演算処理装置３０、メモリー１１及び
浮動小数点演算処理装置３１は、オペランド全体
が転送されるまで第２Ｂ図及び第２Ｃ図に示され
ている動作を反復する。 第２Ｂ図に示されている動作シーケンスは、下
記の相違点を除いて、第２Ｃ図に示されている動
作シーケンスと同様であることが理解されるであ
ろう。CP DAT（５：00）浮動小数点データ信号
が主張された時ADRS STRアドレスストローブ
信号がライン５１上で主張されたならば、浮動小
数点演算処理装置３１は、主張されたRDYレデ
イー信号を、オペランド（又はオペランドの一部
分）がその時DALデータアドレスライン５０上
にあることの表示として利用する。しかし、CP
DAT（５：00）浮動小数点データ信号が主張され
た時にADRS STRアドレスストローブ信号が主
張されなければ、浮動小数点演算処理装置３１
は、CP DAT（５：00）浮動小数点データ信号の
主張を、オペランド（又はオペランドの一部分）
がその時DALデータアドレスライン５０上にあ
ることの表示として利用する。両方の場合におい
て、浮動小数点演算処理装置３１は、第１の場合
にはRDYレデイー信号の受信後に、第２の場合
には主張されたCO DAT（５：00）浮動小数点デ
ータ信号の受信後に、ライン６０上のCLKクロ
ツク信号と同期してDALデータアドレスライン
５０上の信号をラツチする。 オペランドが転送された後、演算処理装置３０
及び浮動小数点演算処理装置３１は、浮動小数点
演算処理装置３１が結果を送信するべく処理され
た時演算処理装置３０がそれを受信する様に処理
される状態になる。第２Ｄ図は、処理されたデー
タを演算処理装置３０へ転送するために演算処理
装置３０及び浮動小数点演算処理装置３１に利用
される動作シーケンスを詳細に示すタイミング図
である。処理されたデータは、結果が負であつた
かゼロであつたかを示すと共に結果に関する他の
選択された事実を示す状態コードと、浮動小数点
演算処理装置３１により実行された計算の値を表
わすデータ信号との両方から成る。 第２Ｄ図を参照する。初めに演算処理装置３０
はライン７０及び７１を介して信号コードを送信
して、処理されたデータを受信出来る状態にある
ことを示す。一実施例においては、CP STA
（１：00）浮動小数点状況信号は両方とも否定さ
れ、CP DAT（３）浮動小数点データ信号は主張
され他は否定される。その後、浮動小数点演算処
理装置３１はライン７０及び７１を介して送信出
来る。 浮動小数点演算処理装置３１は、処理されたデ
ータを転送出来る状態の時、状態コードを表わす
CP DAT（５：０）浮動小数点データ信号と同時
に、その効果に対するコードを表わすCP STA
（１：00）浮動小数点状況信号を送信する。浮動
小数点演算処理装置３１は、選択された数の
CLKクロツク信号の期間中これらの信号を維持
し、その後データ信号をDALデータアドレスラ
イン５０上に出力すると共に、その効果に対する
コードをライン７０及び７１に出力する。処理さ
れたデータ信号を転送するためにDALデータア
ドレスライン５０経由の複数転送が必要である時
には、浮動小数点演算処理装置３１はCLKクロ
ツク信号と同期してそれらを転送する。 浮動小数点演算処理装置３１がオペランドを処
理している間、結果を演算処理装置３０に送信す
る前に、演算処理装置３０は、入出力サブシステ
ム１２がメモリー１１との間で転送を行なうこと
を許すDMGダイレクトメモリー許諾信号を主張
する事が出来る。演算処理装置３０が処理された
データを受信出来る状態であることを該演算処理
装置が表示した後、浮動小数点演算処理装置３１
はライン５７の状態を監視する。浮動小数点演算
処理装置３１が処理されたデータを戻せる状態で
ある時にDMGダイレクトメモリー許諾信号がラ
イン５７に主張されると、浮動小数点演算処理装
置３１は、処理されたデータを戻すことを、
DMG信号が否定された後まで遅延させる。 また、例えばメモリー１１からオペランドを検
索している時にエラーが発生すると、演算処理装
置３０は、浮動小数点演算処理装置３１から処理
済データを受信したい旨を示さない。演算処理装
置３０は浮動小数点演算処理装置３１の動作を打
ち切らない；むしろ、演算処理装置３０が新しい
演算コードを浮動小数点演算処理装置３１に送る
と、浮動小数点演算処理装置３１はその演算コー
ドで動作する。演算処理装置３０が処理済データ
を受信出来る状態であることを示す、演算処理装
置３０からライン７０及び７１を介して送信され
るCP STA（１：00）浮動小数点状況信号とCP
DAT（５：00）浮動小数点データ信号とは、浮動
小数点演算処理装置３１がそれらを区別し得る様
にするため、如何なる演算コードにも対応してい
ては成らないことが分かるであろう。 データ経路３６ 演算処理装置３０のデータ経路３６を第３Ａ図
及び第３Ｂ図と関連させて説明する。第３Ａ図を
参照すると、データ経路３６は、GP0ないし
GP14で示した15個の汎用レジスターの組と、
TEMP0ないしTEMP15で示した16個の一時レジ
スター８１組と、W0ないしW7として示した８個
の作業レジスター８２の組とを含む複数組のレジ
スターを含んでいる。また、データ経路３６は算
術論理ユニツト８３を含んでおり、このユニツト
は、ALU制御回路８４からのALU CTRL制御
信号の制御下で、幾つかの出所からのデータに算
術演算及び論理演算を行なう。ALU制御回路８
４は、下記の通りに制御回路４０（第２図）から
提供されるALU OP SEL演算選択信号によつて
制御される（第３Ｃ図）。算術論理ユニツト８３
において使われるデータは、レジスター８０，８
１及び８２から、乗算及び除算と関連して使用さ
れるＱレジスター（図示せず）から、演算処理装
置３０、メモリー１１又は所要のデータがキヤツ
シユ内にある場合にはキヤツシユ３５内の色々な
レジスターから、並びに当該技術分野において周
知されている様に該データ処理システム内の他の
出所から、提供される。 算術論理ユニツト８３は、処理するべきデータ
を二つの入力端子、即ちＡ IN入力端子及びＢ
IN入力端子、を通して受信し、制御マイクロ
ワードからのALU CTRL制御信号に従つて該デ
ータを処理し、処理済データをＷ OUTライト
出力端子を通して送信する。入力データの出所は
全てワイヤードOR構成でＡ IN及びＢ IN入
力端子に接続されている。制御回路４０（第１
図）からの制御マイクロワードは、Ａ IN及び
Ｂ IN入力端子に実際に送信されるべきデータ
の出所と、処理済デターが格納される格納場所と
を決定する。即ち、一実施例においては、Ａ
IN入力端子へのデータの出所は、組８０，８１
及び８２内のレジスターの全てと、演算処理装置
内の選択された雑多なレジスターと、メモリー１
１又はキヤツシユ３５を含む。一方、Ｂ IN入
力端子へのデータの出所は、組８２のレジスター
と、選択された他の雑多な演算処理装置レジスタ
ーとのみを含む。処理済データは、若しそうでな
ければデータの出所となるかも知れない如何なる
場所にも書き込む事が出来る。 従つて、汎用レジスター８０は二組の制御信
号、即ち一組のＡ EN GPR“Ａ”イネーブル汎
用レジスター制御信号と、一組のＷ EN GPR
ライトイネーブル汎用レジスター制御信号とを受
信する。演算論理ユニツト８３のＡ IN入力が
汎用レジスターの内容を受信するべき場合には、
その汎用レジスターの内容が算術論理ユニツト８
３のＡ IN入力端子に送信されることを可能に
するＡ EN GPR“Ａ”イネーブル汎用レジスタ
ー制御信号のうちの対応する一つが主張される。
同様に、算術論理ユニツト８３の出力が汎用レジ
スター８０の一つにロードされるべき場合には、
その汎用レジスターに対応する一つのＷ EN
GPRライトイネーブル汎用レジスター制御信号
が主張される。 一時レジスターの組８１と作業レジスターの組
８２とは同様の制御信号を受信する。即ち、一時
レジスターの組８１は、選択された一時レジスタ
ーの内容が算術論理ユニツト８３のＡ IN入力
端子へ送られることを可能にするための一組のＡ
EN TEMP“Ａ”イネーブル一時制御信号を受
信する。また、一組のＷ EN TEMPライトイ
ネーブル一時制御信号は、算術論理ユニツト８３
のＷ OUT出力端子からの処理済データが一時
レジスターの組８１内の選択された一時レジスタ
ーに格納されることを可能にする。 作業レジスターの組８２は、選択された作業レ
ジスターの内容がＡ IN及びＢ IN入力端子に
それぞれ転送されることを可能にするための一組
のＡ EN WR“Ａ”及びＡ EN WR“Ｂ”イネ
ーブル作業レジスター制御信号を受信する。ま
た、作業レジスターの組８２は、算術論理ユニツ
ト８３からの処理済データが選択された作業レジ
スターに格納されることを可能にするための一組
のＷ EN WRライトイネーブル作業レジスター
制御信号を受信する。算術論理ユニツト８３のＡ
IN及びＢ IN入力端子及び処理済データを格
納することの出来る格納場所へのデータの他の出
所のために同様の制御信号（図示せず）が発生さ
れる。 第３Ｂ図は、第３Ａ図に示した色々なレジスタ
ー制御信号と、図示しない他の制御信号とを発生
させる回路の論理図である。初めに、制御マイク
ロワードは、算術論理ユニツト８３のＡ IN及
びＢ IN入力端子へ転送される信号の出所を制
御する信号と、Ｗ OUT出力端子からの信号の
宛先を制御する信号とを定義する三つのフイール
ドを含んでいる。即ち、制御信号マイクロワード
は、Ａ SEL（５：０）“Ａ”選択制御信号と、Ｂ
SEL（３：０）“Ｂ”選択制御信号、及びDEST
（１：０）宛先（即ち、ライト）選択制御信号と
を定義するフイールドを含む。制御回路４０（第
１図）は、新しい指令の処理を開始する時NEW
INST新指令信号を主張し、各オペランド・スペ
シフアイアーの復号を開始する時にはNXT SPC
ネクスト・スペシフアイアー信号を主張する。第
３Ｂ図を参照するに、制御回路４０からのNEW
INST新指令信号に応答して、カウンタ８５が初
期化される。オペランド・スペシフアイアーが復
号される毎に、制御回路はNXT SPCネクスト・
スペシフアイアー信号を主張し、該カウンタのカ
ウント動作を可能にする。カウンタ８５は、復号
されているオペランド・スペシフアイアーを識別
する二進化信号SNスペシフアイアー数を発生さ
せる。 該SNスペシフアイアー数信号に応答して、二
つのデコーダ８６及び８７がそれぞれ出力信号
WX EN WSN（Ｘはカウンタ８５から信号が発
生される順に０，２，４，７，３，１である）及
びWX EN WSN＋１（Ｘは１，３，５，０，４，
２である）を発生させる。一般に、オペランド
は、デジタルデータ処理システムで算術演算又は
論理演算が為される前にデジタルデータ処理シス
テム以外のどこかから作業レジスター８２内に転
送され、WX EN WSN及びWX EN WSN＋１
信号は、オペランドがそれぞれの作業レジスター
にロードされる順番に関連する。しかし、一作業
レジスターが提供し得るより多いスペースをデー
タ項目が必要とする場合には、その一部はWX
EN WSN信号により特定される作業レジスター
にロードされ、残りはWX EN WSN＋１で特定
される作業レジスターにロードされる。 例えば、或る指令を実行している際に各オペラ
ンドが単一の作業レジスターに納まるならば、第
１オペランドは作業レジスター８２のレジスター
０に転送され、第２オペランドはレジスター２
に、第３オペランドはレジスター４に転送される
など、デコーダ８６により特定される順番で転送
される。本書記載の特定の実施例では最大６個の
オペランドが指令実行に使用される。若し各オペ
ランドが二つの作業レジスターを必要とするなら
ば、第１オペランドはデコーダ８６により決定さ
れるレジスター０と、デコーダ８７により決定さ
れるレジスター１とに転送される。 デコーダ９０はＡ SEL（５：00）“Ａ”選択制
御信号を受信し、該制御信号の符号付けに応答し
て数個のＡ EN XXイネーブリング信号（XX
はGPR0−14，TEMP0−TEMP15，W0−W7，
WSN，WSN＋１、及びOTHERを指す。ここで
“OTHER”は、前述のＱレジスターを含む、演
算処理装置３０内の他の選択されたレジスターに
関する）を発生させる。同様に、デコーダ９１は
Ｂ SEL（３：０）“Ｂ”選択制御信号を受信し、
該制御信号の符号づけに応じて数個のＢ EN
XXイネーブリング信号（XXはW0−W7，
WSN，WSN＋１、及びOTHERを指す。ここで
OTHERは演算処理装置３０内の選択された他の
レジスターに関する）をそれぞれの出力信号ライ
ンに発生させる。 Ａ EN WSNイネーブリング信号は、デコー
ダ９０からのWX EN WSNイネーブルライトス
ペシフイアー数信号をゲート制御する一組のゲー
ト・ドライバー１００に中継され、それらが、デ
コーダ９０からのＡ EN WX信号（Ｘは０，
２，４，７，３及び１である）を運ぶそれぞれの
信号ラインに中継されることを許す。斯くして、
若しＡ SEL（５：00）“Ａ”選択信号に応答して
デコーダ９０がＡ EN WSNイネーブル作業レ
ジスタースペシフイアー数信号を主張すれば、ド
ライバー１００は、その時デコーダ８６により主
張されているＷ Ｘ EN WSN信号を運ぶ信号
ラインを付勢する。ゲート・ドライバー１０１
は、Ａ EN WSN＋１信号により制御され、デ
コーダ８７により発生されたWX EN WSN＋１
信号に対して同じことを行なう。また、ゲート・
ドライバー１０２及び１０３は、Ｂ EN WSN
及びＢ EN WSN＋１イネーブリングにより制
御され、Ｂ EN W0−Ｂ EN W7と関連して
WX EN WSN及びWX EN WSN＋１信号に対
して同じことを行なう。 また、デコーダ９０及び９１及びドライバー１
０−１０３からの出力信号はラツチ９２及び９３
に中継される。ラツチ９２及び９３は、Ａ
LTH HOLD及びＢ LTH HOLDラツチホール
ド信号が否定される時には入力信号の状態をそれ
ぞれの出力端子に中継し、Ａ LTH HOLD及び
Ｂ LTH HOLDラツチホールド信号が主張され
る時にはそれぞれの信号ラインの状態をラツチす
る。制御回路４０は、それぞれの信号ライン上の
信号が色々なＷ EN XXライトイネーブリング
信号を発生させるのに使用するために安定となつ
た時Ａ LTH HOLD及びＢ LTH HOLDラツ
チホールド信号を主張するので、制御回路は新し
い制御マイクロインストラクシヨンを発生させ使
用する事が出来ることとなり、さもなければデコ
ーダ９０及び９１の出力を変化させ信号ライン上
の信号を変化させる。 ラツチ９２及び９３にラツチされた信号はマル
チプレクサ１０４の入力端子のそれぞれの組に中
継される。また、マルチプレクサ１０４は、デコ
ーダ８６からのWX EN WSN信号を受信する入
力端子の第３の組と、否定されるレベルの信号を
受信する入力端子の第４の組とを有する。選択さ
れた入力端子の組が制御回路４０からのDEST
（１：０）宛先信号を受信し、該DEST（１：０）
宛先信号は制御マイクロインストラクシヨンから
由来する。二つのDEST（１：０）宛先信号は４
組の入力信号のうちから出力に中継されるべき一
組を選択し、所要のＷ EN XX（XXはGPR，
TEMP，WR、及びOTHERを指す）ライトイネ
ーブリング信号を提供する。従つて、二つの
DEST（１：０）宛先信号に応じてライトイネー
ブリング信号が選択されるが、これは、さもなけ
れば処理済データの多数の宛先を選択するのに必
要とされるより!?かに少ない信号である。 上記した如く、算術論理ユニツト８３（第３Ａ
図）によつて為される演算はALU制御回路８４
からのALU CTRL信号により制御され、該回路
８４は、演算処理装置３０の制御回路４０（第１
Ｂ図）からのALU OP SEL演算選択信号により
制御される。第３Ｃ図を参照するに、ALU制御
回路８４は、ALU OP SEL演算選択信号に応答
してALU CTRL CODE制御コード信号を発生
させるプログラマブル・論理アレイ回路から成る
デコーダ８５を含む。また、デコーダ８６は、
ALU OP SEL演算選択信号を受信して、ALU
OP SEL演算選択信号の符号づけに応じてMUL
乗算信号又はDIV除算信号を発生させる。 背景として、算術論理回路８３は直接に乗算又
は除算を行なわないので、一つの特別の実施例で
は、プログラム指令により特定された時には既知
の順次加算シフト乗算アルゴリズムの実施により
乗算を行なう。同実施例は、プログラム指令によ
り特定された時には、既知の順次シフト−減算／
加算・非復元型除算アルゴリズムの実施により除
算を行なう。 該乗算アルゴリズムにおいては、制御回路４０
は、算術論理ユニツト８３が加算又は通過演算
（通過演算においては、該算術論理ユニツトの一
入力端子のデータ信号が出力端子に送られる）を
行なうことを可能にする一連のAUL OP SEL演
算選択信号を発生させ、その結果は前述のＱレジ
スター（図示せず）に格納される。該除算アルゴ
リズムにおいては、ALU OP SEL演算選択信号
は、算術論理ユニツト８３が加算又は減算を行な
うことを可能にし、その結果もＱレジスターに格
納される。 どの演算が為されるべきか、即ち、乗算プログ
ラム指令に対して加算又は通過演算を行なうべき
か、除算プログラム指令に対して加算又は減算を
行なうべきか、ということは、シリーズ中の先の
演算の結果の一部に基づく。 先の演算の結果が決定された後までの、制御回
路４０（第１Ｂ図）によるALU OP SEL演算選
択信号の発生の遅延を防止するために、ALU制
御回路８４は、ALU OP SEL演算選択信号が
MUL又はDIV演算を特定するならばALU
CTRL制御信号のうちの少なくともいくつかを発
生させる回路を包含している。デコーダ８５はこ
れらの信号のうちのいくつかを発生させて、それ
らをALU CTRL CODE制御コード信号として
送信し、該信号はマルチプレクサ８８の一入力に
中継され、その出力信号は、算術論理ユニツト８
３を制御するALU CTRL制御信号を構成する。 マルチプレクサ８８の第２入力はPRESET
CTRL CODEプリセツト制御コード信号を受信
する。先の段落に関して、乗算及び除算が共に加
算ステツプを含むので、PRESET CTRL
CODEプリセツト制御コード信号は加算演算を特
定する。若しALU OP SEL信号がMUL演算を
特定するならば、ALU CTRL CODEコード信
号は算術論理ユニツトの通過機能を特定する。一
方、若しALU OP SEL演算選択信号がDIV除算
を特定するならば、ALU CTRL CODE制御コ
ード信号は減算を特定する。 第２デコーダ８６も制御回路４０（第１Ｂ図）
からALU OP SEL演算選択信号を受信し、それ
らがMUL乗算を特定する時にはMUL乗算信号を
主張し、それらがDIV除算を特定することには
DIV除算信号を主張する。MUL乗算及びDIV除
算信号は、マルチプレクサ制御回路８７を制御
し、該回路８７は、当該技術分野において既知の
如くに、為されるべき演算を決定する先の結果の
一部分を表わすRESULTS信号を他の回路から受
信する。該RESULTS信号、及びデコーダ８６か
らのMUL乗算及びDIV除算信号に応答して、マ
ルチプレクサ制御回路８７は、マルチプレクサ８
８を制御するMUX SELマルチプレクサ選択信
号を発生させる。 詳しく述べると、若しデコーダ８６がMUL乗
算信号を発生させ且つRESULTS信号が加算を実
行するべき旨を表わしているならば、マルチプレ
クサ制御回路８７はMUX SELマルチプレクサ
選択信号を発生させるが、該信号は、PRESET
CTRL CODEプリセツト制御コード信号を算術
論理ユニツト８３に中継して該ユニツトが加算を
行なうことを可能にする。同様に、若しデコータ
８６がDIV除算信号を発生させ且つRESULTS信
号が加算を実行するべき旨を表わしているなら
ば、PRESET CTRL CODEプリセツト制御コ
ード信号を算術理論ユニツト８３に中継して該ユ
ニツトが加算を実行することを可能にするMUX
SELマルチプレクサ選択信号が発生させられる。 一方、(1)デコータ８６がMUL乗算信号を発生
させ且つRESULTS信号が通過演算を実行するべ
き旨を示しているか、又は(2)デコータ８６がDIV
除算信号を発生させ且つRESULTS信号が減算を
実行するべき旨を示していれば、MUX SELマ
ルチプレクサ選択信号は、マルチプレクサ８８が
デコータ８５からのALU CTRL CODE信号を、
算術論理ユニツト８３を制御するALU CTRL信
号としてその出力に中継することを可能にする。
デコータ８６がMUL乗算信号もDIV除算信号も
発生させない時にも、MUL SELマルチプレクサ
選択信号は、マルチプレクサ８８がデコータ８５
からALU CTRLCODE信号を算術論理ユニツト
８３を制御するためのALU CTRL制御信号とし
てその出力に中継することを可能にする。 第３Ｃ図に示されている回路は、デコータ８
６、マルチプレクサ８８及びマルチプレクサ制御
回路８７の適切な選択により、先の演算の結果に
完全に又は部分的に依存する他の算術論理ユニツ
ト演算と関連して使用することも出来るものであ
ることが理解されよう。制御回路４０は次の演算
のためのALU OP SEL演算選択信号を発生させ
る前に演算の結果が決定されるまで待つている必
要がないので、該回路は、算術論理演算間の時間
を短縮することを容易にするものである。 並進用突き合わせ検証回路 メモリー管理回路３７のバツフア２６０ CPU１０（第１図）を含むシステムにおいて、
各プログラムがメモリースペース全体が割り当て
られていると考えられて仮想メモリー構成が使わ
れているが、それはメモリー１１が提供する物理
的メモリースペースより大きいことがある。演算
処理装置３０が仮想メモリースペース内の特定の
場所にアクセスしなければならない時、仮想のメ
モリースペースの所要の部分は必要に応じて物理
的メモリー１１内にシフトされまたは該メモリー
内から外へシフトされ、物理的メモリー１１内に
無い仮想メモリースペースは大量記憶装置（代表
的にはデイスク格納ユニツト）に格納される。 演算処理装置３０の一部、即ちメモリー管理回
路３７は、メモリー１１内に格納されている並進
ページテーブル（図示せず）上の記入項目を使つ
て、“仮想上のアドレス”と称する仮想メモリー
スペース内のアドレスと、物理的メモリー１１内
の物理的アドレスとの間で並進を行なわせる。仮
想メモリーを備えたシステムにおける仮想アドレ
スから物理的アドレスへの並進の手順は周知され
ているので、ここでは説明しない。 仮想アドレスから物理的アドレスへの並進を高
速化するために、メモリー管理回路３７は、並進
と関連して最近に使用された選択された数のペー
ジテーブル項目を格納する並進バツフア２６０を
含む。並進バツフア２６０の回路はブロツク図の
形で第４Ａ図に示されており、並進バツフア２６
０のより詳しい論理図は第４Ｂ−１図及び第４Ｂ
−２図に示されている。 第４Ａ図を参照するに、並進バツフア２６０
は、仮想アドレスの高位部分を格納する複数の項
目を有する内容アドレス可能メモリー１１０と、
ヒツトバツフア１１１と、ページフレーム数格納
回路１１２とを含んでいる。仮想アドレスの高位
部分は仮想メモリースペースにおける“ページ”
を特定するが、ページは所定数の連続する格納場
所を有する。ページフレーム数格納回路は内容ア
ドレス可能メモリーと同数の項目を包含してい
る。ページフレーム数回路の各項目は、内容アド
レス可能メモリーの一項目と関連しており、内容
アドレス可能メモリー内の仮想アドレスの高位部
分に対応する物理的アドレスの高位部分又はペー
ジフレーム数を格納する。一実施例においては、
内容アドレス可能メモリー及びページフレーム数
格納回路は共に28個の項目を包含する。 並進バツフア２６０は保護論理回路１１３も含
んでおり、この回路も28個の項目を含み、その
各々が内容アドレス可能メモリーの一つの項目と
関連している。保護論理回路の各項目は、内容ア
ドレス可能メモリー１１０内の対応する項目の内
容によつて特定される格納場所の内容に対するプ
ログラムのアクセス権を表わす復号された保護コ
ードを格納する。 また、並進バツフア２６０は、４組のフラグ、
即ち、「NUL最後に使われなかつたフラグ」の組
１１４、「TB.V並進バツフア２６０妥当フラグ」
の組１１５、「PTE.Vページテーブル項目妥当フ
ラグ」の組１１６、及び「PTE.Mページテーブ
ル項目修正フラグ」の組１１７と、を有する。内
容アドレス可能メモリー１１０内の各項目は、組
１１４の「NUL最後に使われなかつたフラグ」
の一つ、組１１５の「TB.V並進バツフア２６０
妥当フラグ」の一つ、組１１６の「PTE.Vペー
ジテーブル項目妥当フラグ」の一つ、及び組１１
７の「PTE.Mページテーブル項目修正フラグ」
の一つと関連している。「NUL最後に使われなか
つたフラグ」の組１１４及び「TB.V並進バツフ
ア２６０妥当フラグ」の組１１５は、並進バツフ
アの動作を制御するために使われる。特に、
NLUフラグの組１１４は、新しいページテーブ
ル項目がメモリー１１から受信された時などにお
ける並進バツフア２６０内の項目の置換と関連し
て使用される。 直前に使われなかつた並進バツフア２６０項目
のフラグがセツトされ、それを新しい項目と置換
する事が出来る。「TB.V並進バツフア２６０妥
当フラグ」は、内容アドレス可能メモリー１１０
及びページフレーム数回路１１２内の対応する項
目が妥当であること、即ちそれらを使用し得るこ
と、を示す。 残りのフラグは、メモリー１１から検索される
ページテーブル項目の一部を形成する・「PTE.V
ページテーブル項目妥当フラグ」１１６は、対応
するページテーブル項目が妥当で使用し得るか否
かを示す。「PTE.Vページテーブル項目修正フラ
グ」１１７は、対応するページが修正されたか否
かを示す；若し或るページが、物理的メモリー１
１内の場所が仮想アドレススペース内の他のペー
ジのために使われた時に修正されていなければ、
それはデイスク又はテープに格納されない。 演算処理装置３０（第１図）は、特定の仮想ア
ドレスを使つてメモリーにアクセスする時、最初
に、並進バツフア２６０がその仮想アドレスの高
位部分に対応する項目を内容アドレス可能メモリ
ー１１０内に有するか否かを判定する。Ａ VA
SRCE仮想アドレスソース信号は、仮想アドレス
の高位部分を表わすが、該信号は内容アドレス可
能メモリー１１０に送られる。若し内容アドレス
可能メモリー１１０の或る項目がVA SRCE仮想
アドレスソース信号に対応し、且つ「TB.V並進
バツフア２６０妥当フラグ」の組１１５内の関連
するフラグがセツトされた状態となつていて該項
目が妥当であることを示していれば、PET HIT
（27：０）ページテーブル項目ヒツト信号のうち
の対応する一つがライン１１３に主張される。ヒ
ツトバツフア１１１はPTE HIT（27：０）ペー
ジテーブル項目ヒツト信号を緩衝して、それらを
内部タイミング信号に応答して調時する。若し
PTE HIT（27：０）ページテーブル項目ヒツト
信号の一つが適切な時に主張されれば、対応する
HIT SEL（27：０）ヒツト選択信号が主張され
る。HIT SEL（27：０）ヒツト選択信号のうち
の選択された一つは、ページフレーム数格納回路
１１２の28個の項目のうちの対応する一つが内部
バス３４に転送されることを可能にする。 並進バツフア２６０は、保護論理回路１１３も
含んでおり、該回路１１３は、28項目を含み、そ
の各々は、ページフレーム数格納回路１１２の対
応する項目のページフレーム数により特定される
ページの内容へのプログラムのアクセス権を表わ
すビツトを、復号された形で、格納する。各ペー
ジテーブル項目は、ページフレーム数回路１１２
に格納されているページフレーム数に加えて、演
算処理装置３０が動作している。読み出し又は書
き込み動作のために該ページにアクセス出来る最
低動作保護レベルモードを特定する保護フイルー
ドを包含している。デコータ１２０は、該保護フ
イールドを受信して、復号済保護フイールドビツ
トを発生させ、該ビツトは、内容アドレス可能メ
モリー１１０及びページフレーム数回路１１２の
対応する項目が第４Ａ図に示した並進バツフア２
６０にロードされる時に保護論理回路に格納され
る。 詳しく述べると、一実施例は（特権の低下する
側に）核（Ｋ）、管理（Ｅ）、監視（Ｓ）及びユー
ザー（Ｕ）と称される四つの動作保護レベルモー
ドを設ける。演算処理装置３０が動作特権レベル
モードで作動している時に読み出し又は書き込み
動作で或るページにアクセス出来るならば、演算
処理装置３０がより高い動作特権レベルモードで
動作している時に同じ読み出し又書き込み動作の
ためにアクセスする事が出来る。その実施例で
は、保護論理回路１１３へ格納されるべき、ペー
ジテーブル項目の符号化された保護値と、デコー
タ回路１２０により生成された対応する復号済ビ
ツトの値とは、次の通りである。：
指摘されている。本発明のもつ上述の及びその他
の利点は、添付の図面と合わせて以下の説明を参
照することによりより良く理解できるものと思わ
れる。なお図中： 第１Ａ図は、本発明を内含するデジタルデータ
処理システムの全体のブロツクダイヤグラムであ
り、第１Ｂ図は、第１Ａ図に示されているシステ
ム内で用いられるプロセツサの組織的ブロツクダ
イヤグラムである。 第２図は、第２Ａ図から第２Ｄ図までを含むも
ので、本発明を理解するのに役立つタイミングダ
イヤグラムである。 第３Ａ図、第３Ｂ図及び第３Ｃ図は、特にデー
タ経路を通しての情報の伝送に関する第１Ｂ図に
示されているプロセツサの一部分のブロツクダイ
ヤグラムである。 第４Ａ図は、詳細なブロツクダイヤグラムであ
り、第４Ｂ−１図及び第４Ｂ−２図は、特に仮想
アドレスの物理アドレスへの変換に関する第１図
に示されているプロセツサの一部分のより詳細な
回路図である。 第５図は、特にキヤツシユ記憶機構からのデー
タ検索に関する第１Ｂ図に示されているプロセツ
サの一部分の詳細なブロツクダイヤグラムであ
る。 第６図は、特にシステムのその他の部分との転
送を制御するための回路に関する第１Ｂ図に示さ
れているプロセツサの一部分の詳細なブロツクダ
イヤグラムである。 １実施態様の詳細な説明 全体的説明 第１図を参照すると、本発明を内含するデータ
処理システムは、基本要素として中央演算処理装
置CPU１０、記憶機構１１及び単数又は複数の
入出力サブシステム１２（１つの入出力サブシス
テムが第１図に示されている）を含んでいる。母
線１３がCPU１０、記憶機構１１そして入出力
サブシステム１２を並列に相互接続している。
CPU１０は、記憶機構１１内のアドレツシング
可能な記憶場所に記憶されている命令を実行す
る。命令は、同様に記憶装置内のアドレス可能な
場所に記憶されているオペランドについて実行す
べきオペレーシヨンを識別する。命令及びオペラ
ンドは必要に応じてCPU１０により取出され、
処理済データは記憶機構１１内に記憶するために
戻される。CPU１０は又、入出力サブシステム
１２に制御情報を伝送し、記憶機構１１へのデー
タの伝送又はそれからのデータ検索といつた選択
されたオペレーシヨンをこれらのサブシステムが
実行できるようにする。かかるデータには、記憶
機構１１に伝送されうる命令又はオペランド或い
は記憶又は表示のため記憶機構１１から検索され
る処理済データが含まれていることが考えられ
る。 操作鍵盤機構１４はオペレータのインターフエ
イスとして用いられる。これによりオペレータ
は、データを検査し預けたり、CPU１０のオペ
レーシヨンを停止させたり又は一連の命令を通し
てCPU１０をステツプしたり、又それに応えて
CPU１０の応答を決定したりすることができる。
又これによりオペレータはブートストラツプ手順
を用いて、システムな初期値設定し、データ処理
システム全体についてさまざまな診断テストを行
なうこともできる。 データ処理システムには、デイスク及びテープ
式二次記憶装置、テレタイプライター、ビデオ表
示端末装置、ラインプリンタ、電話及びコンピユ
ータネツトワークユニツトなどを含む、さまざま
なタイプの入出力装置２０が含まれるものと考え
られる。これらのユニツトは全て単数又は複数の
制御装置２２を通つて装置母線２１を通して母線
１３と連絡している。制御装置２２、それに接続
されている装置母線２１及び制御装置と連絡して
いる入出力装置２２が、１つの入出力サブシステ
ム１２を構成する。 記憶機構１１は母線１３及び複数のアレイ１７
に直接接続されて記憶機構制御装置１５を含んで
いる。アレイ１７には、情報が記憶されるアドレ
ス可能な記憶場所が複数含まれている。記憶機構
制御装置１５はCPU１０又は入出力サブシステ
ム１２から母線１３を通して転送要求を受けと
る。母線１３を通して伝送できる転送要求にはい
くつかのタイプがあり、一般に次の２つのカテゴ
リに分けられる。１つのカテゴリーでは、情報は
１記憶場所内に書き込まれるか又は記憶され、も
う１方のカテゴリーでは、情報は記憶場所から検
索又は読みとられる。 第１Ａ図に示されているシステムは又、母線１
３及び記憶機構制御装置１５と接続し、CPU１
０により記憶機構１１に向けられる書込み転送要
求を中途受信する書込みバツフア２３をも含んで
いる。このシステムにおいて記憶機構制御装置１
５は、CPU１０又は入出力制御装置２２のいず
れかにより母線１３を通して伝送される書込み要
求に応答しない。特に、書込みバツフア２３は、
書込まれるべきデータとそのデータが記憶される
べきアレイ１７内の場所を識別する関連アドレス
の両方を含む書込み情報を緩衝する。記憶機構制
御装置が書込みオペレーシヨンを受け入れること
ができる場合、書込みバツフアは、専用母線２４
を通してアドレス及び付随するデータを記憶機構
制御装置１５へ伝送し、この制御装置はアレイ１
７がアドレスにより識別された場所にデータを記
憶できるようにする。こうして、母線１３を通し
てのCPU１０による書込みデータの伝送率が高
すぎて記憶機構１１が受け入れられなくなつた場
合、書込みバツフア２３は、記憶機構１１が受入
れできるようになるまで要求を緩衝することがで
きる。記憶機構制御装置は、CPU１０又は入出
力制御装置２２からの読みとり要求に応えこれに
対して読みとりデータを戻すため、直接母線１３
にも接続されている。 当業者は、第１Ａ図に示されているように単一
プロセツサシステム内で書込みバツフア２３を用
いると有利であると考えるであろうが、これはマ
ルチプロセツサシステム（図示されておらず）内
で用いられるのが最も有利である。マルチプロセ
ツサシステムにおいては、記憶機構１１は数多く
のCPU及び結びつけられた入出力システム１２
から読取り及び書込み要求を受けることになる。
書込みオペレーシヨンを実行するのを待つて
CPU１０により処理が遅れるのを避けるため、
書込みバツフア２３は、書込みアドレス及びデー
タをとり、CPU１０は処理を再開することがで
きる。 書込みバツフアにはさらにCPU１０からの母
線１３を通しての読取り要求を監視するための回
路が含まれている。自ら緩衝しておりかつまだ記
憶機構１１に転送していないデータを識別する読
取り要求が母線１３を通して伝送されたことを確
認した場合、書込みバツフア２３はその専用母線
２４を通して、記憶機構制御装置がその要求に応
えないよう制御する。その代りに、書込みバツフ
ア２３は母線１３を通して要求されたデータを転
送し読取りオペレーシヨンを完了する。 第１Ａ図に示されているシステムには又CPU
１０の制御の下で仲裁（任意指定）オペレーシヨ
ンを実行してシステム内に複数ある場合母線１３
に対するさまざまな入出力サブシステムのアクセ
スを調節するようなシステム制御回路２５も含ま
れている。 CPU１０は、プロセツサ３０及びオプシヨン
の浮動小数点プロセツサ３１を含んでいる。標準
的に言つてそうであるように、浮動小数点プロセ
ツサは１つのオプシヨンであり、本発明に基づい
て作られたCPU又はデジタルデータ処理システ
ム１０内に必ずしもなくてもよい。浮動小数点プ
ロセツサには、選択されたタイプのデータすなわ
ち浮動小数点書式のデータについての命令を処理
するために最適化されている回路が含まれてい
る。標準的には、プロセツサ３０は同じデータを
処理することができるが、処理の実行により時間
がかかる。 システム内で用いられる１つのプロセツサ３０
の詳細な機能的ブロツクダイヤグラムは第１Ｂ図
に示されている。第１Ｂ図を参照すると、プロセ
ツサ３０には、母線１３のさまざまな制御ライン
（集合的に１３Ａとして示されている）に接続し
以下に記されているように母線のさまざまなライ
ンを通つて信号を送受するような母線インターフ
エイス回路３３が含まれている。この母線インタ
ーフエイス回路は、キヤツシユ３５、データ経路
３６、記憶域管理装置３７及びプロセツサ制御回
路４０へ及びこれらからの信号を転送する内部
IDAL母線３４にも接続している。プロセツサ３
０の１実施態様についての母線インターフエイス
回路３３が以下に第６図と関連づけて説明されて
いる。 数多くのレジスタもこの内部IDAL母線３４に
接続され、母線インターフエイス回路３３の制御
の下で母線１３のDALライン５０と内部IDAL母
線３４の間でデータを転送する。限定的に言う
と、母線インターフエイスユニツト３３の制御の
下で、書込みデータレジスタ２５０及び書込みア
ドレスレジスタ２５１はそれぞれ、書込みデータ
及びこの書込みデータが記憶される記憶機構１１
又は入出力装置１２内の場所のアドレスを受けと
る。以下に説明されているように、適当な時点
で、母線インターフエイスユニツト３３はこれら
のレジスタの中味がマルチプレクサ２５３を通し
てDALライン５０上に伝送され書込みオペレー
シヨンが実行されうるようにする。同様に、母線
インターフエイスユニツト３３の制御の下で、読
取りアドレスレジスタ２５２は読みとられるべき
データを含む場所のアドレスを受けとる。適当な
時点で、母線インターフエイスユニツト３３は読
取りアドレスレジスタ２５２の中味がマルチプレ
クサ２５３を通してDALライン５０上に結合
（カツプリング）され読取りオペレーシヨンが実
行されうるようにする。読みとりデータは入力レ
ジスタ２５３内で、同様に母線インターフエイス
ユニツト３３の制御の下でラツチング（保持）さ
れる。母線インターフエイスユニツト３３は入力
レジスタ２５４の中味が、RCV DAT受信のデ
ータ信号として内部IDAL母線３４上に結合（カ
ツプリング）されうるようにする。 プロセツサ制御回路４０は記憶機構１１から検
索されたプログラム命令を復号し、連続処理サイ
クルにてデータ経路３６が、その命令を実行する
のに必要とされる演算論理オペレーシヨンを行な
うことができるようにする。データ経路３６は処
理すべきデータを記憶するための１組のレジスタ
２５５と処理を行なうための演算論理回路を含ん
でいる。データ経路３６は第３Ａ図及び第３Ｂ図
を参照しながら以下にさらに詳細に説明されてい
る。 プロセツサ３０の１実施態様は仮想アドレスを
用い、仮想アドレスを物理アドレスに変換するた
めの仮想アドレス変換回路３７を提供する。仮想
アドレス変換回路には、プロセツサ３０内のその
他の回路特にデータ経路３６からの仮想アドレス
を受けとる１組の原始レジスタ２５７及びいくつ
かの変換情報を含む変換バツフア２６０が含まれ
ている。変換は必要に応じてプロセツサ制御回路
４０の制御下で行なわれる。物理アドレスは、変
換回路３７からマルチプレクサ２６１を通して内
部IDAL母線３４上に結合される。データ経路３
６には同様に、物理アドレスが含まれていてもよ
く、マルチプレクサ２６１のための第２の原始入
力を提供する。プロセツサ制御回路４０はマルチ
プレクサ２６１を制御する。 キヤツシユ記憶機構３５はCPU１０内の従来
の情報記憶回路である。キヤツシユ記憶機構は
K.Hwang及びF.Briggs共著、「コンピユータアー
キテクチヤーとパラレル処理」（マグローヒル、
1984年）、第2.4節、p98以降、ならびにV.
Hamacher著、「コンピユータ組織」（マグローヒ
ル、1984年）、第8.6節、p306以降に記述されてい
る。データ記憶機構３８は複数のブロツクの形で
組織され、各ブロツクは２つの記憶場所を含んで
いる。各々の記憶場所は１つの情報ワード、すな
わち一度に母線１３を通して転送されうる情報量
を記憶する。特定の一実施態様においては、１情
報ワードは４バイト又は32の２進数の情報に相当
する。こうして各ブロツクは８バイトの情報を記
憶することができる。 第５図と関連づけて以下にさらに詳しく記述さ
れているように、キヤツシユ記憶機構３５は、仮
想アドレス変換回路により生成された物理アドレ
スがキヤツシユ記憶機構３５内の１アドレスにい
つ相当するかを見極めるヒツト／ミス論理回路２
６２を含んでいる。原始レジスタ２５７からの仮
想アドレスの最低位部分、すなわち１実施態様に
おいてはVA SRCE（８：３）信号は、データ記
憶域内の１ブロツク及び結びつけられたタグ４１
入力を選択するためマルチプレクサ２６４を通し
て結合されている。ヒツト／ミス論理回路２６２
は次に、結びつけられたタグ４１の入力の中味が
変換された物理アドレスに一致するか否かを決定
する。このような一致がある場合、ヒツト／ミス
論理は断定されたHIT信号を生成し、この信号
は母線インターフエイスユニツト３３に伝送され
る。母線インターフエイスユニツト３３は断定
HIT信号を受けとらない場合、従来の方法でア
ドレツシングされた場所の内容を検索するため母
線１３を通して１つのオペレーシヨンを使用可能
な状態にする。HIT信号が断定された場合、母
線インターフエイスユニツト３３は母線１３を通
してのオペレーシヨンを使用可能にせず、その代
りにキヤツシユデータ記憶域３８からのデータが
内部IDAL母線３４を通じてマルチプレクサ２６
３を通つて伝送されうるようにする。一般にかか
るデータはデータ経路３６に伝送される。 当業者にとつては明白であるように、キヤツシ
ユ記憶機構３５内の１ブロツクに記憶された情報
は、記憶装置１１から受けとられたとき、記憶装
置１１内に記憶された情報のコピーである。キヤ
ツシユ記憶機構３５内の各々のブロツクには、そ
の情報をコピーした元の記憶装置１１内の場所を
識別するため母線インターフエイス回路３６によ
り作成された内容をもつ結びつけられた１つのタ
グ４１がある。さらに、各々のブロツクには、そ
のブロツクの内容がそのタグの識別する場所の事
実コピー内にあるか否か、すなわちそのブロツク
の内容が失効したものであるか否かを示すため、
母線インターフエイス回路によりリセツト又は消
去される失効フラグ４２が含まれている。 キヤツシユ記憶機構３５の一実施態様において
データ記憶域３８、タグ４１及びフラグ４２は動
的記憶機構である。再生カウンタ２６２は、母線
インターフエイスユニツト３３の制御の下で、再
生アドレスを生成し、このアドレスは動的記憶機
構を再生するためマルチプレクサ２６４を通して
結合させられる。 １つの命令には、データ経路３６内のレジスタ
内のオペランドの場所を識別するか又は仮想アド
レス空間内のオペランドの場所を示すアドレスを
識別する単数又は複数のオペランド規制子が含ま
れている可能性がある。例えば、1980年11月25日
付でW.S.Strecher他に対し発行された「可変長
の命令を実行するための中央演算処理装置」につ
いての米国特許第4236206号を参照されたい。プ
ロセツサ制御回路４０はデータ経路と共に各々の
オペランド規制子を復号してオペランドの場所を
識別し、次にこれらを識別された場所から得るべ
く作業を進める。オペランド規制子はそれ自体そ
のオペランドを含んでいることがあり（すなわち
オペランド規制子は「リテラル」であることがで
きる）、又オペランド規制子は、オペランドを含
んでいるものとしてデータ経路のレジスタ（図示
されておらず）の１つを識別することもできる。 代替的には、オペランドは、プログラムの仮想
記憶空間内の１つの場所にあつてもよく、オペラ
ンド規制子はこの場所の識別方法を示していても
よい。オペランドが仮想記憶空間にある場合、制
御回路４０は記憶域管理回路３７が仮想アドレス
を物理アドレスに変換できるようにする。オペラ
ンドの物理アドレスが得られた後、母線インター
フエイス３３がそのオペランドを得る。これはま
ずそのオペランドがキヤツシユ記憶機構３５内に
あるか否かを決定する。オペランドがキヤツシユ
記憶機構内にある場合、母線インターフエイスは
そのオペランドをデータ経路３６へ転送する。一
方オペランドがキヤツシユ記憶機構３５内にない
場合、母線インターフエイス回路３３は記憶機構
１１に母線１３を通して読取り要求を転送しその
オペランドを検索する。全てのオペランドが得ら
れた後、データ経路３６は命令により要求された
オペレーシヨンを行なう。 オペランド規制子は又、処理済のデータが記憶
されるべき場所も識別する。制御回路４０及び記
憶域管理回路３７は、物理アドレスを決定するた
め上述のものと同じ方法で用いられる。処理済の
データを記憶機構１１内で記憶しなければならな
い場合、母線インターフエイス３３は必要とされ
る書込みオペレーシヨンを母線１３を通して行な
う。さらに物理アドレスがキヤツシユ３５内の適
当なタグに相当する場合、母線インターフエイス
３３はデータがキヤツシユ３５内に記憶されうる
ようにする。 母線インターフエイスユニツト３３には、母線
１３を通してのデータの転送を制御する状態マシ
ン２７０ならびに、内部IDAL母線３４を通して
のデータの転送を制御するIDAL状態マシン２７
１が含まれている。母線インターフエイスユニツ
トはEPP論理回路２７２をも制御し、一方この
回路２７２は浮動小数点プロセツサ３１との通信
を制御する。母線インターフエイスユニツト３３
は以下に、第６図と関連づけてさらに詳しく説明
されている。 母線１３を通してのオペレーシヨン 母線１３は、それに接続されているさまざまな
ユニツト間の情報を表わす信号を転送するための
数多くのライン（回線）を含んでいる。特に母線
１３には、DATデータ及びADRSアドレス信号
を搬送するDAL（31：０）データアドレスライン
５０が含まれている。CPU１０、限定的にいう
とプロセツサ３０が１つの転送を開始させそれを
その転送のための母線マスターとする場合、プロ
セツサ３０はまずDAL（31：０）データアドレス
ライン５０を通してADRSアドレス信号を伝送
し、転送オペレーシヨンが読みとりオペレーシヨ
ンであるか書込みオペレーシヨンであるかを示す
TR TYPE（２：０）転送タイプの指令信号をラ
イン５２を通して同時に伝送する。ADRSアドレ
ス信号及びTR TYPE（２：０）転送タイプ指令
信号がおさまることのできるだけの短かい時間の
後、プロセツサ３０は次にライン５１上でADRS
STRアドレスストローブ信号を断定する。 ADRS STRアドレスストローブ信号が断定さ
れると、母線１３に接続されているその他のユニ
ツトは全てADRSアドレス及びTR TYPE（２：
０）転送タイプ指令信号を受けとり復号する。こ
のときADRSアドレス信号により識別されている
場所を含むユニツトが、転送のための応答するユ
ニツトすなわち子装置（スレーブ）である。転送
オペレーシヨンが書込みオペレーシヨンであり
ADRSアドレス信号が記憶機構１１内の場所を識
別している場合、書込みバツフアー２３が子装置
である。プロセツサ３０がADRS RTRアドレス
ストローブ信号を断定してから選択された時間だ
け経過した後、プロセツサ３０はADRSアドレス
信号及びTR TYPE（２：０）転送タイプ指令信
号をそれぞれのラインから除去する。 転送されたTR TYPE（２：０）転送タイプ指
令信号が書込みオペレーシヨンを規定している場
合、マスターユニツトはライン５０を通してデー
タ信号を伝送し、次にライン５３上でDATA
STRデータストローブ信号を断定する。子装置
はこのとき、伝送されたデータを受けとりこれを
記憶する。データが記憶されると、アドレツシン
グされたユニツトは、オペレーシヨンがエラー無
く完了した場合にはライン５４上でRDY作動可
能信号を、又記憶オペレーシヨン中エラーが発生
した場合にはライン５５上でERRエラー信号を
断定する。 一方、伝送されたTR TYPE（２：０）転送タ
イプ指令信号が読みとりオペレーシヨンを規定し
ている場合、子装置はアドレス信号により識別さ
れた場所からデータを検索し、これらをDAL
（31：０）データアドレスライン５０を通して伝
送し、ライン５４を通して断定されたRDY作動
可能信号を伝送する。これに応えて、プロセツサ
３０はデータを受けとり、断定されたDATA
STRデータストローブ信号をライン５３を通し
て伝送する。 読みとりオペレーシヨン又は書込みオペレーシ
ヨンのいずれかにおいて、子装置がRDY作動可
能信号又は転送中にエラーが発生した場合には
ERRエラー信号を断定した後、プロセツサ３０
はDATA STRデータストローブ信号を否定す
る。それから子装置はRDY作動可能信号又は
ERRエラー信号を否定し、次にプロセツサ３０
がADRS STRアドレスストローブ信号を否定し
て転送を完了する。 プロセツサ３０以外の、母線１３に接続された
ユニツトは、母線マスターを構成し、それを通し
て記憶装置１１との転送を開始させることができ
る。入力出サブシステム１２特にその入出力制御
装置２２は母線マスターになることができる。母
線マスターとなるために、入出力制御装置２２は
ライン５６を通してDMR直接記憶要求信号を断
定する。次にプロセツサ３０は、ライン５７上で
DMG直接記憶許諾信号を断定し、この信号は入
出力制御装置２２により受けとられる。この時点
で入出力制御装置は、プロセツサ３０に関して以
上に記されているものと同じ方法で記憶機構との
転送を開始させる。入出力制御装置は、転送を完
了するまで、DMR直接記憶要求信号を断定され
た状態に維持する。こうして入出力制御装置が数
多くの転送を要求する場合、この装置は、転送が
完了するまでDMR直接記憶要求信号を断定され
た状態に保つことができる。DMR直接記憶要求
信号が断定されている間プロセツサ３０は機能停
止状態にある、すなわちプロセツサは母線１３の
さまざまなライン上で信号を監視するがそれ以外
いかなる命令も実行しない。 システムに多数の入出力サブシステム１２が含
まれている場合、母線マスターとなるべき入出力
制御装置２２になる別々の要求信号はシステム制
御装置に伝送され、このシステム制御装置が
DMR直接記憶要求信号を断定し、DMG直接記
憶許諾信号の状態を監視する。プロセツサ３０が
DMG直接記憶許諾信号を断定したとき、システ
ム制御装置は入出力装置２２の１つを、何らかの
優先順位任意決定方法に従つて母線マスターにな
れる状態にする。 母線１３は又、状態信号及び制御信号を搬送す
るその他のラインも数多くもつている。ライン６
０は、システム内のオペレーシヨンを同期化する
のに用いられるCLKクロツク信号を搬送する。
母線１３上のさまざまな信号は、CLKクロツク
信号に呼応してタイミングされている。 ライン６１は、２つの機能をもつCCTLキヤツ
シユ制御信号を搬送する。1986年９月12日に提出
されたPaul Rnbinfeld各義の「デジタルデータ
処理システムのためのキヤツシユ無効化プロトコ
ル」についての米国特許同時係属出願明細書第
908825号に記されているように、CCTLキヤツシ
ユ制御信号は例えば、入出力制御装置が母線マス
ターであり記憶機構１１に対する書込みオペレー
シヨンを行なつている場合、この制御装置２０に
より断定される。入出力制御装置２２は、DAL
データアドレスライン５０上でADRSアドレス信
号を、ライン５２上でTR TYPE転送タイプ信
号を伝送している間、そしてライン５１上で
ADRS STRアドレスストローブ信号を断定して
いる間、CCTL信号を断定する。CCTLキヤツシ
ユ制御信号が断定され、TR TYPE転送タイプ
信号が記憶機構１１への書込みオペレーシヨンを
指示している場合、第１Ｂ図に示される母線イン
ターフエイス３３は、キヤツシユ入力全てのタグ
４１の内容をチエツクする。母線１３のDALデ
ータアドレスライン５０上のADRS信号がタグ４
１の内容と一致する場合、母線インターフエイス
３３はそのキヤツシユブロツクのためのＳ失効フ
ラグ４２をリセツトする。 CCTLキヤツシユ制御信号も又、読みとりオペ
レーシヨン中に要求されたキヤツシユ３５内にプ
ロセツサがデータを記憶しないようにするため、
記憶機構１１により断定される。これは、例え
ば、記憶機構がマルチポート記憶機構である場合
すなわち、それが各々別々の母線を通して記憶機
構１１をアクセスする複数のプロセツサにより共
用されており、検索されているデータがこれらの
プロセツサ全てが使用できる１組のアドレス可能
な記憶場所からのものである場合に、用いること
ができる。かかるデータをキヤツシユ３５の中に
記憶させることは望ましくない。これは、他のプ
ロセツサが共用場所の内容を更新する可能性があ
るからである。又更新は母線１３を通して行なわ
れないので、プロセツサ３０により検知されえな
い。キヤツシユからのこのようなデータをプロセ
ツサ３０が使用した場合、これは記憶機構内の該
当する場所の内容と一致しない可能性がある。こ
のCCTLキヤツシユ制御信号の使用に関連して、
記憶機構１１は、DALデータアドレスライン５
０を通してそのデータ伝送と同時にCCTLキヤツ
シユ制御信号を断定し、データを除去する時点ま
でこのCCTLキヤツシユ制御信号を断定された状
態に維持する。 母線１３には又CLR WRT BUF消去・書込
み・緩衝信号を搬送するライン６２も含まれてい
る。CLR WRT BUF消去書込み緩衝信号は、他
の方法ではプロセツサ３０外部で検出可能となら
ないプロセツサ３０内部の或る種の条件に呼応し
てプロセツサ３０により断定される。例えば、プ
ロセツサ３０は、プロセスコンテクストを切替え
させる命令を実行しているとき或いは業務中断ル
ーチン又は例外ルーチンを実行し始めたとき、
CLR WRT BUF消去書込み緩衝信号を断定す
る。CLR WRT BUF消去書込み緩衝信号は、命
令実行中プロセツサ制御回路４０により生成され
るマイクロ命令内のフイールドにより制御され
る。 CLR WRT BUF消去書込み緩衝信号が断定さ
れると、書込みバツフア２３は、それが記憶機構
１１内に記憶されるべきデータを含んでいるか否
かを見極める。含んでいない場合には、何もしな
い。しかし書込みバツフア２３に記憶機構１１内
に記憶すべきデータが含まれている場合には、こ
のバツフアはDMR直接記憶要求信号を断定し、
その残りのデータを記憶機構１１内に記憶する試
みを続ける。断定されたDMR直接記憶要求信号
に応えて、プロセツサはDMG直接記憶許諾信号
を断定するがこの信号は書込みバツフア２３によ
り無視される。又プロセツサは機能停止もする。
書込みバツフア２３は、含まれているデータが全
て記憶機構１１内に適切に記憶されてしまうまで
DMR直接記憶要求信号を断定された状態に維持
する。記憶中にいかなるエラーも発生しない場
合、書込みバツフア２３はDMR直接記憶要求信
号を否定しプロセツサ３０が続行できるようにす
る。 記憶機構１１への書込み中エラーが発生した場
合、書込みバツフア２３はプロセツサに対してエ
ラー信号を送り、プロセツサ３０が現行のコンテ
クスト中のエラーを見つけ出し修正するルーチン
を処理することができるようにする。エラーが検
出される前にプロセツサがコンテクストを切替え
できる状態にある場合、当初データを生成したコ
ンテクストを見極めることは困難となる。エラー
の回復は、コンテクストが識別できる場合簡単に
なる。従つて、書込みバツフア２３は、現行のコ
ンテクストからのデータの全てが記憶機構内に適
切に記憶されるまでプロセツサがコンテクストを
切替えできないようにする。 浮動小数点プロセツサ３１での転送 プロセツサ３０は、(1)第２Ａ図と関連づけて以
下に説明されているように、実行すべきオペレー
シヨンを指示するため浮動小数点プロセツサ３１
に浮動小数点命令の命令コードを転送するため、
(2)第２Ｂ図及び第２Ｃ図と関連づけて説明されて
いるように処理のため浮動小数点プロセツサ３１
にオペランドデータが転送されうるようにするた
め、そして(3)第２Ｄ図と関連づけして説明されて
いるように浮動小数点プロセツサ３１から処理済
データを得るため、浮動小数点プロセツサ３１に
も接続されている。プロセツサ３０及び浮動小数
点プロセツサ３１は、CP STA（１：０）浮動小
数点状態信号を搬送するライン７０及びCP
DAT（５：０）浮動点データ信号を搬送するライ
ン７１という２つのラインセツトにより相互接続
されている。浮動小数点プロセツサ３１は又、
DALデータアドレスライン５０、CLK信号を受
けとるためのライン６０、ADRS STRアドレス
ストローブ信号を受けとるためのライン５１、
RDY作動可能信号を受けとるためのライン５４、
ERRエラー信号を受けとるためのライン５５及
びDMG直接記憶許諾信号を受けとるためのライ
ン５７を含む、母線１３の複数のラインにも接続
されている。CP STA（１：０）浮動小数点状態
信号及びCP DAT（５：０）浮動小数点データ信
号は、ライン６０上のCLK信号と同期的に伝送
される。 遊び（あき）状態にある間、浮動小数点プロセ
ツサ３１はライン６０上のCLK信号と同期的に、
ライン７０及び７１上の信号の状態をサンプリン
グする。ライン７１のうち少なくとも１本が断定
されたレベル信号を搬送しているとき、浮動小数
点プロセツサ３１はこれらのライン上の信号及び
ライン７０上の信号をラツチングする。第２Ａ図
を参照すると、プロセツサ３０が浮動小数点プロ
セツサ３１に命令を伝送する場合、プロセツサ３
０は、その命令の命令コードの少なくとも一部分
を、CLKクロツク信号の選ばれた数の軽い連続
音により規定される間隔の間、ライン７１を通し
てCP DAT（５：０）浮動小数点データ信号とし
て、浮動小数点プロセツサ３１へ伝送する。この
間隔中、CLKクロツク信号の連続音の１つと同
期的に、浮動小数点プロセツサ３１は信号をラツ
チングし記憶する。この間隔が終了した時点で、
プロセツサ３０はライン７０及び７１から信号を
除去する。 ライン７１を介して送られるCP DAT（５：
00）浮動小数点データ信号は、実行されるべき浮
動小数点演算を識別するのに十分であり、且つ該
演算において使用されるオペランドの数をも識別
する。ライン７１を経由する情報の伝達と同時
に、他の情報がCP STA（１：00）浮動小数点状
況信号としてライン７０を介して送られるが、こ
れは浮動小数点処理に関する他の情報を提供する
ものである。即ち、浮動小数点オペランドはデー
タ・タイプと呼ばれる幾つかのフオーマツトで符
号化することが出来、該オペランドのフオーマツ
トに関する情報はライン７０を介してCP STA
（１：00）浮動小数点状況信号として送られる。
一実施例においては、オペランドのフオーマツト
に関する情報のうちの一部も演算情報と共にライ
ン７１を介して送られる。 演算コードを受信すると、浮動小数点演算処理
装置３１はそれを復号して、実行するべき演算と
所要のオペランドの数とを判定する。次に、演算
処理装置３０（演算コード送信に応答）と浮動小
数点演算処理装置３１（演算コード受信に応答）
とは、オペランドがDALデータアドレスライン
５０を介して送られる状態となる。データ・タイ
プ情報は浮動小数点演算処理装置３１に該オペラ
ンドの各々のフオーマツトを判定するために使わ
れる。或るオペランドフオーマツトに関しては、
DALデータアドレスライン５０を経由する一回
の伝送に納まるより多数のビツトが或るオペラン
ドフオーマツトに必要とされるので、単一のオペ
ランドを転送するために複数回の転送が必要とな
る。そこで、データ・タイプ情報は、各オペラン
ドを転送するのに必要なDALデータアドレスラ
イン５０経由の転送回数も示す。 オペランドは、三つのソース、即ち、メモリー
１１（第１Ａ図）、キヤツシユ３５、又はデータ
経路３６中の演算処理装置のレジスター（第３Ａ
図に示す）のいずれかに格納される。単一の演算
に要する色々なオペランドもこれら三つのソース
のいずれかに格納する事が出来る。しかし、単一
のオペランドを転送するのにDALデータアドレ
スライン５０経由の転送を複数回行なう必要があ
る場合には、その転送は普通は全て単一のソース
に対して為される。第２Ｂ図は、メモリーからオ
ペランドを回収するべく送信される信号の状態を
示し、第２Ｃ図はキヤツシユ３５又はデータ経路
３６中のレジスターからオペランドを転送するた
めに送信される信号を示す。即ち、第２Ｂ図及び
第２Ｃ図はDALアドレスアライン５０経由で転
送を一回行なう信号の状態を示しているのであ
り、単一のオペランドのために複数回の転送を要
することがあることを理解するべきである。 第２Ｂ図を参照する。若しオペランドがメモリ
ー１１にあれば、演算処理装置３０はその回収を
メモリー１１から開始する。即ち、演算処理装置
３０はADRSアドレス信号をDALデータアドレ
スライン５０に出力して上記の如くに読み出し動
作を実行し、ADRS STRアドレスストローブ信
号を表明する。その短時間後、演算処理装置３０
はCP STA（１：00）浮動小数点状況信号を二進
値０を有するライン７０に出力する、即ち、両方
のCP STA（１：00）浮動小数点状況信号を否定
する。更に、演算処理装置３０は、CP DAT
（５：00）浮動小数点データ信号をライン７０に
送信し、そこでCP DAT（５：４）浮動小数点デ
ータ信号は、DALデータアドレスライン５０を
介して送信されるデータのうちのどれほどの量が
該オペランドで使用されるかを示すアドレスアラ
イメントコードを包含している。該オペランドが
DAL（５：０）データアドレスライン上の短リテ
ラルであればCP DAT（０）浮動小数点データ信
号が主張され、そうでなければCP DAT（１）浮
動小数点データ信号が主張される。 浮動小数点処理装置３１は第２Ａ図と関連して
上記した手順で既に演算情報を受信しているの
で、該装置はオペランドを受信する状態である。
主張されたCP DAT（５：０）浮動小数点データ
信号は、浮動小数点演算処理装置３１に対して、
バス１３の選択されたライン、特にADRS STR
アドレスストローブ信号を運ぶライン５１上の信
号をサンプリングする様に指示する。浮動小数点
演算処理装置３１は、ADRS STRアドレススト
ローブ信号を使用して、オペランドがメモリー１
１から回収されていることを判定する。若し、そ
れが主張されたCP DAT（５：０）浮動小数点デ
ータ信号を受信する時にADRS STRアドレスス
トローブ信号が主張されると、浮動小数点演算処
理装置３１は、メモリー１１によるライン５４上
のRDYレデイー信号の主張に応答してDALデー
タアドレスライン５０上のデータ信号をラツチす
る。演算処理装置３０はDAT STRデータスト
ローブ信号をもつて応答して転送を完了させる。 若しメモリー１１が主張されたRDYレデイー
信号の代わりに主張されたERRエラー信号を伴
う回収要求に応答するならば、浮動小数点演算処
理装置３１はDALデータアドレスライン５０上
の送信データをラツチしないことが理解されるで
あろう。演算処理装置３０は、要求されることの
ある再試行等のエラー回復動作が要求されたなら
ばそれを実行し、第２Ｂ図に示した動作を繰り返
す。 第２Ｃ図は、オペランドがキヤツシユ３５にあ
るにしても、或はデータ経路３６中のレジスター
にあるにしても、オペランドを演算処理装置３０
から浮動小数点演算処理装置３１への転送を理解
するのに有益なタイミング図である（第３Ａ図と
関連させて後述する）。いずれの場合にも、該演
算処理装置はDALデータアドレスライン５０上
のデータ信号と、第２Ｂ図と関連して上記したの
と同じ符号づけを有するCP DAT（５：０）浮動
小数点データ信号とを置き、CP STA（１：00）
浮動小数点状況信号の両方を否定する。これらの
信号は、演算処理装置３０により、選択された数
のCLKクロツク信号の期間中、維持される。そ
の期間中、浮動小数点演算処理装置３１はDAL
データアドレスライン５０上の信号をラツチして
いる。一オペランドの全体を転送するために
DALデータアドレスライン５０経由の複数転送
が必要な場合には、第２Ｃ図に示されているシー
ケンスが反復される。 オペランドのデータタイプが、オペランド全体
を転送するためにDALデータアドレスライン５
０経由の多重転送を必要とする様なデータタイプ
であれば、演算処理装置３０、メモリー１１及び
浮動小数点演算処理装置３１は、オペランド全体
が転送されるまで第２Ｂ図及び第２Ｃ図に示され
ている動作を反復する。 第２Ｂ図に示されている動作シーケンスは、下
記の相違点を除いて、第２Ｃ図に示されている動
作シーケンスと同様であることが理解されるであ
ろう。CP DAT（５：00）浮動小数点データ信号
が主張された時ADRS STRアドレスストローブ
信号がライン５１上で主張されたならば、浮動小
数点演算処理装置３１は、主張されたRDYレデ
イー信号を、オペランド（又はオペランドの一部
分）がその時DALデータアドレスライン５０上
にあることの表示として利用する。しかし、CP
DAT（５：00）浮動小数点データ信号が主張され
た時にADRS STRアドレスストローブ信号が主
張されなければ、浮動小数点演算処理装置３１
は、CP DAT（５：00）浮動小数点データ信号の
主張を、オペランド（又はオペランドの一部分）
がその時DALデータアドレスライン５０上にあ
ることの表示として利用する。両方の場合におい
て、浮動小数点演算処理装置３１は、第１の場合
にはRDYレデイー信号の受信後に、第２の場合
には主張されたCO DAT（５：00）浮動小数点デ
ータ信号の受信後に、ライン６０上のCLKクロ
ツク信号と同期してDALデータアドレスライン
５０上の信号をラツチする。 オペランドが転送された後、演算処理装置３０
及び浮動小数点演算処理装置３１は、浮動小数点
演算処理装置３１が結果を送信するべく処理され
た時演算処理装置３０がそれを受信する様に処理
される状態になる。第２Ｄ図は、処理されたデー
タを演算処理装置３０へ転送するために演算処理
装置３０及び浮動小数点演算処理装置３１に利用
される動作シーケンスを詳細に示すタイミング図
である。処理されたデータは、結果が負であつた
かゼロであつたかを示すと共に結果に関する他の
選択された事実を示す状態コードと、浮動小数点
演算処理装置３１により実行された計算の値を表
わすデータ信号との両方から成る。 第２Ｄ図を参照する。初めに演算処理装置３０
はライン７０及び７１を介して信号コードを送信
して、処理されたデータを受信出来る状態にある
ことを示す。一実施例においては、CP STA
（１：00）浮動小数点状況信号は両方とも否定さ
れ、CP DAT（３）浮動小数点データ信号は主張
され他は否定される。その後、浮動小数点演算処
理装置３１はライン７０及び７１を介して送信出
来る。 浮動小数点演算処理装置３１は、処理されたデ
ータを転送出来る状態の時、状態コードを表わす
CP DAT（５：０）浮動小数点データ信号と同時
に、その効果に対するコードを表わすCP STA
（１：00）浮動小数点状況信号を送信する。浮動
小数点演算処理装置３１は、選択された数の
CLKクロツク信号の期間中これらの信号を維持
し、その後データ信号をDALデータアドレスラ
イン５０上に出力すると共に、その効果に対する
コードをライン７０及び７１に出力する。処理さ
れたデータ信号を転送するためにDALデータア
ドレスライン５０経由の複数転送が必要である時
には、浮動小数点演算処理装置３１はCLKクロ
ツク信号と同期してそれらを転送する。 浮動小数点演算処理装置３１がオペランドを処
理している間、結果を演算処理装置３０に送信す
る前に、演算処理装置３０は、入出力サブシステ
ム１２がメモリー１１との間で転送を行なうこと
を許すDMGダイレクトメモリー許諾信号を主張
する事が出来る。演算処理装置３０が処理された
データを受信出来る状態であることを該演算処理
装置が表示した後、浮動小数点演算処理装置３１
はライン５７の状態を監視する。浮動小数点演算
処理装置３１が処理されたデータを戻せる状態で
ある時にDMGダイレクトメモリー許諾信号がラ
イン５７に主張されると、浮動小数点演算処理装
置３１は、処理されたデータを戻すことを、
DMG信号が否定された後まで遅延させる。 また、例えばメモリー１１からオペランドを検
索している時にエラーが発生すると、演算処理装
置３０は、浮動小数点演算処理装置３１から処理
済データを受信したい旨を示さない。演算処理装
置３０は浮動小数点演算処理装置３１の動作を打
ち切らない；むしろ、演算処理装置３０が新しい
演算コードを浮動小数点演算処理装置３１に送る
と、浮動小数点演算処理装置３１はその演算コー
ドで動作する。演算処理装置３０が処理済データ
を受信出来る状態であることを示す、演算処理装
置３０からライン７０及び７１を介して送信され
るCP STA（１：00）浮動小数点状況信号とCP
DAT（５：00）浮動小数点データ信号とは、浮動
小数点演算処理装置３１がそれらを区別し得る様
にするため、如何なる演算コードにも対応してい
ては成らないことが分かるであろう。 データ経路３６ 演算処理装置３０のデータ経路３６を第３Ａ図
及び第３Ｂ図と関連させて説明する。第３Ａ図を
参照すると、データ経路３６は、GP0ないし
GP14で示した15個の汎用レジスターの組と、
TEMP0ないしTEMP15で示した16個の一時レジ
スター８１組と、W0ないしW7として示した８個
の作業レジスター８２の組とを含む複数組のレジ
スターを含んでいる。また、データ経路３６は算
術論理ユニツト８３を含んでおり、このユニツト
は、ALU制御回路８４からのALU CTRL制御
信号の制御下で、幾つかの出所からのデータに算
術演算及び論理演算を行なう。ALU制御回路８
４は、下記の通りに制御回路４０（第２図）から
提供されるALU OP SEL演算選択信号によつて
制御される（第３Ｃ図）。算術論理ユニツト８３
において使われるデータは、レジスター８０，８
１及び８２から、乗算及び除算と関連して使用さ
れるＱレジスター（図示せず）から、演算処理装
置３０、メモリー１１又は所要のデータがキヤツ
シユ内にある場合にはキヤツシユ３５内の色々な
レジスターから、並びに当該技術分野において周
知されている様に該データ処理システム内の他の
出所から、提供される。 算術論理ユニツト８３は、処理するべきデータ
を二つの入力端子、即ちＡ IN入力端子及びＢ
IN入力端子、を通して受信し、制御マイクロ
ワードからのALU CTRL制御信号に従つて該デ
ータを処理し、処理済データをＷ OUTライト
出力端子を通して送信する。入力データの出所は
全てワイヤードOR構成でＡ IN及びＢ IN入
力端子に接続されている。制御回路４０（第１
図）からの制御マイクロワードは、Ａ IN及び
Ｂ IN入力端子に実際に送信されるべきデータ
の出所と、処理済デターが格納される格納場所と
を決定する。即ち、一実施例においては、Ａ
IN入力端子へのデータの出所は、組８０，８１
及び８２内のレジスターの全てと、演算処理装置
内の選択された雑多なレジスターと、メモリー１
１又はキヤツシユ３５を含む。一方、Ｂ IN入
力端子へのデータの出所は、組８２のレジスター
と、選択された他の雑多な演算処理装置レジスタ
ーとのみを含む。処理済データは、若しそうでな
ければデータの出所となるかも知れない如何なる
場所にも書き込む事が出来る。 従つて、汎用レジスター８０は二組の制御信
号、即ち一組のＡ EN GPR“Ａ”イネーブル汎
用レジスター制御信号と、一組のＷ EN GPR
ライトイネーブル汎用レジスター制御信号とを受
信する。演算論理ユニツト８３のＡ IN入力が
汎用レジスターの内容を受信するべき場合には、
その汎用レジスターの内容が算術論理ユニツト８
３のＡ IN入力端子に送信されることを可能に
するＡ EN GPR“Ａ”イネーブル汎用レジスタ
ー制御信号のうちの対応する一つが主張される。
同様に、算術論理ユニツト８３の出力が汎用レジ
スター８０の一つにロードされるべき場合には、
その汎用レジスターに対応する一つのＷ EN
GPRライトイネーブル汎用レジスター制御信号
が主張される。 一時レジスターの組８１と作業レジスターの組
８２とは同様の制御信号を受信する。即ち、一時
レジスターの組８１は、選択された一時レジスタ
ーの内容が算術論理ユニツト８３のＡ IN入力
端子へ送られることを可能にするための一組のＡ
EN TEMP“Ａ”イネーブル一時制御信号を受
信する。また、一組のＷ EN TEMPライトイ
ネーブル一時制御信号は、算術論理ユニツト８３
のＷ OUT出力端子からの処理済データが一時
レジスターの組８１内の選択された一時レジスタ
ーに格納されることを可能にする。 作業レジスターの組８２は、選択された作業レ
ジスターの内容がＡ IN及びＢ IN入力端子に
それぞれ転送されることを可能にするための一組
のＡ EN WR“Ａ”及びＡ EN WR“Ｂ”イネ
ーブル作業レジスター制御信号を受信する。ま
た、作業レジスターの組８２は、算術論理ユニツ
ト８３からの処理済データが選択された作業レジ
スターに格納されることを可能にするための一組
のＷ EN WRライトイネーブル作業レジスター
制御信号を受信する。算術論理ユニツト８３のＡ
IN及びＢ IN入力端子及び処理済データを格
納することの出来る格納場所へのデータの他の出
所のために同様の制御信号（図示せず）が発生さ
れる。 第３Ｂ図は、第３Ａ図に示した色々なレジスタ
ー制御信号と、図示しない他の制御信号とを発生
させる回路の論理図である。初めに、制御マイク
ロワードは、算術論理ユニツト８３のＡ IN及
びＢ IN入力端子へ転送される信号の出所を制
御する信号と、Ｗ OUT出力端子からの信号の
宛先を制御する信号とを定義する三つのフイール
ドを含んでいる。即ち、制御信号マイクロワード
は、Ａ SEL（５：０）“Ａ”選択制御信号と、Ｂ
SEL（３：０）“Ｂ”選択制御信号、及びDEST
（１：０）宛先（即ち、ライト）選択制御信号と
を定義するフイールドを含む。制御回路４０（第
１図）は、新しい指令の処理を開始する時NEW
INST新指令信号を主張し、各オペランド・スペ
シフアイアーの復号を開始する時にはNXT SPC
ネクスト・スペシフアイアー信号を主張する。第
３Ｂ図を参照するに、制御回路４０からのNEW
INST新指令信号に応答して、カウンタ８５が初
期化される。オペランド・スペシフアイアーが復
号される毎に、制御回路はNXT SPCネクスト・
スペシフアイアー信号を主張し、該カウンタのカ
ウント動作を可能にする。カウンタ８５は、復号
されているオペランド・スペシフアイアーを識別
する二進化信号SNスペシフアイアー数を発生さ
せる。 該SNスペシフアイアー数信号に応答して、二
つのデコーダ８６及び８７がそれぞれ出力信号
WX EN WSN（Ｘはカウンタ８５から信号が発
生される順に０，２，４，７，３，１である）及
びWX EN WSN＋１（Ｘは１，３，５，０，４，
２である）を発生させる。一般に、オペランド
は、デジタルデータ処理システムで算術演算又は
論理演算が為される前にデジタルデータ処理シス
テム以外のどこかから作業レジスター８２内に転
送され、WX EN WSN及びWX EN WSN＋１
信号は、オペランドがそれぞれの作業レジスター
にロードされる順番に関連する。しかし、一作業
レジスターが提供し得るより多いスペースをデー
タ項目が必要とする場合には、その一部はWX
EN WSN信号により特定される作業レジスター
にロードされ、残りはWX EN WSN＋１で特定
される作業レジスターにロードされる。 例えば、或る指令を実行している際に各オペラ
ンドが単一の作業レジスターに納まるならば、第
１オペランドは作業レジスター８２のレジスター
０に転送され、第２オペランドはレジスター２
に、第３オペランドはレジスター４に転送される
など、デコーダ８６により特定される順番で転送
される。本書記載の特定の実施例では最大６個の
オペランドが指令実行に使用される。若し各オペ
ランドが二つの作業レジスターを必要とするなら
ば、第１オペランドはデコーダ８６により決定さ
れるレジスター０と、デコーダ８７により決定さ
れるレジスター１とに転送される。 デコーダ９０はＡ SEL（５：00）“Ａ”選択制
御信号を受信し、該制御信号の符号付けに応答し
て数個のＡ EN XXイネーブリング信号（XX
はGPR0−14，TEMP0−TEMP15，W0−W7，
WSN，WSN＋１、及びOTHERを指す。ここで
“OTHER”は、前述のＱレジスターを含む、演
算処理装置３０内の他の選択されたレジスターに
関する）を発生させる。同様に、デコーダ９１は
Ｂ SEL（３：０）“Ｂ”選択制御信号を受信し、
該制御信号の符号づけに応じて数個のＢ EN
XXイネーブリング信号（XXはW0−W7，
WSN，WSN＋１、及びOTHERを指す。ここで
OTHERは演算処理装置３０内の選択された他の
レジスターに関する）をそれぞれの出力信号ライ
ンに発生させる。 Ａ EN WSNイネーブリング信号は、デコー
ダ９０からのWX EN WSNイネーブルライトス
ペシフイアー数信号をゲート制御する一組のゲー
ト・ドライバー１００に中継され、それらが、デ
コーダ９０からのＡ EN WX信号（Ｘは０，
２，４，７，３及び１である）を運ぶそれぞれの
信号ラインに中継されることを許す。斯くして、
若しＡ SEL（５：00）“Ａ”選択信号に応答して
デコーダ９０がＡ EN WSNイネーブル作業レ
ジスタースペシフイアー数信号を主張すれば、ド
ライバー１００は、その時デコーダ８６により主
張されているＷ Ｘ EN WSN信号を運ぶ信号
ラインを付勢する。ゲート・ドライバー１０１
は、Ａ EN WSN＋１信号により制御され、デ
コーダ８７により発生されたWX EN WSN＋１
信号に対して同じことを行なう。また、ゲート・
ドライバー１０２及び１０３は、Ｂ EN WSN
及びＢ EN WSN＋１イネーブリングにより制
御され、Ｂ EN W0−Ｂ EN W7と関連して
WX EN WSN及びWX EN WSN＋１信号に対
して同じことを行なう。 また、デコーダ９０及び９１及びドライバー１
０−１０３からの出力信号はラツチ９２及び９３
に中継される。ラツチ９２及び９３は、Ａ
LTH HOLD及びＢ LTH HOLDラツチホール
ド信号が否定される時には入力信号の状態をそれ
ぞれの出力端子に中継し、Ａ LTH HOLD及び
Ｂ LTH HOLDラツチホールド信号が主張され
る時にはそれぞれの信号ラインの状態をラツチす
る。制御回路４０は、それぞれの信号ライン上の
信号が色々なＷ EN XXライトイネーブリング
信号を発生させるのに使用するために安定となつ
た時Ａ LTH HOLD及びＢ LTH HOLDラツ
チホールド信号を主張するので、制御回路は新し
い制御マイクロインストラクシヨンを発生させ使
用する事が出来ることとなり、さもなければデコ
ーダ９０及び９１の出力を変化させ信号ライン上
の信号を変化させる。 ラツチ９２及び９３にラツチされた信号はマル
チプレクサ１０４の入力端子のそれぞれの組に中
継される。また、マルチプレクサ１０４は、デコ
ーダ８６からのWX EN WSN信号を受信する入
力端子の第３の組と、否定されるレベルの信号を
受信する入力端子の第４の組とを有する。選択さ
れた入力端子の組が制御回路４０からのDEST
（１：０）宛先信号を受信し、該DEST（１：０）
宛先信号は制御マイクロインストラクシヨンから
由来する。二つのDEST（１：０）宛先信号は４
組の入力信号のうちから出力に中継されるべき一
組を選択し、所要のＷ EN XX（XXはGPR，
TEMP，WR、及びOTHERを指す）ライトイネ
ーブリング信号を提供する。従つて、二つの
DEST（１：０）宛先信号に応じてライトイネー
ブリング信号が選択されるが、これは、さもなけ
れば処理済データの多数の宛先を選択するのに必
要とされるより!?かに少ない信号である。 上記した如く、算術論理ユニツト８３（第３Ａ
図）によつて為される演算はALU制御回路８４
からのALU CTRL信号により制御され、該回路
８４は、演算処理装置３０の制御回路４０（第１
Ｂ図）からのALU OP SEL演算選択信号により
制御される。第３Ｃ図を参照するに、ALU制御
回路８４は、ALU OP SEL演算選択信号に応答
してALU CTRL CODE制御コード信号を発生
させるプログラマブル・論理アレイ回路から成る
デコーダ８５を含む。また、デコーダ８６は、
ALU OP SEL演算選択信号を受信して、ALU
OP SEL演算選択信号の符号づけに応じてMUL
乗算信号又はDIV除算信号を発生させる。 背景として、算術論理回路８３は直接に乗算又
は除算を行なわないので、一つの特別の実施例で
は、プログラム指令により特定された時には既知
の順次加算シフト乗算アルゴリズムの実施により
乗算を行なう。同実施例は、プログラム指令によ
り特定された時には、既知の順次シフト−減算／
加算・非復元型除算アルゴリズムの実施により除
算を行なう。 該乗算アルゴリズムにおいては、制御回路４０
は、算術論理ユニツト８３が加算又は通過演算
（通過演算においては、該算術論理ユニツトの一
入力端子のデータ信号が出力端子に送られる）を
行なうことを可能にする一連のAUL OP SEL演
算選択信号を発生させ、その結果は前述のＱレジ
スター（図示せず）に格納される。該除算アルゴ
リズムにおいては、ALU OP SEL演算選択信号
は、算術論理ユニツト８３が加算又は減算を行な
うことを可能にし、その結果もＱレジスターに格
納される。 どの演算が為されるべきか、即ち、乗算プログ
ラム指令に対して加算又は通過演算を行なうべき
か、除算プログラム指令に対して加算又は減算を
行なうべきか、ということは、シリーズ中の先の
演算の結果の一部に基づく。 先の演算の結果が決定された後までの、制御回
路４０（第１Ｂ図）によるALU OP SEL演算選
択信号の発生の遅延を防止するために、ALU制
御回路８４は、ALU OP SEL演算選択信号が
MUL又はDIV演算を特定するならばALU
CTRL制御信号のうちの少なくともいくつかを発
生させる回路を包含している。デコーダ８５はこ
れらの信号のうちのいくつかを発生させて、それ
らをALU CTRL CODE制御コード信号として
送信し、該信号はマルチプレクサ８８の一入力に
中継され、その出力信号は、算術論理ユニツト８
３を制御するALU CTRL制御信号を構成する。 マルチプレクサ８８の第２入力はPRESET
CTRL CODEプリセツト制御コード信号を受信
する。先の段落に関して、乗算及び除算が共に加
算ステツプを含むので、PRESET CTRL
CODEプリセツト制御コード信号は加算演算を特
定する。若しALU OP SEL信号がMUL演算を
特定するならば、ALU CTRL CODEコード信
号は算術論理ユニツトの通過機能を特定する。一
方、若しALU OP SEL演算選択信号がDIV除算
を特定するならば、ALU CTRL CODE制御コ
ード信号は減算を特定する。 第２デコーダ８６も制御回路４０（第１Ｂ図）
からALU OP SEL演算選択信号を受信し、それ
らがMUL乗算を特定する時にはMUL乗算信号を
主張し、それらがDIV除算を特定することには
DIV除算信号を主張する。MUL乗算及びDIV除
算信号は、マルチプレクサ制御回路８７を制御
し、該回路８７は、当該技術分野において既知の
如くに、為されるべき演算を決定する先の結果の
一部分を表わすRESULTS信号を他の回路から受
信する。該RESULTS信号、及びデコーダ８６か
らのMUL乗算及びDIV除算信号に応答して、マ
ルチプレクサ制御回路８７は、マルチプレクサ８
８を制御するMUX SELマルチプレクサ選択信
号を発生させる。 詳しく述べると、若しデコーダ８６がMUL乗
算信号を発生させ且つRESULTS信号が加算を実
行するべき旨を表わしているならば、マルチプレ
クサ制御回路８７はMUX SELマルチプレクサ
選択信号を発生させるが、該信号は、PRESET
CTRL CODEプリセツト制御コード信号を算術
論理ユニツト８３に中継して該ユニツトが加算を
行なうことを可能にする。同様に、若しデコータ
８６がDIV除算信号を発生させ且つRESULTS信
号が加算を実行するべき旨を表わしているなら
ば、PRESET CTRL CODEプリセツト制御コ
ード信号を算術理論ユニツト８３に中継して該ユ
ニツトが加算を実行することを可能にするMUX
SELマルチプレクサ選択信号が発生させられる。 一方、(1)デコータ８６がMUL乗算信号を発生
させ且つRESULTS信号が通過演算を実行するべ
き旨を示しているか、又は(2)デコータ８６がDIV
除算信号を発生させ且つRESULTS信号が減算を
実行するべき旨を示していれば、MUX SELマ
ルチプレクサ選択信号は、マルチプレクサ８８が
デコータ８５からのALU CTRL CODE信号を、
算術論理ユニツト８３を制御するALU CTRL信
号としてその出力に中継することを可能にする。
デコータ８６がMUL乗算信号もDIV除算信号も
発生させない時にも、MUL SELマルチプレクサ
選択信号は、マルチプレクサ８８がデコータ８５
からALU CTRLCODE信号を算術論理ユニツト
８３を制御するためのALU CTRL制御信号とし
てその出力に中継することを可能にする。 第３Ｃ図に示されている回路は、デコータ８
６、マルチプレクサ８８及びマルチプレクサ制御
回路８７の適切な選択により、先の演算の結果に
完全に又は部分的に依存する他の算術論理ユニツ
ト演算と関連して使用することも出来るものであ
ることが理解されよう。制御回路４０は次の演算
のためのALU OP SEL演算選択信号を発生させ
る前に演算の結果が決定されるまで待つている必
要がないので、該回路は、算術論理演算間の時間
を短縮することを容易にするものである。 並進用突き合わせ検証回路 メモリー管理回路３７のバツフア２６０ CPU１０（第１図）を含むシステムにおいて、
各プログラムがメモリースペース全体が割り当て
られていると考えられて仮想メモリー構成が使わ
れているが、それはメモリー１１が提供する物理
的メモリースペースより大きいことがある。演算
処理装置３０が仮想メモリースペース内の特定の
場所にアクセスしなければならない時、仮想のメ
モリースペースの所要の部分は必要に応じて物理
的メモリー１１内にシフトされまたは該メモリー
内から外へシフトされ、物理的メモリー１１内に
無い仮想メモリースペースは大量記憶装置（代表
的にはデイスク格納ユニツト）に格納される。 演算処理装置３０の一部、即ちメモリー管理回
路３７は、メモリー１１内に格納されている並進
ページテーブル（図示せず）上の記入項目を使つ
て、“仮想上のアドレス”と称する仮想メモリー
スペース内のアドレスと、物理的メモリー１１内
の物理的アドレスとの間で並進を行なわせる。仮
想メモリーを備えたシステムにおける仮想アドレ
スから物理的アドレスへの並進の手順は周知され
ているので、ここでは説明しない。 仮想アドレスから物理的アドレスへの並進を高
速化するために、メモリー管理回路３７は、並進
と関連して最近に使用された選択された数のペー
ジテーブル項目を格納する並進バツフア２６０を
含む。並進バツフア２６０の回路はブロツク図の
形で第４Ａ図に示されており、並進バツフア２６
０のより詳しい論理図は第４Ｂ−１図及び第４Ｂ
−２図に示されている。 第４Ａ図を参照するに、並進バツフア２６０
は、仮想アドレスの高位部分を格納する複数の項
目を有する内容アドレス可能メモリー１１０と、
ヒツトバツフア１１１と、ページフレーム数格納
回路１１２とを含んでいる。仮想アドレスの高位
部分は仮想メモリースペースにおける“ページ”
を特定するが、ページは所定数の連続する格納場
所を有する。ページフレーム数格納回路は内容ア
ドレス可能メモリーと同数の項目を包含してい
る。ページフレーム数回路の各項目は、内容アド
レス可能メモリーの一項目と関連しており、内容
アドレス可能メモリー内の仮想アドレスの高位部
分に対応する物理的アドレスの高位部分又はペー
ジフレーム数を格納する。一実施例においては、
内容アドレス可能メモリー及びページフレーム数
格納回路は共に28個の項目を包含する。 並進バツフア２６０は保護論理回路１１３も含
んでおり、この回路も28個の項目を含み、その
各々が内容アドレス可能メモリーの一つの項目と
関連している。保護論理回路の各項目は、内容ア
ドレス可能メモリー１１０内の対応する項目の内
容によつて特定される格納場所の内容に対するプ
ログラムのアクセス権を表わす復号された保護コ
ードを格納する。 また、並進バツフア２６０は、４組のフラグ、
即ち、「NUL最後に使われなかつたフラグ」の組
１１４、「TB.V並進バツフア２６０妥当フラグ」
の組１１５、「PTE.Vページテーブル項目妥当フ
ラグ」の組１１６、及び「PTE.Mページテーブ
ル項目修正フラグ」の組１１７と、を有する。内
容アドレス可能メモリー１１０内の各項目は、組
１１４の「NUL最後に使われなかつたフラグ」
の一つ、組１１５の「TB.V並進バツフア２６０
妥当フラグ」の一つ、組１１６の「PTE.Vペー
ジテーブル項目妥当フラグ」の一つ、及び組１１
７の「PTE.Mページテーブル項目修正フラグ」
の一つと関連している。「NUL最後に使われなか
つたフラグ」の組１１４及び「TB.V並進バツフ
ア２６０妥当フラグ」の組１１５は、並進バツフ
アの動作を制御するために使われる。特に、
NLUフラグの組１１４は、新しいページテーブ
ル項目がメモリー１１から受信された時などにお
ける並進バツフア２６０内の項目の置換と関連し
て使用される。 直前に使われなかつた並進バツフア２６０項目
のフラグがセツトされ、それを新しい項目と置換
する事が出来る。「TB.V並進バツフア２６０妥
当フラグ」は、内容アドレス可能メモリー１１０
及びページフレーム数回路１１２内の対応する項
目が妥当であること、即ちそれらを使用し得るこ
と、を示す。 残りのフラグは、メモリー１１から検索される
ページテーブル項目の一部を形成する・「PTE.V
ページテーブル項目妥当フラグ」１１６は、対応
するページテーブル項目が妥当で使用し得るか否
かを示す。「PTE.Vページテーブル項目修正フラ
グ」１１７は、対応するページが修正されたか否
かを示す；若し或るページが、物理的メモリー１
１内の場所が仮想アドレススペース内の他のペー
ジのために使われた時に修正されていなければ、
それはデイスク又はテープに格納されない。 演算処理装置３０（第１図）は、特定の仮想ア
ドレスを使つてメモリーにアクセスする時、最初
に、並進バツフア２６０がその仮想アドレスの高
位部分に対応する項目を内容アドレス可能メモリ
ー１１０内に有するか否かを判定する。Ａ VA
SRCE仮想アドレスソース信号は、仮想アドレス
の高位部分を表わすが、該信号は内容アドレス可
能メモリー１１０に送られる。若し内容アドレス
可能メモリー１１０の或る項目がVA SRCE仮想
アドレスソース信号に対応し、且つ「TB.V並進
バツフア２６０妥当フラグ」の組１１５内の関連
するフラグがセツトされた状態となつていて該項
目が妥当であることを示していれば、PET HIT
（27：０）ページテーブル項目ヒツト信号のうち
の対応する一つがライン１１３に主張される。ヒ
ツトバツフア１１１はPTE HIT（27：０）ペー
ジテーブル項目ヒツト信号を緩衝して、それらを
内部タイミング信号に応答して調時する。若し
PTE HIT（27：０）ページテーブル項目ヒツト
信号の一つが適切な時に主張されれば、対応する
HIT SEL（27：０）ヒツト選択信号が主張され
る。HIT SEL（27：０）ヒツト選択信号のうち
の選択された一つは、ページフレーム数格納回路
１１２の28個の項目のうちの対応する一つが内部
バス３４に転送されることを可能にする。 並進バツフア２６０は、保護論理回路１１３も
含んでおり、該回路１１３は、28項目を含み、そ
の各々は、ページフレーム数格納回路１１２の対
応する項目のページフレーム数により特定される
ページの内容へのプログラムのアクセス権を表わ
すビツトを、復号された形で、格納する。各ペー
ジテーブル項目は、ページフレーム数回路１１２
に格納されているページフレーム数に加えて、演
算処理装置３０が動作している。読み出し又は書
き込み動作のために該ページにアクセス出来る最
低動作保護レベルモードを特定する保護フイルー
ドを包含している。デコータ１２０は、該保護フ
イールドを受信して、復号済保護フイールドビツ
トを発生させ、該ビツトは、内容アドレス可能メ
モリー１１０及びページフレーム数回路１１２の
対応する項目が第４Ａ図に示した並進バツフア２
６０にロードされる時に保護論理回路に格納され
る。 詳しく述べると、一実施例は（特権の低下する
側に）核（Ｋ）、管理（Ｅ）、監視（Ｓ）及びユー
ザー（Ｕ）と称される四つの動作保護レベルモー
ドを設ける。演算処理装置３０が動作特権レベル
モードで作動している時に読み出し又は書き込み
動作で或るページにアクセス出来るならば、演算
処理装置３０がより高い動作特権レベルモードで
動作している時に同じ読み出し又書き込み動作の
ためにアクセスする事が出来る。その実施例で
は、保護論理回路１１３へ格納されるべき、ペー
ジテーブル項目の符号化された保護値と、デコー
タ回路１２０により生成された対応する復号済ビ
ツトの値とは、次の通りである。：
【表】
【表】
複合された値は８ビツトのコードを表わしてお
り、左側の４ビツトは、関連するページフレーム
数により特定される場所から読み出しを行なうこ
との出来る動作特権レベルモードを表わし、右側
のビツトは関連するページフレーム数により特定
される場所に書き込みを行なうことの出来る動作
特権レベルモードを表わしていることが理解され
るであろう。各４ビツトのグループの中で、ビツ
トは動作特権レベルモードの一つに関連づけられ
ている。詳しく述べると、各４ビツトのグループ
内で、各ビツトは、左から右へ、特権が低下して
ゆく動作特権レベルモードに関連づけられてい
る。 第４Ａ図に示されている並進バツフア２６０が
仮想アドレスを物理的アドレスへ並進ないし翻訳
するのに使われている時、VASRCE仮想アドレ
スソース信号の内容アドレス可能メモリーへの送
信と同時に、他のデコータ１２１は、CUR
MODE現行特権レベルモード信号、若し動作が
読み出し動作ならば主張RDリード信号、又は若
し動作が書き込み動作であれば主張WRTライト
信号を受信する。CUR MODE現行モード信号
は、演算処理装置３０が動作している現行の保護
レベル動作モードを特定する。 これに応じて、デコータ１２１は現行動作保護
レベルモードと共に現行の読み出し又は書き込み
動作を特定する８個のＰ CODE（７：０）保護
コード信号の一つを対応する信号ライン１２２上
に主張する。即ち、下記の通りに、Ｐ CODE
（７：０）保護コード信号の四つの高位信号の
各々は、読み出し動作と関連して四つの動作保護
レベルモードと関連しており、四つの低位信号は
書き込み動作と関連して四つの動作保護レベルモ
ードの一つと関連している。
り、左側の４ビツトは、関連するページフレーム
数により特定される場所から読み出しを行なうこ
との出来る動作特権レベルモードを表わし、右側
のビツトは関連するページフレーム数により特定
される場所に書き込みを行なうことの出来る動作
特権レベルモードを表わしていることが理解され
るであろう。各４ビツトのグループの中で、ビツ
トは動作特権レベルモードの一つに関連づけられ
ている。詳しく述べると、各４ビツトのグループ
内で、各ビツトは、左から右へ、特権が低下して
ゆく動作特権レベルモードに関連づけられてい
る。 第４Ａ図に示されている並進バツフア２６０が
仮想アドレスを物理的アドレスへ並進ないし翻訳
するのに使われている時、VASRCE仮想アドレ
スソース信号の内容アドレス可能メモリーへの送
信と同時に、他のデコータ１２１は、CUR
MODE現行特権レベルモード信号、若し動作が
読み出し動作ならば主張RDリード信号、又は若
し動作が書き込み動作であれば主張WRTライト
信号を受信する。CUR MODE現行モード信号
は、演算処理装置３０が動作している現行の保護
レベル動作モードを特定する。 これに応じて、デコータ１２１は現行動作保護
レベルモードと共に現行の読み出し又は書き込み
動作を特定する８個のＰ CODE（７：０）保護
コード信号の一つを対応する信号ライン１２２上
に主張する。即ち、下記の通りに、Ｐ CODE
（７：０）保護コード信号の四つの高位信号の
各々は、読み出し動作と関連して四つの動作保護
レベルモードと関連しており、四つの低位信号は
書き込み動作と関連して四つの動作保護レベルモ
ードの一つと関連している。
【表】
【表】
保護論理回路はＰ CODE（７：０）信号を保
護論理１１３の内容と比較する。若し主張された
Ｐ CODE（７：０）保護コード信号が、保護論
理１１３の項目に格納されている復号済保護フイ
ールド内の少なくとも一組のビツトに対応するな
らば、ACCESS（27：０）アクセス信号の一つ
が、該項目と関連するライン１２３の一つの上に
主張される。一方、若し主張されたＰ CODE
（７：０）保護コード信号が一項目内の復号済保
護フイールドの少なくとも一組のビツトに対応し
なければ、いずれのACCESS（27：０）アクセス
信号も主張されない。 ACCESS（27：０）アクセス信号は、対応する
HIT SEL（27：０）ヒツト選択信号とAND論理
演算されてNOSTALL（27：０）信号を発生させ
るが、その各々は並進バツフアの項目の一つと関
連している。演算処理装置３０は、NOSTALL
（27：０）信号を使つて、並進バツフア２６０が
所要のページフレーム数を包含しているか否か判
定し、更に、若し包含していれば、該演算処理装
置が不十分な動作特権レベルモードでメモリー１
１の或るページに対して読み出し又は書き込み動
作を行なおうとしているのか否か判定する。若し
NO STALL（27：０）信号の少なくとも一つが
主張されれば、並進バツフア２６０項目は所要の
ページフレーム数を包含しており、演算処理装置
３０は所要の動作特権レベルモードを持つてい
る。 第４Ｂ−１図及び４Ｂ−２図は、第４Ａ図に示
された並進バツフア２６０の色々な回路の一つの
項目の部分の詳細な論理図である。詳しく述べる
と、内容アドレス可能メモリー１１０、ページフ
レーム数回路１１２、及び保護論理１１３は複数
の同一の論理記憶セルを含んでおり、各セルは関
連する高位仮想アドレス、ページフレーム数、及
び復号済保護フイールドの一つのビツトを格納す
る。該セルは同一であるので、回路１１０，１１
２及び１１３の各々から唯一のセルのみを第４Ｂ
−１図及び第４Ｂ−２図に示す。 第４Ｂ−１図を参照するに、内容アドレス可能
メモリー１１０は、演算処理装置３０内の回路２
５１（第１Ｂ図）からVA SRCE高位仮想アドレ
スソース信号の一つ、即ちVA SRCE（Ｙ）信号
を受信するライン１３２に接続されたCAMセル
１３１を包む。回路２５１は、下記の点を除いて
VA SRCE（Ｙ）信号とほぼ相補的なVA SRCE
（Ｙ）COMP信号をライン１３２Ａ上に提供す
る。CAMセル１３１を含む項目内の他のCAMセ
ルは他のVA SRCE信号を並列に受信し、該VA
SRCE信号の全ては、内容アドレス可能メモリー
１１０（第４Ａ図）に送信される仮想アドレスの
高位部分全体を構成する。内容アドレス可能メモ
リー１１０内の全項目はVA SRCE仮想アドレス
ソース信号を同時に受信する。 VA SRCE仮想アドレスソース信号は、二つの
目的のうちの一つのために、即ち、並進バツフア
の項目に書き込みをするために、又はアドレス並
進又は翻訳を得るために、内容アドレス可能メモ
リー１１０に向けることが出来る。並進バツフア
の項目に書き込みをしている間、演算処理装置３
０内の他の回路は、仮想アドレスの高位ビツトを
VA SRCE仮想アドレスソース信号として送信
し、書き込まれべき並進バツフア２０６項目と関
連するTBE WRT並進バツフア２６０項目書き
込み信号を主張する。これに応じて、セル１３１
の通過トランジスタ１３３及び１３３Ａがオン状
態となり、ライン１３２及び１３２Ａ上の信号
を、インバータ１３４及び１３５から成るフリツ
プフロツプへ中継する。若しライン１３２上のア
ドレスビツトが主張されれば（且つそのライン１
３２Ａ上の補数ビツトが否定されれば）、インバ
ータ１３４の出力は低レベルでインバータ１３５
の出力は高レベルである。若しライン１３２上の
アドレスビツトが否定されれば、インバータ１３
４の出力は高レベルであり、インバータ１３５の
出力は低レベルである。 ページフレーム番号回路は、各々セル番号を含
むエントリー番号も含み、その一つのセル１４０
は第４Ｂ−１図に描かれる。TBE WRT変換バ
ツフア２６０書込み信号が、変換バツフア２６０
エントリーへの書込み動作を示して、入力されれ
ば、パストランジスタ１４２はオンして、プロセ
ツサ３０内の他の回路からのライン１４３上の
PFN（Ｚ）ページフレーム番号（Ｚ）信号がイン
バータ１４４及び１４５よりなるフリツプフロツ
プへ供給される。PFN（Ｚ）信号の状態に応じた
インバータ１４４及び１４５からの信号状態は、
インバータ１３４及び１３５からの信号状態と同
様である。PFN（Ｚ）ページフレーム番号（Ｚ）
信号は、セル１４１を含むエントリー内に記憶さ
れた１ビツトのページフレーム番号である。 同様に、保護ロジツクは、各々複数のセルを含
む複数のエントリーを含み、その内セル１５１が
第４Ｂ−２図に描かれる。TBE WRT変換バツ
フア２６０書込み信号が入力されれば、パストラ
ンジスタ１５２はオンし、デコータ回路１２０か
らのPROT DEC（Ｗ）復号保護コード信号がイ
ンバータ１５４及び１５５よりなるフリツプフロ
ツプへ供給される。PROT DEC（Ｗ）復号保護
信号の状態に応じたインバータ１５４及び１５５
の状態は、インバータ１３４及び１３５からの信
号状態と同様である。 PTE.V及びPTE.Mページテーブルエントリー
バリツド及び修飾フラツグ１１６及び１１７は、
各々同様の構造であるセル１６１及び１７１を含
む。フラツグ１１６はパストランジスタ１６２を
含み、これは入力されたTBE WRT変換バツフ
ア２６０エントリー書込み信号によりオンされた
時、プロセツサ３０内の他の回路からのPTE.V
WRTページテーブルエントリーバリツド書込み
信号をインバータ１６４及び１６５からなるフリ
ツプフロツプに記憶させるために供給する。ま
た、フラツグ１１７はパストランジスタ１７２を
含み、これは入力されたTBE WRT変換バツフ
アエントリー書込み信号によりオンされた時、
PTE.M WRTページテーブルエントリー修飾書
込み信号をインバータ１６４及び１６５からなる
フリツプフロツプに記憶させるために供給する。 NLUフラツグ１１４（第４Ａ図）は変換動作
には関与せず、第４Ｂ−１図及び第４Ｂ−２図に
は描かれない。TB.V変換バツフア２６０バリツ
ドフラツグは、PTE.Vページテーブルエントリ
ーフラツグと同様の構造で、関連するものであ
り、これ以上議論されることはない。 上述の如く、第４Ｂ−１図及び第４Ｂ−２図に
描かれた回路も、仮想アドレスの物理的アドレス
への変換に関連して使用される。以下において、
仮想アドレスの高次分はセル１３１（第４Ｂ−１
図）を含むエントリーに記憶され、対応するペー
ジフレーム番号がセル１４１を含むエントリーに
記憶され、デコータ１５１からの対応する復号保
護フイールドビツトはセル１５１を含むセルに記
憶され、対応するPTE.Vページテーブルエント
リーフラツグがページテーブルエントリーが有効
であることを示すように調整されることとされ
る。 第４Ｂ−１図を参照して、変換の直前におい
て、プリチヤージ電圧がライン１４３，PTE
HIT（Ｘ）ページテーブルエントリー信号を伝送
するライン１８１及びACCESS（Ｘ）アクセス信
号を伝送する（第４Ａ図のライン１２３に含まれ
る）ライン１８３に供給され、両ラインは変換バ
ツフア内で連結される。プリチヤージ時間の間、
仮想アドレスソース回路２５１（第１Ｂ図）から
のVA SRCE（Ｙ）信号及びVA SRCE（Ｙ）
COMP信号の両方は、（低電圧状態において）打
ち消されて、トランジスタ１３６及び１３８をオ
フし、プリチヤージ動作の実行を許可する。ま
た、低電圧は、エントリーにも連結されるHIT
SEL（Ｘ）ヒツトセレクト信号を伝送するライン
１８２に供給される。ライン１８１は連想記憶メ
モリ１１０の一つのエントリー内の全てのセル１
３１に接続され、ライン１８２はページフレーム
番号回路１１２の連結されたエントリー内の全て
のセル１４１に接続され、ライン１８３は保護ロ
ジツク回路１１３の連結されたエントリー内の全
てのセル１５１に接続される。 ラインがプリチヤージされた後、プロセツサ３
０内の他の回路はVA SRCE仮想アドレスソース
信号を連想記憶メモリ１１０（第４Ａ図）へ伝送
する。セル１３１は、ライン１３２上の信号状態
とインバータ１３４及び１３５の状態とを比較す
るトランジスタ１３６から１３９よりなり、エン
トリーが書込まれた時に既にラツチされたライン
１３２上の信号状態を示すコンパレータを含む。
即ち、インバータ１３４及び１３５よりなるフリ
ツプフロツプによつてラツチされたVA SRCE
（Ｙ）仮想アドレスソース信号が既に入力されて
いたならば、インバータ１３４の出力はローとな
り、インバータ１３５の出力はハイとなる。この
ため、インバータ１３４はトランジスタ１３９を
オフし、インバータ１３５はトランジスタ１３７
をオンする。VA SRCE（Ｙ）信号が現在入力さ
れるならば、トランジスタ１３８をオンし、イン
バータ１４０はトランジスタ１３６をオフする。
トランジスタ１３６及び１３９がオフされている
ため、ライン１８１及び接地間には電流経路は無
い。このため、ラインは、プリチヤージ電圧レベ
ルのままとなる。 同様に、インバータ１３４及び１３５よりなる
フリツプフロツプによつてラツチされたVA
SRCE（Ｙ）仮想アドレスソース信号が既に打ち
消されていたならば、インバータ１３４の出力は
ハイとなり、インバータ１３５の出力はローとな
る。このため、インバータ１３４はトランジスタ
１３９をオンし、インバータ１３５はトランジス
タ１３７をオフする。変換の間VA SRCE（Ｙ）
信号が現在打ち消されるならば、トランジスタ１
３８はオフし、インバータ１４０はトランジスタ
１３６をオンする。トランジスタ１３７及び１３
８がオフされているため、ライン１８１及び接地
間には電流経路は無い。この状態では、ライン１
８１もまた、プリチヤージ電圧レベルのままとな
る。 インバータ１３４及び１３５よりなるフリツプ
フロツプによつてラツチされたVA SRCE（Ｙ）
仮想アドレスソース信号が既に入力されていたな
らば、トランジスタ１３９はオフとなり、トラン
ジスタ１３７はオンとなる。変換中、VA SRCE
（Ｙ）信号が現在打ち消されているならば、トラ
ンジスタ１３８はオフとなり、トランジスタ１３
６はオンとなる。これにより、電流経路がトラン
ジスタ１３６及び１３７を介してライン１８１及
び接地間に存在し、それでライン１８１上の電圧
が接地電圧レベルに低減される。もし以前にラツ
チされたVA SRCE（Ｙ）仮想アドレスソース信
号が打ち消され、変換中に入力されているなら
ば、電流経路がトランジスタ１３８及び１３９を
介してライン１８１及び接地間に存在し、そのた
めライン１８１上の電圧はまた接地電圧レベルに
低減される。 従つて、もし変換中のVA SCRE（Ｙ）仮想ア
ドレスソース信号の状態がエントリー書込み時の
ものと同一であるならば、セル１３１はライン１
８１を接地電圧レベルから分離して、プリチヤー
ジ電圧レベルに保つ。即ち、セル１３１において
２状態が同一ならば、セルはPTE HIT（Ｘ）ペ
ージテーブルエントリーヒツト信号が入力される
のを許可する。他方、２状態が異なれば、ライン
１８１は低電圧レベルに引き下げられる。即ち、
PTE HIT（Ｘ）ページテーブルエントリーヒツ
ト信号が打ち消される。連想記憶メモリ１１０の
エントリー内の全てのセル１３１がライン１８１
に接続されているならば、入力されるPTE HIT
（Ｘ）ページテーブルエントリーヒツト信号のた
めに、状態はそれらの全てにマツチしなければな
らない。 PTE HIT（Ｘ）信号が入力されると、ヒツト
バツフア１１１内のトランジスタ１８４はオンさ
れる。PH2フエース２クロツク信号が次ぎに入
力される時、トランジスタ１８５もオンされ、効
果的にライン１８３は正電圧供給Vddに接続され
る。入力されたHIT SEL（Ｘ）ヒツトセレクト
信号は、ページフレーム番号回路１１２内のセル
１４１中のトランジスタ１８６をオンして、セル
１４１に記憶されたページフレーム番号ビツト状
態を示すバツフアトランジスタ１８７の出力をラ
イン１４３に供給する。出力は、アンプ１９０に
よつて増幅されてバス３４の一ラインに供給され
る。 バツフアトランジスタ１８７の出力は、セル１
４１に記憶されたページフレーム番号のビツト状
態を示す。即ち、ビツトが打ち消されれば、イン
バータ１４４はトランジスタ１８７をオンする。
HIT SEL（Ｘ）ヒツトセレクト信号がオンされ
ているトランジスタ１８７に入力される時、電流
経路はライン１４３からトランジスタ１８６及び
１８７を介して接地側に形成され、PFN（Ｙ）ペ
ージフレーム番号（ビツトｙ）信号を無効とす
る。他方、以前に記憶されたビツトが入力される
と、インバータ１４４はトランジスタ１８７をオ
フし、その結果、例えトランジスタ１８６がオン
しても、プリチヤージライン１４３は高電圧レベ
ルに維持され、PFN（Ｙ）信号は入力される。 一時的に、VA SRCE仮想アドレスソース信号
の連想記憶メモリへの伝送に伴つて、デコータ１
２１は、Ｐ CODE（７：０）保護コード信号を
保護ロジツク１１３へ伝送する。上記の如く、一
実施例においてＰ CODE（７：０）保護コード
信号の内の一つが入力されて、プロセツサ及び起
こるべき（書込み又は読出し）処理の電流保護レ
ベルモードを確定する。他のＰ CODE（７：０）
保護コード信号は無視される。 第４Ｂ−２図を参照して、保護ロジツク１１３
内のセル１５１は、セルから伝送されるＰ
CODE（Ｚ）保護コード信号によつて制御される
トランジスタ１５６、及びインバータ１５４及び
１５５からなるフリツプフロツプによつて制御さ
れるトランジスタ１５７を含む。２つのトランジ
スタ１５６及び１５７は、エントリーと連結する
ACCESS（Ｘ）アクセス信号を伝送するライン１
８３間に直列に接続される。 トランジスタ１５７の状態、即ち、それがオン
又はオフされているかは、インバータ１５４の出
力により、この出力はまたエントリーが最後に書
込まれた時のPROT DEC（Ｗ）保護復号信号の
状態に応じている。即ち、PROT DEC（Ｗ）保
護復号信号が入力されると、インバータ１５４か
らの出力信号は打ち消され、トランジスタ１５７
はオフされる。他方、PROT DEC（Ｗ）保護復
号信号が打ち消されると、インバータ１５４から
の出力信号が入力され、トランジスタ１５７はオ
ンされる。 同様に、トランジスタ１５６の状態はＰ
CODE（Ｚ）保護コード信号の状態に応ずる。Ｐ
CODE（Ｚ）保護コード信号が入力されると、
トランジスタ１５６はオンし、一方、その信号が
打ち消されると、トランジスタ１５６はオフす
る。 トランジスタ１５６及び１５７は、ライン１８
３の状態を制御し、これにより、伝送された
ACCESS（Ｘ）信号の入力及び打ち消された状態
を制御する。もし両方のトランジスタ１５６及び
１５７がオンされると、セル１５１を介して電流
経路がライン１８３及び接地間に存在し、従つ
て、ACCESS（Ｘ）信号が打ち消される。他方、
トランジスタ１５６又は１５７の一方がオフされ
ると、ライン１８３及び接地間にはセル１５１を
介する電流経路が存在しない。保護ロジツク１１
３内のエントリー中の他のセルを介する電流経路
が存在しないと、ACCESS（Ｘ）信号は入力され
る。 セル１５１は基本的に、インバータ１５４及び
１５５からなるフリツプフロツプによつて以前に
ラツチされ、以前に書込まれたPROT DEC（Ｗ）
復号保護信号とアクセス要求中にデコーダ１２１
によつて供給されたＰ CODE（Ｚ）信号間の比
較を行う。特に、デコータ１２１からのＰ
CODE（Ｚ）信号が入力され、デコータ１２０か
らの以前にラツチされたPROT DEC（Ｗ）復号
保護信号が無視される場合のみに、セル１５１は
ACCESS（Ｘ）信号を無視し、これにより、プロ
セツサ３０が十分に高い特権レベルで動作してい
ないことを示す。 HIT SEL（Ｘ）ヒツトセレクト信号および
ACCESS（Ｘ）信号はANDゲード１９０に供給
される。もしHIT SEL（Ｘ）ヒツトセレクト信
号及びACCESS（Ｘ）信号の両方が入力されれ
ば、ANDゲート１９０は変換バツフア２６０用
のNO STALL（Ｘ）信号を発生して、プロセツ
サ３０は、セツト１１５内のエントリーのTB.V
変換バツフア２６０バリツドフラツグ及びセツト
１１６内のPTE.Vページテーブルエントリーバ
リツドフラツグが下記のように調整されることを
示す。他方、NO STALL信号が入力されない
と、プロセツサ３０内の他の回路は正確な動作を
行う。特に、HIT SEL（Ｘ）ヒツトセレクト信
号が入力されないと、他の回路はメモリ１１（第
１図）からページテーブルエントリーを得て、変
換を行う。一時的に、メモリ１１から得られたペ
ージテーブルエントリーは、NLU最後に使用さ
れないフラツグ１１４を使用して、変換バツフア
２６０（第４Ａ図）内のエントリーへ書込まれ
る。 他方、ACCESS（Ｘ）信号が打ち消されると、
インバータ１９１は入力信号をANDゲート１９
２の一方の入力側に供給する。対応するHIT
SEL（Ｘ）ヒツトセレクト信号が入力されて、連
想記憶メモリ１１０内の一致を示すと、ANDゲ
ート１９２は動作してACC VIOL（Ｘ）アクセス
侵害信号を入力して、プロセツサ３０は要求され
たアクセス動作を行うための要求オペレーテイン
グ保護レベルモードを有さないことを示す。プロ
セツサは、アクセス侵害に応じて従来のリカバリ
ー動作を行うことが出来る。 記載された如く、NO STALL（Ｘ）信号が入
力される時、プロセツサ３０はまた、TB.V変換
バツフア２６０バリツドフラツグ１１５及び
PTE.Vページテーブルエントリーバリツドフラ
ツグ１１６（第４Ａ図）の状態も使用する。フラ
ツグの構造が類似しているので、PTE.Vページ
テーブルエントリーバリツドフラツグ１１６につ
いてのみ詳細に記載する。第４Ｂ−２図を参照し
て、変換バツフア２６０内のページテーブルエン
トリーが有効であるならば、変換バツフア２６０
エントリーが書込まれた時、PTE Ｖ WRTペ
ージテーブルエントリーバリツド書込み信号が入
力され、これにより、インバータ１６４及び１６
５よりなるフリツプフロツプをセツトし、それで
PTE.Vページテーブルエントリーバリツドフラ
ツグをセツトする。その状態において、インバー
タ１６４の入力は高電圧レベルであり、その出力
は低電圧レベルである。 この状態において、インバータ１６６はトラン
ジスタ１６７を調整中に維持する。変換バツフア
２６０エントリーと連動する入力されたHIT
SEL（Ｘ）ヒツトセレクト信号は、ライン１６９
及び接地間にトランジスタ１６７と直列に接続さ
れた他のトランジスタ１６８をオンする。これに
より、セル１６１において両方のトランジスタ１
６７及び１６８がオンされると、接地レベル信号
はライン１６９に供給される。インバータ１７０
は、その信号を高入力PTE Ｖ OUTページテ
ーブルエントリーバリツド出力信号に補足する。 ライン１６９は、変換バツフア２６０（第４Ａ
図）内の全てのエントリー中の全てのセル１６１
内のトランジスタ１６８に対応するトランジスタ
に共通に接続される。これにより、HIT SEL
（Ｘ）信号が変換バツフア２６０エントリーの内
のいくつかに入力され、PTE.Vフラツグがその
変換バツフア２６０エントリーにセツトされて、
両トランジスタ１６７及び１６８がオンされる
と、接地レベル信号がライン１６９に入力され
る。 他方、PTE.Vページテーブルエントリーバリ
ツドフラツグがクリアである、即ち、以前に書込
まれたPTE Ｖ WRTページテーブルエントリ
ーバリツド書込み信号が無視されると、トランジ
スタ１６７はオフされ、これにより、ライン１６
９は接地から隔離される。ライン１６９が変換動
作に先立つてプリチヤージされると、インバータ
１７０からのPTE Ｖ OUTページテーブルエ
ントリー出力信号は打ち消される。 PTE.Mページテーブルエントリー修飾フラツ
グ１１７は、PTE.Vページテーブルエントリー
バリツドフラツグ１１６と同様に構成され、その
動作も同様である。しかし、PTE.Mフラツグは、
メモリ１１内のページが書込まれる時にのみ入力
されるPTE Ｍ WRTページテーブルエントリ
ー修飾書込み信号に応じて調整される。セル１７
１（第４Ｂ−２図）は、PTE.Mページテーブル
エントリーフラツグ１１７の一つの一実施例を示
す。 ページフレーム番号が回路１１２（第４Ａ図）
によつて伝送され、NO STALL信号が発生され
た後、プロセツサは、トランジスタ１８５（第４
Ｂ−１図）をオフしてPH4クロツク信号を入力
し、トランジスタ１９３をオンするPH2クロツ
ク信号を否定する。トランジスタ１９３は接地レ
ベル信号をライン１８２に供給して、入力される
HIT SEL（Ｘ）信号を否定する。 その後、プロセツサはPH4クロツク信号を否
定し、変換バツフア２６０（第４Ａ図）は他の仮
想アドレス入力可能となる。 仮想アドレスの物理的アドレスへの変換に必要
なページフレーム番号の選択及び伝送と同時に、
アクセスするために、新たな変換バツフア２６０
はプロセツサが十分なオペレーテイング特権レベ
ルモードで動作しているかどうかの決定を可能と
する。従来の公知の変換バツフアでは、保護フイ
ールドのエンコードされた内容は、ページフレー
ム番号と共に変換バツフアから伝送され、その時
に、プロセツサが作動するのに必要なオペレーテ
イング特権レベルモードを有しているかどうかの
決定がなされた。プロセツサがアクセスするのに
必要なオペレーテイング特権レベルモードで動作
していなければ、このことがプロセツサのアクセ
ス侵害の認知を遅らせていた。 キヤツシユロジツク 上記の如く、プロセツサ３０は、最も最近メモ
リ１１に入力された少なくともいくつかのデータ
のコピーを記憶するキヤツシユメモリ３５（第１
Ｂ図）を含む。その時のデータがメモリ１１のア
ドレス位置から発生される時、プロセツサ３０
は、先ずキヤツシユメモリ３５がそのアドレス位
置のデータのコピーを含むかどうかを決定する。
第５図は、キヤツシユが確定されたデータを含む
かどうかを決定し、また、バスインターフエース
ユニツト３３の制御の下、データをインターナル
IDALバス３４へ伝送するキヤツシユメモリ３５
内の回路の機能ブロツク図を示す。 第５図を参照して、キヤツシユ３５は、一の特
定の実施例において、フラツグセツト４２Ａ，４
２Ｂ、タツグセツト４１Ａ，４１Ｂ及びデータ記
憶エリア３８Ａ，３８Ｂに分割される64個のエン
トリーを各々含む２個のデータ記憶セツト３９Ａ
及び３９Ｂを含む。タツグセツト４１Ａ及び４１
Ｂの各エントリーはまた、各々のタツグセツトに
記憶されるタツグ情報の保全性を検査するパリテ
イビツトを含む。データ記憶エリア３８Ａ及び３
８Ｂの各エントリーは２ワード、又は８ビツトの
データを記憶し、その一ワードは高次ワードで、
他のワードは低次ワードよりなる。 キヤツシユメモリ３５は、２方向セツト連想キ
ヤツシユとして構成され、そこでアドレスの低次
部分はデータ記憶セツト３９Ａ及び３９Ｂの各々
の64個のエントリーの内の一つを示す。キヤツシ
ユ３５内のデータ記憶セツト３９Ａ及び３９Ｂの
内の一つのエントリーがメモリ１１からのデータ
と共に書込まれる時、物理的アドレスの低次部分
はデータが書込まれるデータ記憶セツト内のエン
トリーを確定し、物理的アドレスの高次部分は、
パリテイビツトと共に、タツグセツト４１Ａ又は
４１Ｂに記憶される。 ソースレジスタ２５７（第１Ｂ図）内のレジス
タ３００において、仮想アドレスは、記載された
実施例では、高次部分をなすビツト（31：９）及
び低次部分をなすビツト（８：０）を伴つた32ビ
ツトよりなる。高次部分はVA SRCE（31：９）
仮想アドレスソース信号として、ページフレーム
番号を発生してそれをキヤツシユメモリ３５内の
ページフレーム番号レジスタ３０２へ伝送する変
換ロジツク３０１へ伝送される。ロジツク３０１
は、第４Ａ図、第４Ｂ−１図及び第４Ｂ−２図と
関連して上述された変換バツフア２６０よりな
り、それはまた仮想アドレスの高次部分からペー
ジフレーム番号を発生する他の従来のメカニズム
よりなる。仮想アドレスのビツト（８：０）は、
アドレス変換中は変化しない。 仮想アドレスの低次部分のビツト（８：３）
は、VA SRCE（８：３）仮想アドレスソース信
号として、レジスタ３００からデータ記憶セツト
３９Ａ及び３９Ｂへ伝送される。VA SRCE
（８：３）仮想アドレスソース信号は、両方のデ
ータ記憶セツト内の64個のエントリーの内の一つ
を確定する。VA SRCE（８：３）仮想アドレス
ソース信号の入力に応じて、確定されたエントリ
ーの内容は、各データ記憶セツトから伝送され
る。 即ち、データ記憶セツトＡ内の選択されたエン
トリーの内容は、VALID SET Ａ及びTAG＋
PARITY SET Ａ信号として、コンパレータ３
０３に伝送される。確定されたエントリーの高次
ワードはHIGH Ａ信号としてマルチプレクサー
３０４へ伝送され、低次ワードはLOW Ａ信号と
してマルチプレクサー３０４へ伝送される。マル
チプレクサーは、レジスタ３００のビツト２に対
応するVA SRCE2仮想アドレスソース信号によ
つて制御される。VA SRCE2仮想アドレスソー
ス信号に応じて、マルチプレクサー３０４は、入
力信号の一つをDATA SET Ａ信号としてゲー
トドライバー３１０へ供給する。 同様の信号は、データ記憶セツト３９Ｂからコ
ンパレータ３０５及びマルチプレクサー３０６
へ、VA SRCE（８：３）仮想アドレスソース信
号によつてそこで確定されたエントリーに基づい
て、伝送される。マルチプレクサー３０６はま
た、VA SRCE2仮想アドレスソース信号によつ
て制御されて、データ記憶エリア３８Ｂからの
HIGH Ｂ又はLOW Ｂ入力信号の内の一つを、
DATA SET Ｂ信号としてゲートドライバー３
１１へ供給する。 レジスタ３０２内のページフレーム番号もコン
パレータ３０３及び３０５に伝送される。ページ
フレーム番号も、またコンパレータ３０３及び３
０５に伝送されるPARパリテイ信号を発生する
パリテイ発生器３０７へ伝送される。レジスタ３
０２からのページフレーム番号及びパリテイ発生
器３０７からのPARパリテイ信号がTAG＋
PARITY SET Ａ信号に対応し、フラツグセツ
ト４１ＡからのVALID SET Ａ信号が入力され
ると、コンパレータ３０３はSET Ａ HIT信号
を入力する。同様に、レジスタ３０２からのペー
ジフレーム番号及びパリテイ発生器３０７からの
PARパリテイ信号がTAG＋PARITY SET Ｂ
信号に対応し、フラツグセツト４１Ｂからの
VALID SET Ｂ信号が入力されると、コンパレ
ータ３０５はSET Ｂ HIT信号を入力する。 SET Ａ HIT及びSET Ｂ HIT信号が、そ
のSET Ａ HIT及びSET Ｂ HIT信号の内の
一方が入力されると、入力HIT信号を発生する
ORゲート３１２へ供給される。HIT信号はバス
インターフエースユニツト３３へ伝送され、キヤ
ツシユメモリ３５がレジスタ３００内の仮想アド
レスによつて確定されたデータを含むことを示
す。それに対応して、バスインターフエースユニ
ツト３３は、IDAL CACHE XMITインターナ
ルバスキヤツシユ伝送信号を入力する。 コンパレータ３０３からのSET Ａ HIT信号
は、入力時、ANDゲート３１３の入力も励磁す
る。IDAL CACHE XMITインターナルバスキ
ヤツシユ伝送信号が入力されると、ゲートドライ
バー３１０は、マルチプレクサー３０４からの
DATA SET Ａ信号をインターナルIDALバス３
４へ供給する。同様に、コンパレータ３０５から
のSET Ｂ HIT信号は、入力時、ANDゲート
３１４の入力も励磁し、IDAL CACHE XMIT
インターナルバスキヤツシユ伝送信号が入力され
ると、ゲートドライバー３１１は、マルチプレク
サー３０６４からのDATA SET Ｂ信号をイン
ターナルIDALバス３４へ供給する。 第５図に示されたキヤツシユメモリ３５の配置
には、種々の利点がある。第一に、第５図に示さ
れたキヤツシユメモリ３５が２方向セツト連想キ
ヤツシユである間、第５図の各セツトに示された
如く、追加セツト用の追加回路を具備するのみ
で、それは非常に簡単にｎ方向（「ｎ」は整数）
セツト連想キヤツシユに拡張される。また、仮想
アドレスの物理的アドレスへの変換中、同時に高
次ビツト（31：９）の変換が行われてページフレ
ーム番号を発生する時、初期において一定に保た
れる仮想アドレスのビツト（８：３）に基づいて
データ記憶セツト３９Ａ及び３９Ｂにアクセスす
ることにより、ビツト又はミスの決定を非常に迅
速に行うことが出来る。必要とされるデータがキ
ヤツシユメモリ３５内にある場合、データはそこ
から迅速に得られ、それが内場合、バスインター
フエースユニツト３３は、ページフレーム番号が
発生された直後にデータ用修正動作を初期化出来
る。 バスインターフエース回路３３ プロセツサ３０の一実施例におけるバスインタ
フエース回路３３が第６図に示される。第６図を
参照して、バスインタフエース回路３３は、バス
１３（第１Ａ図）を制御するステートマシーン２
７０及びインターナルIDALバス３４の動作を制
御する第２のステートマシーン２７１を含む。２
つのステートマシーン２７０及び２７１は、下記
の如く、ステートマシーン２７０にバス１３の動
作が必要であることを示す種々のフラツグ及び制
御信号と、ステートマシーンによつて供給されて
動作の完了をステートマシーン２７１に示す応答
信号とを除いて、独立して動作する。 インターナルIDALバス３４を制御するステー
トマシーン２７１は、一般に制御ロジツク２７３
によつて示されるプロセツサ３０内のソース、一
般にバス１３のピン２７４によつて示されるバス
１３上の種々のターミナル、及び制御回路４０
（第１Ｂ図）よりのマイクロ命令からの入力信号
を入力する。ステートマシーン２７１は、フロー
テイングポイントプロセツサ３１と共に転送を制
御する論理回路２７２と、キヤツシユ及びアドレ
ス入力マルチプレクサー２６４（第１Ｂ図）の機
能を制御する種々の信号とを含む、プロセツサ３
０内の制御数の回路へ出力信号を伝送する。ま
た、ステートマシーン２７１の出力信号はフラツ
グ（図示せず）を含むロジツク２７６も制御し、
これは、RD REQ読出要求信号の状態によつて
示されて、読出し処理がペンデイング中であるこ
とを示し、WRT REQ書込要求信号の状態によ
つて示される如く、書込み処理がペンデイング中
であることを示し、BRDCST REQ通信要求信
号の状態によつて示される如く、プロセツサ３０
からフローテイングポイントプロセツサ３１への
オペランド転送がペンデイング中であることを示
す。 制御ロジツク２７６は、オペレーテイングシス
テムの制御の下、読出処理中にバス１３（第１Ａ
図）から入力された或情報がキヤツシユ３５（第
１Ｂ図）に記憶されるべきものであるかどうかも
決定出来る。例えば、オペレーテイングシステム
は、それがキヤツシユ３５において読み出す全て
の情報を記憶するようにプロセツサ３５を調整す
る。また、オペレーテイングシステムはキヤツシ
ユ３５へのプロセツサ命令の記憶は許可せず、キ
ヤツシユで処理されるべきデータの記憶のみを許
可する。しかしながら、一般に、オペレーテイン
グシステムは種々の制御レジスタから入力された
情報の、キヤツシユ３５内の第１Ａ図に示される
システムの他の部分への記憶を許可しないだろ
う。 制御ロジツク２７６は、バス１３より入力され
る情報のキヤツシングを制御するようにCACHE
ACCキヤツシユ可能アクセス信号を調整する。 上記の如く、プロセツサ３０の外部ユニツト
は、転送がライン６１（第１Ａ図）上のCCTLキ
ヤツシユ制御信号の手段によつてキヤツシユされ
るべきものであるかどうかも制御する。 ステートマシーン２７１は、他の制御ロジツク
（図示せず）を直接又は間接に介して、ラツチ２
５０から２５２への書込みデータ及び読出及び書
込アドレスのローデイングも制御し、かつピン２
７４上の信号状態に基づいて入力データラツチ２
５４からの読出データの転送も制御する。 バス１３からの転送を制御するステートマシー
ン２７０は、バスピン２７４からの信号と同様に
RD REQ読出要求、WRT REQ書込要求、及び
BRDCST REQ通信要求信号を入力し、かつバ
ス１３を構成する種々の信号状態を制御する論理
回路２７７へ伝送されるべき信号を発生する。ま
た、ステートマシーン２７０は、制御ロジツク２
８０へ伝送される信号を発生し、またバス１３の
DALデータ／アドレスライン５０への信号供給
及び信号入力が許可されるようにラツチ２５０，
２５１，２５２，２５４及びマルチプレクサー２
５３（第１Ｂ図）の動作を制御する。読出処理が
完了した後、ステートマシーン２７０は、制御ロ
ジツク２７６にRD REQ読出要求信号の打ち消
しを可能とさせるCLR RD FLAGSクリア読出
フラツグ信号も入力する。 この背景の下、第６図に示されるバス制御回路
３３の動作が説明される。書込処理中、制御回路
４０により可能とされる如く、DMA OR WRT
PND（DMA又は書込みペンデイング）信号が制
御ロジツク２７３によつて入力されていないなら
ば、ステートマシーン２７１は先ず書込みアドレ
スラツチ２５１（第１Ｂ図）へ書き込まれるべき
アドレスの位置をロードして、その位置がキヤツ
シユ３５（第１Ｂ図）内にキヤツシユされるかど
うかを決定する。DMA OR WRT PND信号が
入力されれば、第１Ａ図に示されたシステムの他
のユニツトがバス１３を使用するか、又はステー
トマシーン２７１は書込みアドレス及びデータ
が、バス１３を介して転送されなかつたラツチ２
５１及び２５０（第１Ｂ図）へ各々ロードされる
のを可能とした。 DMA OR WRT PND（DMA又は書込みペン
デイング）信号が制御ロジツク２７３によつて入
力されていないならば、書き込まれるべき位置が
キヤツシユされるかどうかの決定がなされる。も
し位置がキヤツシユされれば、その位置に対応す
るキヤツシユ３５内のエントリーは、新たなデー
タでアツプデートされなければならない。位置が
キヤツシユされるかどうかを決定するために、ス
テートマシーン２７１は、読み出されるべきキヤ
ツシユを可能とするCHACHE FTN（１：０）キ
ヤツシユ機能信号及びマルチプレクサー２６４が
仮想アドレス変換回路３７によつて発生された物
理的アドレスを使用出来るようにするCHACHE
ADRS（１：０）信号を発生する。この動作中、
IDAL CHACHE XMITキヤツシユ伝送信号
（第５図）は、インターナルデータバス３４へ供
給されるべきキヤツシユからのデータを禁止する
ように、拒否される。位置がキヤツシユされれ
ば、HIT信号がANDゲート３１２（第５図）に
入力され、このことが制御ロジツク２７３からの
MISS信号の状態に反映される。 MISS信号が入力されないと、書き込まれるべ
き位置はキヤツシユされる。否定されたMISS信
号に応じて、ステートマシーン２７１は、キヤツ
シユ書込み動作を可能とするCHACHE FTN
（１：０）キヤツシユ機能信号及びマルチプレク
サー２６４が仮想アドレス変換回路３７によつて
発生された物理的アドレスを使用出来るようにす
るCHACHE ADRS（１：０）信号を発生する。
これと同時に、キヤツシユエントリーに書き込ま
れたデータは書込データラツチ２５０（第１Ｂ
図）に記憶され、制御ロジツク内のフラツグは入
力されたWR REQ書込要求信号を発生するよう
に調整される。この動作中、MBOX SALL信号
は、仮想アドレス変換回路の動作を不可能とする
よう入力される。 他方、MISS信号が入力されると、書込み位置
がキヤツシユされる。入力MISS信号に応じて、
ステートマシーンは、書込データの書込データラ
ツチ２５０（第１Ｂ図）でのラツチを可能とし、
かつWRT REQ信号の制御ロジツク２７６によ
る入力を可能とする。また、CHACHE ADRS
（１：０）キヤツシユアドレス信号は、リフレツ
シユカウンター２６２（第１Ｂ図）をインクリメ
ントさせ、かつマルチプレクサー２６４がフラツ
グ４２へアドレスを供給して、タツグ４１及びデ
ータ記憶３８（第１Ｂ図）にそれらをリフレツシ
ユさせるのを可能とするように、調整される。こ
の動作の間、仮想アドレス変換回路が他の物理的
アドレスを製造するのを防止するよう動作するの
を不可能とするように、MBOX STALL信号も
入力される。 書込処理が完了した後、DMA OR WRT
PND（DMA又は書込みペンデイング）信号が拒
否される。このことにより、他のアドレス及び書
込みデータがラツチ２５０及び２５１（第１Ｂ
図）ヘロードされる。リフレツシユ動作もまた可
能とされる。 読出処理中にステートマシーン２７１によつて
実行又は可能とされる動作は、要求された情報が
命令又はデータか、及び要求情報がキヤツシユ３
５（第１Ｂ図）内にあつたか否かによる。アドレ
スにより確定された位置がキヤツシユされる場
合、及びキヤツシユエントリーを使用不可能とす
るタツダ４１Ａ，４１Ｂ又はデータ３８Ａ，３８
Ｂ（第５図）の一方にパリテイエラーが無い場合、
情報はキヤツシユ内にある。命令を撤回するため
に読出処理が要求され、この場合、制御ロジツク
２７３はIB REQ命令バツフア要求信号を入力す
る。さもなければ、制御回路４０はRD読出し信
号を入力する。要求情報がキヤツシユ３５内に無
ければ、制御ロジツク２７３もREAD MISS信
号を入力する。READ MISS信号は、第５図に
示されたHIT信号の完了を示す。 制御回路４０から入力されたRD読出信号又は
IB REQ命令バツフア要求信号の入力に応じて、
ステートマシーン２７１は、キヤツシユ読出しを
可能とするCHACHE FTN（１：０）キヤツシユ
機能信号及びマルチプレクサー２６４（第１Ｂ
図）が仮想アドレス変換回路３７からのアドレス
を使用出来るようにするCHACHE ADRS（１：
０）信号を発生する。同時に、ステートマシーン
２７１は、読出しアドレスラツチ２５２にロード
されるべき仮想アドレス変換ロジツクからのアド
レスを可能とするARM ADRS ATRアームアド
レスストリーブ信号を入力する。その動作がIB
REQ信号に応じていたならば、制御ロジツクの
フラツグを可能とし、PREV IB REQ前命令バ
ツフア要求信号の入力を可能とするINIT IB
REQ初期命令バツフア要求信号もステートマシ
ーン２７１は入力する。情報がキヤツシユ３５内
にあれば、ステートマシーン２７１は、情報がキ
ヤツシユ３５から、第５図と関連して上記した如
く、オペレーシヨンターミネートへ供給されるの
を許可する。 情報がキヤツシユ３５内に無い場合、及び
DMA OR WRT PND（DMA又は書き込みペン
デイング）信号が入力される場合、ステートマシ
ーン２７１は、プロセツサ３０をストールする
STALL MBOX STALL信号の両方及びリフレ
ツシユ動作を許可するCACHE ADRS（１：０）
信号を入力する。このストールにより、読出処理
が実行される前に書込処理が完了する。 DMA OR WRT PND（DMA又は書き込みペ
ンデイング）信号が拒否される場合、読出処理が
進む。ステートマシーン２７１は、RD REQ読
出要求信号の制御ロジツク２７６への入力を可能
とする。ステートマシーン２７１は、その後、
CACHEABLE，CCTLキヤツシユ制御、RDYレ
デイ及びERRエラー信号を監視して、読出処理
の最後を決定する。もしCACHEABLE又は
CCTLキヤツシユ制御信号が情報はキヤツシユさ
れるべきではないことを示すならば、バス１３を
介して一つの転送がある。他方、もし情報がキヤ
ツシユされるべきであるならば、２つの転送が要
求され、キヤツシユエントリー（第５図）におい
て、一方は低ワード用、他方は高ワード用とな
る。 もし転送がキヤツシユされるべきであれば、
RDYレデイ信号の入力時、もしDAL PAR
ERRパリテイエラー信号が入力されず、入力情
報にはパリテイエラーが無いことが示されれば、
ステートマシーン２７１はマルチプレクサ２６４
（第１Ｂ図）がキヤツシユ３５内のエントリーを
選択するために仮想アドレス変換回路からのアド
レスを使用出来るものとし、情報を選択された高
又は低ワードの内の一方にロードされ得るものと
する。情報がロードされるべきキヤツシユ３５内
のワードは、VA2仮想アドレスビツト（第５図
参照）の状態に応ずる。情報は、その後、データ
経路３６（第１Ｂ図）に供給される。 DAL PAR ERRパリテイエラー信号が入力さ
れる場合、又はERRエラー信号がライン５５
（第１Ａ図）に入力され、トラスフアー内に稼働
する他のユニツトによるエラーレスポンスを示す
場合、処理は、PREV IB REQ前命令バツフア
要求信号が入力されるかどうかによる。そうであ
るならば、制御回路４０（第１Ｂ図）は、入力さ
れたIB FILL ERR命令バツフアフイルエラー信
号によつて促されて、それが正確な動作を行うこ
とを許可する。PREV IB REQ前命令バツフア
要求信号が入力されなければ、STALL及び
MBOX STALL信号は入力されてプロセツサ３
０をストールし、TRAP REQトラツプ要求信号
が入力されて、これによりプロセツサ制御回路４
０は選択されたリカバリー動作を許可する。 入力情報がキヤツシユされる場合、及びデータ
が入力されるにつれてERRエラー信号はDAL
PAR ERRパリテイエラー信号が入力される場
合、ステートマシーン２７１は第２のワードをキ
ヤツシユ３５に入力して記憶させることを可能と
する。第２のワードが適切に入力されると、それ
は上記の如くキヤツシユ３５内に記憶される。ス
テートマシーン２７１は、マルチプレクサー２６
４に仮想アドレス変換回路３７からのアドレスの
使用を可能とするCACHE ADRS（１：０）キヤ
ツシユアドレス信号、及び第２ワードのキヤツシ
ユエントリーへの記憶を可能とするCACHE
FTN（１：０）キヤツシユ機能信号を発生する。
ステートマシーン２７１は、しかるに、情報のデ
ータ経路３６への転送を可能としない。 他方、ERRエラー信号又はDAL PAR ERRパ
リテイエラー信号が入力されると、MBOX
STALL信号が入力されて仮想アドレス変換回路
３７をストールし、第１ワードが書き込まれるキ
ヤツシユ内のエントリーが無効にマークされる。
同時に、CACHE ADRS（１：０）は、マルチプ
レクサー２６４がキヤツシユ３５の内容をリフレ
ツシユし、カウンターをインクリメントするため
にリフレツシユカウンター２６２からのリフレツ
シユアドレスを使用するように、調整される。 ステートマシーン２７１は、ステートマシーン
２７１が情報のキヤツシユ３５への書き込み及び
読み出しを可能としないならば、リフレツシユ動
作の実行を可能とする。処理の発生を可能とする
ために、ステートマシーン２７１は、マルチプレ
クサー２６４がリフレツシユカウンター２６２か
らのリフレツシユアドレス信号を使用して、従来
の方法で記憶回路３８，４１及び４２（第１Ｂ
図）の内容をリフレツシユすることを可能とする
CACHE ADRS信号を発生させる。 ステートマシーン２７１はまた、キヤツシユ３
５内のエントリーが、制御ロジツク２７３からの
DMA INV REQ無効要求信号に応じて、無効と
されるのを可能とする。第１Ｂ図と関連して上記
した如く、入力CCTLキヤツシユ制御信号及び入
力ADRS STRアドレスストローブ信号の両者が
第１Ａ図に示したシステム内の他のユニツトによ
つて入力される時、その両信号の一致に応じてこ
の信号が発生される。他のユニツトがメモリ１１
と共にDMR（直接メモリアクセス）動作を行う
時、これが起こり、それによりDMG直接メモリ
グラント信号が入力される。もし他のユニツトが
キヤツシユ３５によりキヤツシユされるメモリ１
１内の位置へデータを転送するならば、キヤツシ
ユエントリーは無効としてマークされる。第１Ｂ
図を参照して、DMG及びADRS STRアドレス
ストローブ信号の一致に応じて、ANDゲート４
０１は入力データラツチ２５４に、この場合はア
ドレス信号である信号をDALデータ／アドレス
ライン５０上へのラツチを可能とする。 DMA INV REQ無効要求信号に応じて、ステ
ートマシーン２７１は、最初に、キヤツシユから
のデータがインターナルバス３４上へ供給される
のを許可することなしに、入力データラツチ２５
４内のアドレスを使用してキヤツシユ３５の読出
動作の実行を行う。もし、MISS信号が入力され
れば、位置はキヤツシユされず、更に何も起こら
ない。 しかし、もしMISS信号が否定されると、入力
データ・ラツチ２５４中のアドレスによつて識別
されるロケーシヨンはキヤツシングされ、そして
状態マシンは、キヤツシユ無効化動作を開始す
る。この時、状態マシンは、無効化動作を可能に
するキヤツシユ・フアンクシヨン信号CACHE
FTN（１：０）および無効化に際して、マルチプ
レクサ２６４が入力データ・ラツチの内容を使用
することを可能にするキヤツシユ・アドレス信号
CACHE ADRS（１：０）を発生させる。 状態マシン２７０は、バス１３からのキヤツシ
ユ制御信号CCTL、直接メモリ・リクエスト信号
DMR、レデイ信号RDYおよびエラー信号ERR、
制御ロジツク２７６からの読出しリクエスト信号
RD REQ、書込みリクエスト信号WRT REQ、
ブロードキヤスト・リクエスト信号BRDCST、
およびキヤツシング可能アクセス信号CACHE
ACC、ならびに直接メモリ・アクセス禁止信号
INH DMAおよびアーム読出しリクエスト信号
ARM RD REQに反応して動作する。もし状態
マシン２７０が、第１図に示すシステム内の別の
ユニツトがバス１３を介しての転送を希望してい
ることを示す表明された直接メモリ・リクエスト
信号DMRを受信してさらに、DMA禁止信号
INHDMAまたはブロードキヤスト・リクエスト
信号BRDCST REQが表明されない限りは、こ
のマシンは、直接メモリ認可デイスエイブル信号
DIS DMGを否定し、次にこの否定された信号
は、制御ロジツク２７７が直接メモリ認可信号
DMGを表面することを可能にする。この表明さ
れた直接メモリ認可DMGは、別のユニツトがバ
ス１３を介して転送を実行することを可能にす
る。さらにそのうえ、状態マシン２７０は、
DATA IN信号を表明するが、この信号は、これ
らのラインを条件付けするために、DAL制御ロ
ジツク２８０によつて、システム内の他の装置が
DALデータ／アドレス・ライン５０を使用でき
るようにする。状態マシン２７０はさらにTRI−
STATE STR信号を表面するが、この信号は、
制御ロジツク２７７が、他の装置がデータ・スト
ローブ信号DATA STR、アドレス・ストローブ
信号ADRS STRおよび転送タイプ信号TR
TYPEを使用することを可能にする。 そうする代わりに、もしシステム内の他のどの
装置もバス１３を介して転送することがない場合
には、状態マシン２７０が、制御ロジツク２７６
からのRD REQ信号、WRT REQ信号、および
ブロードキヤスト・リクエスト信号BRDCST
REQ信号に反応してバス１３上での転送を可能
にしてもよい。もし書込みリクエスト信号WRT
REQが表明され、それぞれラツチ２５１および
ラツチ２５０（第１Ｂ図を参照）内の書込みアド
レスおよび書込みデータが示された場合、仮に
DMR信号が表明されていなければ、状態マシン
２７０は、マルチプレクサ２５３が、ラツチ２５
１からの書込みアドレスをDALデータ／アドレ
ス・ライン５０上に結合することを可能にする
DAL CONT（１：０）（DAL内容）信号を発生
させる。同時に、状態マシン２７０はアドレス・
ストローブ・エネイブル信号ADRSS STRENを
表明するが、すると次にこの信号は、制御ロジツ
ク２７７がアドレス・ストローブ信号ADRS
STRを表明することを可能にする。 次に、状態マシン２７０は、（DAL内容）信号
DAL CONT（１：０）を発生するが、この信号
によつてマルチプレクサ２５３は、書込みデー
タ・ラツチ２５０の内容をDALデータ／アドレ
ス・ライン５０上に結合することが可能になる。
状態マシン２７０は同時に、データ・ストロー
ブ・エネイブル信号DATA STR ENを表明する
が、この信号によつて制御ロジツク２７７は、デ
ータ・ストローブ信号DATA STRを表明するこ
とが可能になる。この後で、状態マシンは、レデ
イ信号RDYまたはエラー信号ERRが表明される
まで待ち状態にとどまる。もし表明されたRDY
信号が受信された場合、この動作はアドレス・ス
トローブ・エネイブル信号ADRS STR ENおよ
びデータ・ストローブ・エネイブル信号DATA
STR ENを否定して終了するが、これらの信号
によつて次に、制御ロジツク２７７は、それぞれ
アドレス・ストローブ信号ADRS STRおよびデ
ータ・ストローブ信号DATA STRを否定するこ
とが可能になり、さらに制御ロジツク２７６は
WRT REQ信号を否定することが可能になる。 一方 もし表明されたエラー信号ERRが受信
された場合には、状態マシン２７０は再試行を試
みて、ラツチ２５０からのデータ信号をDALデ
ータ／アドレス・ライン５０上に結合することを
マルチプレクサ２５３に可能にするDAL CONT
（１：０）（DAL内容）信号を発生する。 もしレデイ信号RDYおよびエラー信号ERRの
双方が表明された場合には、再試行の信号が送ら
れ、転送が再度試みられる。 もし他の動作がなにも起こつていない場合に
は、状態マシン２７０は、DAL CONT（１：０）
（DAL内容）信号を発生し、この信号によつてマ
ルチプレクサ２５３は、読出しアドレス・ラツチ
２５２の内容をDALデータ／アドレス・ライン
５０上に結合することが可能になる。これによつ
て状態マシン２７０は、他の信号および条件によ
つて読出し動作の発生が許される時には、読出し
動作を迅速に開始できる。読出し動作の間、読出
しリクエスト信号RD REQが表明されると、状
態マシン２７０はアドレス・ストローブ・エネイ
ブル信号 ADRS STR ENを表明し、次にこの
信号によつて制御ロジツク２７７は、アドレス・
ストローブ信号ADRS STRを表明することが可
能になる。状態マシン２７０は次に、データ・イ
ン信号DATA INを表明し、この信号によつて制
御ロジツク２８０は、システム内の他の装置が
DALデータ／アドレス・ライン５０を使用でき
るようにこれらのラインを条件付けるすることが
可能になる。同時に、状態マシンは、データ・ス
トローブ・エネイブル信号DATA STR ENを表
明し、次にこの信号によつて、制御ロジツク２７
７は、データ・ストローブ信号DATA STRを表
明することが可能になる。 次の動作は、キヤツシング可能アクセス信号
CACHE ACCが制御ロジツク２７６によつて表
明されるか否かに依る。もしこの信号が表明され
れば、検索されたデータはキヤツシング可能であ
り、従つて２ワードがバス１３を介して読出され
る。一方、もしキヤツシング可能アクセス信号
CACHE ACCが表明されないときには、検索さ
れたデータはキヤツシング不可能であり、たつた
１ワードがバス１３を介して読出される。キヤツ
シング可能アクセス信号CHACHE ACCが表明
されない場合には、状態マシン２７０は読出しデ
ータ・ラツチ信号RD DATA LATを表明する
が、この信号は、表明されると、入力ラツチ２５
４（第１Ｂ図を参照）が、DALデータ／アドレ
ス・ライン５０上の信号を受信することが可能に
なる。その後で読出しデータ・ラツチ信号RD
DATA LATが否定されると、信号は入力ラツ
チによつてラツチされる。もしエラー信号ERR
が否定されそして読出しフラグ・クリア信号
CLR RD FLAGSが表明されると、状態マシン
２７０は表明されたレデイ信号RDYに反応して
読出しデータ・ラツチ信号RD DATA LATを
否定する。表明されたCLR RD REQ信号に反応
して、制御ロジツク２７６は読出しリクエスト信
号RD，REQを否定する。 一方、もしキヤツシング可能アクセス信号
CACHE ACCが表明されると、上記のように読
出し動作が実行される。データが入力データ・ラ
ツチ中にラツチされた時にもしキヤツシユ制御信
号CCTLが表明されてない場合、第２の動作も実
行される。 一方、もしキヤツシユ制御信号CCTLが表明さ
れ、転送に携わつている他の装置がデータのキヤ
ツシングを防止していることが表示される場合に
は、第２の動作は実行されない。 状態マシン２７０が直接メモリ・リクエスト信
号DMRの他の装置からの受信に反応して直接メ
モリ認可信号DMGを表明することを禁止するた
めに、状態マシン２７１は、直接メモリ・アクセ
ス禁止信号INH DMAを用いる。直接メモリ・
アクセス禁止信号INH DMAは或る転送中に、
浮動小数点プロセツサ３１によつて表明される
（第１Ａ図を参照）。 制御回路４０からの読出しブロードキヤスト信
号RD BRDCSTおよび基本的ブロードキヤスト
信号BASIC BRDCSTは、状態マシン２７１が、
キヤツシユ３５からまたはデータ・パス３６
（data path ３６）中のレジスタ２５５からの
浮動小数点・オペランドの情報を転送することを
可能にする。制御ロジツク２７６もまた、ブロー
ドキヤスト・リクエスト信号BRDCST REQ信
号を表明することが可能になり、つぎに、状態マ
シン２７０が、この情報を上記のように転送する
ことを可能にする。状態マシン２７１はまた、浮
動小数点プロセツサ・ペンデイング信号FPP
PNDを表明するフラグを設定するように制御ロ
ジツク２７３をエネイブルする。状態マシン２７
１は、浮動小数点プロセツサ３１からの浮動小数
点演算の結果を受信できる状態にあることを
FPPインタフエース回路２７２に示すために、
浮動小数点プロセツサ信号SIG FPPを表明する。
条件コードが上述したようにレデイ状態にある場
合、インタフエース回路２７２はCP OK信号を
表明し、そして、結果データがレデイ状態にある
場合、レデイ信号CP RDYを表明する。レデイ
信号CPRDYに反応して、状態マシン２７１は、
状態マシン２７０が結果データを受信することを
可能にする。もし浮動小数点プロセツサ３１が、
エラー発生信号を送ると、インタフエース回路２
７２はエラー信号CP ERRを表明する。CP OK，
CP RDYまたはERR信号に反応して、状態マシ
ン２７１は、浮動小数点プロセツサ・ペンデイン
グ信号を制御するフラグがリセツトされるように
し、これによつてこの信号を否定する。 バス・インタフエース回路３３は多くの恩典を
与える。第１に、個々が異なつた動作を制御しそ
してフラグを介して通信している２つの状態マシ
ン２７０および２７１を使用することによつて、
回路がかなり単純化される。 さらに、状態マシン２７１によつてキヤツシユ
３５のリフレツシユ動作が可能となり、これによ
つてダイナミツク記憶素子ををその中で使用する
ことができる。こうすることによつて、キヤツシ
ユの物理的な寸法が縮小されたり、または、過去
の場合においてそうであつたように、同じ面積で
より多くの容量をもつキヤツシユ記憶装置を設け
ることが容易となる。 またさらに、バス・インタフエース回路３３
は、キヤツシング可能なデータの検索において、
最初に、プログラムにとつて必要なデータを検索
し、次にキヤツシユのエントリにおける記憶装置
のための他のワードを検索することは評価される
だろう。先行のシステムにおいては、データのワ
ードはメモリ内に記憶されている順序で検索さ
れ、従つて、最初のデータ・ワードがプログラム
が今すぐに必要とするものであるとは限らなかつ
た。これによつて、第２番目のワードが検索され
るまで、処理の再開が遅れた。 さらにそのうえ、インタフエース回路３３は、
書込み動作を保留（ペンデイング）にしたまま
で、読出しアドレスが発生されそして読出しアド
レス・ラツチ２５２にラツチされる程度にまで、
読出し動作の開始を可能にする。読出し動作は、
保留の書込み動作が完了するまで完了されない
が、しかし書込み動作が完了したら、読出しアド
レスは即座に送信することが可能である。 最後に、バス・インタフエース回路はまた、読
出し動作また書込み動作がプロセツサ３０中に設
定されているかどうかに関わらず、第１Ａ図に示
すシステム中の他の装置によつて実行された直接
メモリ・アクセス動作によつて、キヤツシユのエ
ントリを無効にすることを可能にする。すなわ
ち、書込みデータおよび書込みアドレスがそれぞ
れのラツチ２５１および２５０中にラツチされ
（第１Ｂ図を参照）さらに読出しアドレスがラツ
チ２５２中にラツチされている状態で、キヤツシ
ユ・エントリを無効にする動作を、入力ラツチ２
５４中に受信されたDMAアドレスに反応して発
生させることが可能である。このことによつて、
無効化プロセスが単純化される。 上記の説明は、本発明による特定の実施例に限
られたものであつた。しかし、本発明の長所の幾
分かまたは全部を達成してさらに、本発明にたい
して変更および修正を施し得ることが明かであろ
う。従つて、添付クレームの目的は、本発明の真
正の精神およびその範囲内に収まる全てのこのよ
うな変更および修正を保護することである。
護論理１１３の内容と比較する。若し主張された
Ｐ CODE（７：０）保護コード信号が、保護論
理１１３の項目に格納されている復号済保護フイ
ールド内の少なくとも一組のビツトに対応するな
らば、ACCESS（27：０）アクセス信号の一つ
が、該項目と関連するライン１２３の一つの上に
主張される。一方、若し主張されたＰ CODE
（７：０）保護コード信号が一項目内の復号済保
護フイールドの少なくとも一組のビツトに対応し
なければ、いずれのACCESS（27：０）アクセス
信号も主張されない。 ACCESS（27：０）アクセス信号は、対応する
HIT SEL（27：０）ヒツト選択信号とAND論理
演算されてNOSTALL（27：０）信号を発生させ
るが、その各々は並進バツフアの項目の一つと関
連している。演算処理装置３０は、NOSTALL
（27：０）信号を使つて、並進バツフア２６０が
所要のページフレーム数を包含しているか否か判
定し、更に、若し包含していれば、該演算処理装
置が不十分な動作特権レベルモードでメモリー１
１の或るページに対して読み出し又は書き込み動
作を行なおうとしているのか否か判定する。若し
NO STALL（27：０）信号の少なくとも一つが
主張されれば、並進バツフア２６０項目は所要の
ページフレーム数を包含しており、演算処理装置
３０は所要の動作特権レベルモードを持つてい
る。 第４Ｂ−１図及び４Ｂ−２図は、第４Ａ図に示
された並進バツフア２６０の色々な回路の一つの
項目の部分の詳細な論理図である。詳しく述べる
と、内容アドレス可能メモリー１１０、ページフ
レーム数回路１１２、及び保護論理１１３は複数
の同一の論理記憶セルを含んでおり、各セルは関
連する高位仮想アドレス、ページフレーム数、及
び復号済保護フイールドの一つのビツトを格納す
る。該セルは同一であるので、回路１１０，１１
２及び１１３の各々から唯一のセルのみを第４Ｂ
−１図及び第４Ｂ−２図に示す。 第４Ｂ−１図を参照するに、内容アドレス可能
メモリー１１０は、演算処理装置３０内の回路２
５１（第１Ｂ図）からVA SRCE高位仮想アドレ
スソース信号の一つ、即ちVA SRCE（Ｙ）信号
を受信するライン１３２に接続されたCAMセル
１３１を包む。回路２５１は、下記の点を除いて
VA SRCE（Ｙ）信号とほぼ相補的なVA SRCE
（Ｙ）COMP信号をライン１３２Ａ上に提供す
る。CAMセル１３１を含む項目内の他のCAMセ
ルは他のVA SRCE信号を並列に受信し、該VA
SRCE信号の全ては、内容アドレス可能メモリー
１１０（第４Ａ図）に送信される仮想アドレスの
高位部分全体を構成する。内容アドレス可能メモ
リー１１０内の全項目はVA SRCE仮想アドレス
ソース信号を同時に受信する。 VA SRCE仮想アドレスソース信号は、二つの
目的のうちの一つのために、即ち、並進バツフア
の項目に書き込みをするために、又はアドレス並
進又は翻訳を得るために、内容アドレス可能メモ
リー１１０に向けることが出来る。並進バツフア
の項目に書き込みをしている間、演算処理装置３
０内の他の回路は、仮想アドレスの高位ビツトを
VA SRCE仮想アドレスソース信号として送信
し、書き込まれべき並進バツフア２０６項目と関
連するTBE WRT並進バツフア２６０項目書き
込み信号を主張する。これに応じて、セル１３１
の通過トランジスタ１３３及び１３３Ａがオン状
態となり、ライン１３２及び１３２Ａ上の信号
を、インバータ１３４及び１３５から成るフリツ
プフロツプへ中継する。若しライン１３２上のア
ドレスビツトが主張されれば（且つそのライン１
３２Ａ上の補数ビツトが否定されれば）、インバ
ータ１３４の出力は低レベルでインバータ１３５
の出力は高レベルである。若しライン１３２上の
アドレスビツトが否定されれば、インバータ１３
４の出力は高レベルであり、インバータ１３５の
出力は低レベルである。 ページフレーム番号回路は、各々セル番号を含
むエントリー番号も含み、その一つのセル１４０
は第４Ｂ−１図に描かれる。TBE WRT変換バ
ツフア２６０書込み信号が、変換バツフア２６０
エントリーへの書込み動作を示して、入力されれ
ば、パストランジスタ１４２はオンして、プロセ
ツサ３０内の他の回路からのライン１４３上の
PFN（Ｚ）ページフレーム番号（Ｚ）信号がイン
バータ１４４及び１４５よりなるフリツプフロツ
プへ供給される。PFN（Ｚ）信号の状態に応じた
インバータ１４４及び１４５からの信号状態は、
インバータ１３４及び１３５からの信号状態と同
様である。PFN（Ｚ）ページフレーム番号（Ｚ）
信号は、セル１４１を含むエントリー内に記憶さ
れた１ビツトのページフレーム番号である。 同様に、保護ロジツクは、各々複数のセルを含
む複数のエントリーを含み、その内セル１５１が
第４Ｂ−２図に描かれる。TBE WRT変換バツ
フア２６０書込み信号が入力されれば、パストラ
ンジスタ１５２はオンし、デコータ回路１２０か
らのPROT DEC（Ｗ）復号保護コード信号がイ
ンバータ１５４及び１５５よりなるフリツプフロ
ツプへ供給される。PROT DEC（Ｗ）復号保護
信号の状態に応じたインバータ１５４及び１５５
の状態は、インバータ１３４及び１３５からの信
号状態と同様である。 PTE.V及びPTE.Mページテーブルエントリー
バリツド及び修飾フラツグ１１６及び１１７は、
各々同様の構造であるセル１６１及び１７１を含
む。フラツグ１１６はパストランジスタ１６２を
含み、これは入力されたTBE WRT変換バツフ
ア２６０エントリー書込み信号によりオンされた
時、プロセツサ３０内の他の回路からのPTE.V
WRTページテーブルエントリーバリツド書込み
信号をインバータ１６４及び１６５からなるフリ
ツプフロツプに記憶させるために供給する。ま
た、フラツグ１１７はパストランジスタ１７２を
含み、これは入力されたTBE WRT変換バツフ
アエントリー書込み信号によりオンされた時、
PTE.M WRTページテーブルエントリー修飾書
込み信号をインバータ１６４及び１６５からなる
フリツプフロツプに記憶させるために供給する。 NLUフラツグ１１４（第４Ａ図）は変換動作
には関与せず、第４Ｂ−１図及び第４Ｂ−２図に
は描かれない。TB.V変換バツフア２６０バリツ
ドフラツグは、PTE.Vページテーブルエントリ
ーフラツグと同様の構造で、関連するものであ
り、これ以上議論されることはない。 上述の如く、第４Ｂ−１図及び第４Ｂ−２図に
描かれた回路も、仮想アドレスの物理的アドレス
への変換に関連して使用される。以下において、
仮想アドレスの高次分はセル１３１（第４Ｂ−１
図）を含むエントリーに記憶され、対応するペー
ジフレーム番号がセル１４１を含むエントリーに
記憶され、デコータ１５１からの対応する復号保
護フイールドビツトはセル１５１を含むセルに記
憶され、対応するPTE.Vページテーブルエント
リーフラツグがページテーブルエントリーが有効
であることを示すように調整されることとされ
る。 第４Ｂ−１図を参照して、変換の直前におい
て、プリチヤージ電圧がライン１４３，PTE
HIT（Ｘ）ページテーブルエントリー信号を伝送
するライン１８１及びACCESS（Ｘ）アクセス信
号を伝送する（第４Ａ図のライン１２３に含まれ
る）ライン１８３に供給され、両ラインは変換バ
ツフア内で連結される。プリチヤージ時間の間、
仮想アドレスソース回路２５１（第１Ｂ図）から
のVA SRCE（Ｙ）信号及びVA SRCE（Ｙ）
COMP信号の両方は、（低電圧状態において）打
ち消されて、トランジスタ１３６及び１３８をオ
フし、プリチヤージ動作の実行を許可する。ま
た、低電圧は、エントリーにも連結されるHIT
SEL（Ｘ）ヒツトセレクト信号を伝送するライン
１８２に供給される。ライン１８１は連想記憶メ
モリ１１０の一つのエントリー内の全てのセル１
３１に接続され、ライン１８２はページフレーム
番号回路１１２の連結されたエントリー内の全て
のセル１４１に接続され、ライン１８３は保護ロ
ジツク回路１１３の連結されたエントリー内の全
てのセル１５１に接続される。 ラインがプリチヤージされた後、プロセツサ３
０内の他の回路はVA SRCE仮想アドレスソース
信号を連想記憶メモリ１１０（第４Ａ図）へ伝送
する。セル１３１は、ライン１３２上の信号状態
とインバータ１３４及び１３５の状態とを比較す
るトランジスタ１３６から１３９よりなり、エン
トリーが書込まれた時に既にラツチされたライン
１３２上の信号状態を示すコンパレータを含む。
即ち、インバータ１３４及び１３５よりなるフリ
ツプフロツプによつてラツチされたVA SRCE
（Ｙ）仮想アドレスソース信号が既に入力されて
いたならば、インバータ１３４の出力はローとな
り、インバータ１３５の出力はハイとなる。この
ため、インバータ１３４はトランジスタ１３９を
オフし、インバータ１３５はトランジスタ１３７
をオンする。VA SRCE（Ｙ）信号が現在入力さ
れるならば、トランジスタ１３８をオンし、イン
バータ１４０はトランジスタ１３６をオフする。
トランジスタ１３６及び１３９がオフされている
ため、ライン１８１及び接地間には電流経路は無
い。このため、ラインは、プリチヤージ電圧レベ
ルのままとなる。 同様に、インバータ１３４及び１３５よりなる
フリツプフロツプによつてラツチされたVA
SRCE（Ｙ）仮想アドレスソース信号が既に打ち
消されていたならば、インバータ１３４の出力は
ハイとなり、インバータ１３５の出力はローとな
る。このため、インバータ１３４はトランジスタ
１３９をオンし、インバータ１３５はトランジス
タ１３７をオフする。変換の間VA SRCE（Ｙ）
信号が現在打ち消されるならば、トランジスタ１
３８はオフし、インバータ１４０はトランジスタ
１３６をオンする。トランジスタ１３７及び１３
８がオフされているため、ライン１８１及び接地
間には電流経路は無い。この状態では、ライン１
８１もまた、プリチヤージ電圧レベルのままとな
る。 インバータ１３４及び１３５よりなるフリツプ
フロツプによつてラツチされたVA SRCE（Ｙ）
仮想アドレスソース信号が既に入力されていたな
らば、トランジスタ１３９はオフとなり、トラン
ジスタ１３７はオンとなる。変換中、VA SRCE
（Ｙ）信号が現在打ち消されているならば、トラ
ンジスタ１３８はオフとなり、トランジスタ１３
６はオンとなる。これにより、電流経路がトラン
ジスタ１３６及び１３７を介してライン１８１及
び接地間に存在し、それでライン１８１上の電圧
が接地電圧レベルに低減される。もし以前にラツ
チされたVA SRCE（Ｙ）仮想アドレスソース信
号が打ち消され、変換中に入力されているなら
ば、電流経路がトランジスタ１３８及び１３９を
介してライン１８１及び接地間に存在し、そのた
めライン１８１上の電圧はまた接地電圧レベルに
低減される。 従つて、もし変換中のVA SCRE（Ｙ）仮想ア
ドレスソース信号の状態がエントリー書込み時の
ものと同一であるならば、セル１３１はライン１
８１を接地電圧レベルから分離して、プリチヤー
ジ電圧レベルに保つ。即ち、セル１３１において
２状態が同一ならば、セルはPTE HIT（Ｘ）ペ
ージテーブルエントリーヒツト信号が入力される
のを許可する。他方、２状態が異なれば、ライン
１８１は低電圧レベルに引き下げられる。即ち、
PTE HIT（Ｘ）ページテーブルエントリーヒツ
ト信号が打ち消される。連想記憶メモリ１１０の
エントリー内の全てのセル１３１がライン１８１
に接続されているならば、入力されるPTE HIT
（Ｘ）ページテーブルエントリーヒツト信号のた
めに、状態はそれらの全てにマツチしなければな
らない。 PTE HIT（Ｘ）信号が入力されると、ヒツト
バツフア１１１内のトランジスタ１８４はオンさ
れる。PH2フエース２クロツク信号が次ぎに入
力される時、トランジスタ１８５もオンされ、効
果的にライン１８３は正電圧供給Vddに接続され
る。入力されたHIT SEL（Ｘ）ヒツトセレクト
信号は、ページフレーム番号回路１１２内のセル
１４１中のトランジスタ１８６をオンして、セル
１４１に記憶されたページフレーム番号ビツト状
態を示すバツフアトランジスタ１８７の出力をラ
イン１４３に供給する。出力は、アンプ１９０に
よつて増幅されてバス３４の一ラインに供給され
る。 バツフアトランジスタ１８７の出力は、セル１
４１に記憶されたページフレーム番号のビツト状
態を示す。即ち、ビツトが打ち消されれば、イン
バータ１４４はトランジスタ１８７をオンする。
HIT SEL（Ｘ）ヒツトセレクト信号がオンされ
ているトランジスタ１８７に入力される時、電流
経路はライン１４３からトランジスタ１８６及び
１８７を介して接地側に形成され、PFN（Ｙ）ペ
ージフレーム番号（ビツトｙ）信号を無効とす
る。他方、以前に記憶されたビツトが入力される
と、インバータ１４４はトランジスタ１８７をオ
フし、その結果、例えトランジスタ１８６がオン
しても、プリチヤージライン１４３は高電圧レベ
ルに維持され、PFN（Ｙ）信号は入力される。 一時的に、VA SRCE仮想アドレスソース信号
の連想記憶メモリへの伝送に伴つて、デコータ１
２１は、Ｐ CODE（７：０）保護コード信号を
保護ロジツク１１３へ伝送する。上記の如く、一
実施例においてＰ CODE（７：０）保護コード
信号の内の一つが入力されて、プロセツサ及び起
こるべき（書込み又は読出し）処理の電流保護レ
ベルモードを確定する。他のＰ CODE（７：０）
保護コード信号は無視される。 第４Ｂ−２図を参照して、保護ロジツク１１３
内のセル１５１は、セルから伝送されるＰ
CODE（Ｚ）保護コード信号によつて制御される
トランジスタ１５６、及びインバータ１５４及び
１５５からなるフリツプフロツプによつて制御さ
れるトランジスタ１５７を含む。２つのトランジ
スタ１５６及び１５７は、エントリーと連結する
ACCESS（Ｘ）アクセス信号を伝送するライン１
８３間に直列に接続される。 トランジスタ１５７の状態、即ち、それがオン
又はオフされているかは、インバータ１５４の出
力により、この出力はまたエントリーが最後に書
込まれた時のPROT DEC（Ｗ）保護復号信号の
状態に応じている。即ち、PROT DEC（Ｗ）保
護復号信号が入力されると、インバータ１５４か
らの出力信号は打ち消され、トランジスタ１５７
はオフされる。他方、PROT DEC（Ｗ）保護復
号信号が打ち消されると、インバータ１５４から
の出力信号が入力され、トランジスタ１５７はオ
ンされる。 同様に、トランジスタ１５６の状態はＰ
CODE（Ｚ）保護コード信号の状態に応ずる。Ｐ
CODE（Ｚ）保護コード信号が入力されると、
トランジスタ１５６はオンし、一方、その信号が
打ち消されると、トランジスタ１５６はオフす
る。 トランジスタ１５６及び１５７は、ライン１８
３の状態を制御し、これにより、伝送された
ACCESS（Ｘ）信号の入力及び打ち消された状態
を制御する。もし両方のトランジスタ１５６及び
１５７がオンされると、セル１５１を介して電流
経路がライン１８３及び接地間に存在し、従つ
て、ACCESS（Ｘ）信号が打ち消される。他方、
トランジスタ１５６又は１５７の一方がオフされ
ると、ライン１８３及び接地間にはセル１５１を
介する電流経路が存在しない。保護ロジツク１１
３内のエントリー中の他のセルを介する電流経路
が存在しないと、ACCESS（Ｘ）信号は入力され
る。 セル１５１は基本的に、インバータ１５４及び
１５５からなるフリツプフロツプによつて以前に
ラツチされ、以前に書込まれたPROT DEC（Ｗ）
復号保護信号とアクセス要求中にデコーダ１２１
によつて供給されたＰ CODE（Ｚ）信号間の比
較を行う。特に、デコータ１２１からのＰ
CODE（Ｚ）信号が入力され、デコータ１２０か
らの以前にラツチされたPROT DEC（Ｗ）復号
保護信号が無視される場合のみに、セル１５１は
ACCESS（Ｘ）信号を無視し、これにより、プロ
セツサ３０が十分に高い特権レベルで動作してい
ないことを示す。 HIT SEL（Ｘ）ヒツトセレクト信号および
ACCESS（Ｘ）信号はANDゲード１９０に供給
される。もしHIT SEL（Ｘ）ヒツトセレクト信
号及びACCESS（Ｘ）信号の両方が入力されれ
ば、ANDゲート１９０は変換バツフア２６０用
のNO STALL（Ｘ）信号を発生して、プロセツ
サ３０は、セツト１１５内のエントリーのTB.V
変換バツフア２６０バリツドフラツグ及びセツト
１１６内のPTE.Vページテーブルエントリーバ
リツドフラツグが下記のように調整されることを
示す。他方、NO STALL信号が入力されない
と、プロセツサ３０内の他の回路は正確な動作を
行う。特に、HIT SEL（Ｘ）ヒツトセレクト信
号が入力されないと、他の回路はメモリ１１（第
１図）からページテーブルエントリーを得て、変
換を行う。一時的に、メモリ１１から得られたペ
ージテーブルエントリーは、NLU最後に使用さ
れないフラツグ１１４を使用して、変換バツフア
２６０（第４Ａ図）内のエントリーへ書込まれ
る。 他方、ACCESS（Ｘ）信号が打ち消されると、
インバータ１９１は入力信号をANDゲート１９
２の一方の入力側に供給する。対応するHIT
SEL（Ｘ）ヒツトセレクト信号が入力されて、連
想記憶メモリ１１０内の一致を示すと、ANDゲ
ート１９２は動作してACC VIOL（Ｘ）アクセス
侵害信号を入力して、プロセツサ３０は要求され
たアクセス動作を行うための要求オペレーテイン
グ保護レベルモードを有さないことを示す。プロ
セツサは、アクセス侵害に応じて従来のリカバリ
ー動作を行うことが出来る。 記載された如く、NO STALL（Ｘ）信号が入
力される時、プロセツサ３０はまた、TB.V変換
バツフア２６０バリツドフラツグ１１５及び
PTE.Vページテーブルエントリーバリツドフラ
ツグ１１６（第４Ａ図）の状態も使用する。フラ
ツグの構造が類似しているので、PTE.Vページ
テーブルエントリーバリツドフラツグ１１６につ
いてのみ詳細に記載する。第４Ｂ−２図を参照し
て、変換バツフア２６０内のページテーブルエン
トリーが有効であるならば、変換バツフア２６０
エントリーが書込まれた時、PTE Ｖ WRTペ
ージテーブルエントリーバリツド書込み信号が入
力され、これにより、インバータ１６４及び１６
５よりなるフリツプフロツプをセツトし、それで
PTE.Vページテーブルエントリーバリツドフラ
ツグをセツトする。その状態において、インバー
タ１６４の入力は高電圧レベルであり、その出力
は低電圧レベルである。 この状態において、インバータ１６６はトラン
ジスタ１６７を調整中に維持する。変換バツフア
２６０エントリーと連動する入力されたHIT
SEL（Ｘ）ヒツトセレクト信号は、ライン１６９
及び接地間にトランジスタ１６７と直列に接続さ
れた他のトランジスタ１６８をオンする。これに
より、セル１６１において両方のトランジスタ１
６７及び１６８がオンされると、接地レベル信号
はライン１６９に供給される。インバータ１７０
は、その信号を高入力PTE Ｖ OUTページテ
ーブルエントリーバリツド出力信号に補足する。 ライン１６９は、変換バツフア２６０（第４Ａ
図）内の全てのエントリー中の全てのセル１６１
内のトランジスタ１６８に対応するトランジスタ
に共通に接続される。これにより、HIT SEL
（Ｘ）信号が変換バツフア２６０エントリーの内
のいくつかに入力され、PTE.Vフラツグがその
変換バツフア２６０エントリーにセツトされて、
両トランジスタ１６７及び１６８がオンされる
と、接地レベル信号がライン１６９に入力され
る。 他方、PTE.Vページテーブルエントリーバリ
ツドフラツグがクリアである、即ち、以前に書込
まれたPTE Ｖ WRTページテーブルエントリ
ーバリツド書込み信号が無視されると、トランジ
スタ１６７はオフされ、これにより、ライン１６
９は接地から隔離される。ライン１６９が変換動
作に先立つてプリチヤージされると、インバータ
１７０からのPTE Ｖ OUTページテーブルエ
ントリー出力信号は打ち消される。 PTE.Mページテーブルエントリー修飾フラツ
グ１１７は、PTE.Vページテーブルエントリー
バリツドフラツグ１１６と同様に構成され、その
動作も同様である。しかし、PTE.Mフラツグは、
メモリ１１内のページが書込まれる時にのみ入力
されるPTE Ｍ WRTページテーブルエントリ
ー修飾書込み信号に応じて調整される。セル１７
１（第４Ｂ−２図）は、PTE.Mページテーブル
エントリーフラツグ１１７の一つの一実施例を示
す。 ページフレーム番号が回路１１２（第４Ａ図）
によつて伝送され、NO STALL信号が発生され
た後、プロセツサは、トランジスタ１８５（第４
Ｂ−１図）をオフしてPH4クロツク信号を入力
し、トランジスタ１９３をオンするPH2クロツ
ク信号を否定する。トランジスタ１９３は接地レ
ベル信号をライン１８２に供給して、入力される
HIT SEL（Ｘ）信号を否定する。 その後、プロセツサはPH4クロツク信号を否
定し、変換バツフア２６０（第４Ａ図）は他の仮
想アドレス入力可能となる。 仮想アドレスの物理的アドレスへの変換に必要
なページフレーム番号の選択及び伝送と同時に、
アクセスするために、新たな変換バツフア２６０
はプロセツサが十分なオペレーテイング特権レベ
ルモードで動作しているかどうかの決定を可能と
する。従来の公知の変換バツフアでは、保護フイ
ールドのエンコードされた内容は、ページフレー
ム番号と共に変換バツフアから伝送され、その時
に、プロセツサが作動するのに必要なオペレーテ
イング特権レベルモードを有しているかどうかの
決定がなされた。プロセツサがアクセスするのに
必要なオペレーテイング特権レベルモードで動作
していなければ、このことがプロセツサのアクセ
ス侵害の認知を遅らせていた。 キヤツシユロジツク 上記の如く、プロセツサ３０は、最も最近メモ
リ１１に入力された少なくともいくつかのデータ
のコピーを記憶するキヤツシユメモリ３５（第１
Ｂ図）を含む。その時のデータがメモリ１１のア
ドレス位置から発生される時、プロセツサ３０
は、先ずキヤツシユメモリ３５がそのアドレス位
置のデータのコピーを含むかどうかを決定する。
第５図は、キヤツシユが確定されたデータを含む
かどうかを決定し、また、バスインターフエース
ユニツト３３の制御の下、データをインターナル
IDALバス３４へ伝送するキヤツシユメモリ３５
内の回路の機能ブロツク図を示す。 第５図を参照して、キヤツシユ３５は、一の特
定の実施例において、フラツグセツト４２Ａ，４
２Ｂ、タツグセツト４１Ａ，４１Ｂ及びデータ記
憶エリア３８Ａ，３８Ｂに分割される64個のエン
トリーを各々含む２個のデータ記憶セツト３９Ａ
及び３９Ｂを含む。タツグセツト４１Ａ及び４１
Ｂの各エントリーはまた、各々のタツグセツトに
記憶されるタツグ情報の保全性を検査するパリテ
イビツトを含む。データ記憶エリア３８Ａ及び３
８Ｂの各エントリーは２ワード、又は８ビツトの
データを記憶し、その一ワードは高次ワードで、
他のワードは低次ワードよりなる。 キヤツシユメモリ３５は、２方向セツト連想キ
ヤツシユとして構成され、そこでアドレスの低次
部分はデータ記憶セツト３９Ａ及び３９Ｂの各々
の64個のエントリーの内の一つを示す。キヤツシ
ユ３５内のデータ記憶セツト３９Ａ及び３９Ｂの
内の一つのエントリーがメモリ１１からのデータ
と共に書込まれる時、物理的アドレスの低次部分
はデータが書込まれるデータ記憶セツト内のエン
トリーを確定し、物理的アドレスの高次部分は、
パリテイビツトと共に、タツグセツト４１Ａ又は
４１Ｂに記憶される。 ソースレジスタ２５７（第１Ｂ図）内のレジス
タ３００において、仮想アドレスは、記載された
実施例では、高次部分をなすビツト（31：９）及
び低次部分をなすビツト（８：０）を伴つた32ビ
ツトよりなる。高次部分はVA SRCE（31：９）
仮想アドレスソース信号として、ページフレーム
番号を発生してそれをキヤツシユメモリ３５内の
ページフレーム番号レジスタ３０２へ伝送する変
換ロジツク３０１へ伝送される。ロジツク３０１
は、第４Ａ図、第４Ｂ−１図及び第４Ｂ−２図と
関連して上述された変換バツフア２６０よりな
り、それはまた仮想アドレスの高次部分からペー
ジフレーム番号を発生する他の従来のメカニズム
よりなる。仮想アドレスのビツト（８：０）は、
アドレス変換中は変化しない。 仮想アドレスの低次部分のビツト（８：３）
は、VA SRCE（８：３）仮想アドレスソース信
号として、レジスタ３００からデータ記憶セツト
３９Ａ及び３９Ｂへ伝送される。VA SRCE
（８：３）仮想アドレスソース信号は、両方のデ
ータ記憶セツト内の64個のエントリーの内の一つ
を確定する。VA SRCE（８：３）仮想アドレス
ソース信号の入力に応じて、確定されたエントリ
ーの内容は、各データ記憶セツトから伝送され
る。 即ち、データ記憶セツトＡ内の選択されたエン
トリーの内容は、VALID SET Ａ及びTAG＋
PARITY SET Ａ信号として、コンパレータ３
０３に伝送される。確定されたエントリーの高次
ワードはHIGH Ａ信号としてマルチプレクサー
３０４へ伝送され、低次ワードはLOW Ａ信号と
してマルチプレクサー３０４へ伝送される。マル
チプレクサーは、レジスタ３００のビツト２に対
応するVA SRCE2仮想アドレスソース信号によ
つて制御される。VA SRCE2仮想アドレスソー
ス信号に応じて、マルチプレクサー３０４は、入
力信号の一つをDATA SET Ａ信号としてゲー
トドライバー３１０へ供給する。 同様の信号は、データ記憶セツト３９Ｂからコ
ンパレータ３０５及びマルチプレクサー３０６
へ、VA SRCE（８：３）仮想アドレスソース信
号によつてそこで確定されたエントリーに基づい
て、伝送される。マルチプレクサー３０６はま
た、VA SRCE2仮想アドレスソース信号によつ
て制御されて、データ記憶エリア３８Ｂからの
HIGH Ｂ又はLOW Ｂ入力信号の内の一つを、
DATA SET Ｂ信号としてゲートドライバー３
１１へ供給する。 レジスタ３０２内のページフレーム番号もコン
パレータ３０３及び３０５に伝送される。ページ
フレーム番号も、またコンパレータ３０３及び３
０５に伝送されるPARパリテイ信号を発生する
パリテイ発生器３０７へ伝送される。レジスタ３
０２からのページフレーム番号及びパリテイ発生
器３０７からのPARパリテイ信号がTAG＋
PARITY SET Ａ信号に対応し、フラツグセツ
ト４１ＡからのVALID SET Ａ信号が入力され
ると、コンパレータ３０３はSET Ａ HIT信号
を入力する。同様に、レジスタ３０２からのペー
ジフレーム番号及びパリテイ発生器３０７からの
PARパリテイ信号がTAG＋PARITY SET Ｂ
信号に対応し、フラツグセツト４１Ｂからの
VALID SET Ｂ信号が入力されると、コンパレ
ータ３０５はSET Ｂ HIT信号を入力する。 SET Ａ HIT及びSET Ｂ HIT信号が、そ
のSET Ａ HIT及びSET Ｂ HIT信号の内の
一方が入力されると、入力HIT信号を発生する
ORゲート３１２へ供給される。HIT信号はバス
インターフエースユニツト３３へ伝送され、キヤ
ツシユメモリ３５がレジスタ３００内の仮想アド
レスによつて確定されたデータを含むことを示
す。それに対応して、バスインターフエースユニ
ツト３３は、IDAL CACHE XMITインターナ
ルバスキヤツシユ伝送信号を入力する。 コンパレータ３０３からのSET Ａ HIT信号
は、入力時、ANDゲート３１３の入力も励磁す
る。IDAL CACHE XMITインターナルバスキ
ヤツシユ伝送信号が入力されると、ゲートドライ
バー３１０は、マルチプレクサー３０４からの
DATA SET Ａ信号をインターナルIDALバス３
４へ供給する。同様に、コンパレータ３０５から
のSET Ｂ HIT信号は、入力時、ANDゲート
３１４の入力も励磁し、IDAL CACHE XMIT
インターナルバスキヤツシユ伝送信号が入力され
ると、ゲートドライバー３１１は、マルチプレク
サー３０６４からのDATA SET Ｂ信号をイン
ターナルIDALバス３４へ供給する。 第５図に示されたキヤツシユメモリ３５の配置
には、種々の利点がある。第一に、第５図に示さ
れたキヤツシユメモリ３５が２方向セツト連想キ
ヤツシユである間、第５図の各セツトに示された
如く、追加セツト用の追加回路を具備するのみ
で、それは非常に簡単にｎ方向（「ｎ」は整数）
セツト連想キヤツシユに拡張される。また、仮想
アドレスの物理的アドレスへの変換中、同時に高
次ビツト（31：９）の変換が行われてページフレ
ーム番号を発生する時、初期において一定に保た
れる仮想アドレスのビツト（８：３）に基づいて
データ記憶セツト３９Ａ及び３９Ｂにアクセスす
ることにより、ビツト又はミスの決定を非常に迅
速に行うことが出来る。必要とされるデータがキ
ヤツシユメモリ３５内にある場合、データはそこ
から迅速に得られ、それが内場合、バスインター
フエースユニツト３３は、ページフレーム番号が
発生された直後にデータ用修正動作を初期化出来
る。 バスインターフエース回路３３ プロセツサ３０の一実施例におけるバスインタ
フエース回路３３が第６図に示される。第６図を
参照して、バスインタフエース回路３３は、バス
１３（第１Ａ図）を制御するステートマシーン２
７０及びインターナルIDALバス３４の動作を制
御する第２のステートマシーン２７１を含む。２
つのステートマシーン２７０及び２７１は、下記
の如く、ステートマシーン２７０にバス１３の動
作が必要であることを示す種々のフラツグ及び制
御信号と、ステートマシーンによつて供給されて
動作の完了をステートマシーン２７１に示す応答
信号とを除いて、独立して動作する。 インターナルIDALバス３４を制御するステー
トマシーン２７１は、一般に制御ロジツク２７３
によつて示されるプロセツサ３０内のソース、一
般にバス１３のピン２７４によつて示されるバス
１３上の種々のターミナル、及び制御回路４０
（第１Ｂ図）よりのマイクロ命令からの入力信号
を入力する。ステートマシーン２７１は、フロー
テイングポイントプロセツサ３１と共に転送を制
御する論理回路２７２と、キヤツシユ及びアドレ
ス入力マルチプレクサー２６４（第１Ｂ図）の機
能を制御する種々の信号とを含む、プロセツサ３
０内の制御数の回路へ出力信号を伝送する。ま
た、ステートマシーン２７１の出力信号はフラツ
グ（図示せず）を含むロジツク２７６も制御し、
これは、RD REQ読出要求信号の状態によつて
示されて、読出し処理がペンデイング中であるこ
とを示し、WRT REQ書込要求信号の状態によ
つて示される如く、書込み処理がペンデイング中
であることを示し、BRDCST REQ通信要求信
号の状態によつて示される如く、プロセツサ３０
からフローテイングポイントプロセツサ３１への
オペランド転送がペンデイング中であることを示
す。 制御ロジツク２７６は、オペレーテイングシス
テムの制御の下、読出処理中にバス１３（第１Ａ
図）から入力された或情報がキヤツシユ３５（第
１Ｂ図）に記憶されるべきものであるかどうかも
決定出来る。例えば、オペレーテイングシステム
は、それがキヤツシユ３５において読み出す全て
の情報を記憶するようにプロセツサ３５を調整す
る。また、オペレーテイングシステムはキヤツシ
ユ３５へのプロセツサ命令の記憶は許可せず、キ
ヤツシユで処理されるべきデータの記憶のみを許
可する。しかしながら、一般に、オペレーテイン
グシステムは種々の制御レジスタから入力された
情報の、キヤツシユ３５内の第１Ａ図に示される
システムの他の部分への記憶を許可しないだろ
う。 制御ロジツク２７６は、バス１３より入力され
る情報のキヤツシングを制御するようにCACHE
ACCキヤツシユ可能アクセス信号を調整する。 上記の如く、プロセツサ３０の外部ユニツト
は、転送がライン６１（第１Ａ図）上のCCTLキ
ヤツシユ制御信号の手段によつてキヤツシユされ
るべきものであるかどうかも制御する。 ステートマシーン２７１は、他の制御ロジツク
（図示せず）を直接又は間接に介して、ラツチ２
５０から２５２への書込みデータ及び読出及び書
込アドレスのローデイングも制御し、かつピン２
７４上の信号状態に基づいて入力データラツチ２
５４からの読出データの転送も制御する。 バス１３からの転送を制御するステートマシー
ン２７０は、バスピン２７４からの信号と同様に
RD REQ読出要求、WRT REQ書込要求、及び
BRDCST REQ通信要求信号を入力し、かつバ
ス１３を構成する種々の信号状態を制御する論理
回路２７７へ伝送されるべき信号を発生する。ま
た、ステートマシーン２７０は、制御ロジツク２
８０へ伝送される信号を発生し、またバス１３の
DALデータ／アドレスライン５０への信号供給
及び信号入力が許可されるようにラツチ２５０，
２５１，２５２，２５４及びマルチプレクサー２
５３（第１Ｂ図）の動作を制御する。読出処理が
完了した後、ステートマシーン２７０は、制御ロ
ジツク２７６にRD REQ読出要求信号の打ち消
しを可能とさせるCLR RD FLAGSクリア読出
フラツグ信号も入力する。 この背景の下、第６図に示されるバス制御回路
３３の動作が説明される。書込処理中、制御回路
４０により可能とされる如く、DMA OR WRT
PND（DMA又は書込みペンデイング）信号が制
御ロジツク２７３によつて入力されていないなら
ば、ステートマシーン２７１は先ず書込みアドレ
スラツチ２５１（第１Ｂ図）へ書き込まれるべき
アドレスの位置をロードして、その位置がキヤツ
シユ３５（第１Ｂ図）内にキヤツシユされるかど
うかを決定する。DMA OR WRT PND信号が
入力されれば、第１Ａ図に示されたシステムの他
のユニツトがバス１３を使用するか、又はステー
トマシーン２７１は書込みアドレス及びデータ
が、バス１３を介して転送されなかつたラツチ２
５１及び２５０（第１Ｂ図）へ各々ロードされる
のを可能とした。 DMA OR WRT PND（DMA又は書込みペン
デイング）信号が制御ロジツク２７３によつて入
力されていないならば、書き込まれるべき位置が
キヤツシユされるかどうかの決定がなされる。も
し位置がキヤツシユされれば、その位置に対応す
るキヤツシユ３５内のエントリーは、新たなデー
タでアツプデートされなければならない。位置が
キヤツシユされるかどうかを決定するために、ス
テートマシーン２７１は、読み出されるべきキヤ
ツシユを可能とするCHACHE FTN（１：０）キ
ヤツシユ機能信号及びマルチプレクサー２６４が
仮想アドレス変換回路３７によつて発生された物
理的アドレスを使用出来るようにするCHACHE
ADRS（１：０）信号を発生する。この動作中、
IDAL CHACHE XMITキヤツシユ伝送信号
（第５図）は、インターナルデータバス３４へ供
給されるべきキヤツシユからのデータを禁止する
ように、拒否される。位置がキヤツシユされれ
ば、HIT信号がANDゲート３１２（第５図）に
入力され、このことが制御ロジツク２７３からの
MISS信号の状態に反映される。 MISS信号が入力されないと、書き込まれるべ
き位置はキヤツシユされる。否定されたMISS信
号に応じて、ステートマシーン２７１は、キヤツ
シユ書込み動作を可能とするCHACHE FTN
（１：０）キヤツシユ機能信号及びマルチプレク
サー２６４が仮想アドレス変換回路３７によつて
発生された物理的アドレスを使用出来るようにす
るCHACHE ADRS（１：０）信号を発生する。
これと同時に、キヤツシユエントリーに書き込ま
れたデータは書込データラツチ２５０（第１Ｂ
図）に記憶され、制御ロジツク内のフラツグは入
力されたWR REQ書込要求信号を発生するよう
に調整される。この動作中、MBOX SALL信号
は、仮想アドレス変換回路の動作を不可能とする
よう入力される。 他方、MISS信号が入力されると、書込み位置
がキヤツシユされる。入力MISS信号に応じて、
ステートマシーンは、書込データの書込データラ
ツチ２５０（第１Ｂ図）でのラツチを可能とし、
かつWRT REQ信号の制御ロジツク２７６によ
る入力を可能とする。また、CHACHE ADRS
（１：０）キヤツシユアドレス信号は、リフレツ
シユカウンター２６２（第１Ｂ図）をインクリメ
ントさせ、かつマルチプレクサー２６４がフラツ
グ４２へアドレスを供給して、タツグ４１及びデ
ータ記憶３８（第１Ｂ図）にそれらをリフレツシ
ユさせるのを可能とするように、調整される。こ
の動作の間、仮想アドレス変換回路が他の物理的
アドレスを製造するのを防止するよう動作するの
を不可能とするように、MBOX STALL信号も
入力される。 書込処理が完了した後、DMA OR WRT
PND（DMA又は書込みペンデイング）信号が拒
否される。このことにより、他のアドレス及び書
込みデータがラツチ２５０及び２５１（第１Ｂ
図）ヘロードされる。リフレツシユ動作もまた可
能とされる。 読出処理中にステートマシーン２７１によつて
実行又は可能とされる動作は、要求された情報が
命令又はデータか、及び要求情報がキヤツシユ３
５（第１Ｂ図）内にあつたか否かによる。アドレ
スにより確定された位置がキヤツシユされる場
合、及びキヤツシユエントリーを使用不可能とす
るタツダ４１Ａ，４１Ｂ又はデータ３８Ａ，３８
Ｂ（第５図）の一方にパリテイエラーが無い場合、
情報はキヤツシユ内にある。命令を撤回するため
に読出処理が要求され、この場合、制御ロジツク
２７３はIB REQ命令バツフア要求信号を入力す
る。さもなければ、制御回路４０はRD読出し信
号を入力する。要求情報がキヤツシユ３５内に無
ければ、制御ロジツク２７３もREAD MISS信
号を入力する。READ MISS信号は、第５図に
示されたHIT信号の完了を示す。 制御回路４０から入力されたRD読出信号又は
IB REQ命令バツフア要求信号の入力に応じて、
ステートマシーン２７１は、キヤツシユ読出しを
可能とするCHACHE FTN（１：０）キヤツシユ
機能信号及びマルチプレクサー２６４（第１Ｂ
図）が仮想アドレス変換回路３７からのアドレス
を使用出来るようにするCHACHE ADRS（１：
０）信号を発生する。同時に、ステートマシーン
２７１は、読出しアドレスラツチ２５２にロード
されるべき仮想アドレス変換ロジツクからのアド
レスを可能とするARM ADRS ATRアームアド
レスストリーブ信号を入力する。その動作がIB
REQ信号に応じていたならば、制御ロジツクの
フラツグを可能とし、PREV IB REQ前命令バ
ツフア要求信号の入力を可能とするINIT IB
REQ初期命令バツフア要求信号もステートマシ
ーン２７１は入力する。情報がキヤツシユ３５内
にあれば、ステートマシーン２７１は、情報がキ
ヤツシユ３５から、第５図と関連して上記した如
く、オペレーシヨンターミネートへ供給されるの
を許可する。 情報がキヤツシユ３５内に無い場合、及び
DMA OR WRT PND（DMA又は書き込みペン
デイング）信号が入力される場合、ステートマシ
ーン２７１は、プロセツサ３０をストールする
STALL MBOX STALL信号の両方及びリフレ
ツシユ動作を許可するCACHE ADRS（１：０）
信号を入力する。このストールにより、読出処理
が実行される前に書込処理が完了する。 DMA OR WRT PND（DMA又は書き込みペ
ンデイング）信号が拒否される場合、読出処理が
進む。ステートマシーン２７１は、RD REQ読
出要求信号の制御ロジツク２７６への入力を可能
とする。ステートマシーン２７１は、その後、
CACHEABLE，CCTLキヤツシユ制御、RDYレ
デイ及びERRエラー信号を監視して、読出処理
の最後を決定する。もしCACHEABLE又は
CCTLキヤツシユ制御信号が情報はキヤツシユさ
れるべきではないことを示すならば、バス１３を
介して一つの転送がある。他方、もし情報がキヤ
ツシユされるべきであるならば、２つの転送が要
求され、キヤツシユエントリー（第５図）におい
て、一方は低ワード用、他方は高ワード用とな
る。 もし転送がキヤツシユされるべきであれば、
RDYレデイ信号の入力時、もしDAL PAR
ERRパリテイエラー信号が入力されず、入力情
報にはパリテイエラーが無いことが示されれば、
ステートマシーン２７１はマルチプレクサ２６４
（第１Ｂ図）がキヤツシユ３５内のエントリーを
選択するために仮想アドレス変換回路からのアド
レスを使用出来るものとし、情報を選択された高
又は低ワードの内の一方にロードされ得るものと
する。情報がロードされるべきキヤツシユ３５内
のワードは、VA2仮想アドレスビツト（第５図
参照）の状態に応ずる。情報は、その後、データ
経路３６（第１Ｂ図）に供給される。 DAL PAR ERRパリテイエラー信号が入力さ
れる場合、又はERRエラー信号がライン５５
（第１Ａ図）に入力され、トラスフアー内に稼働
する他のユニツトによるエラーレスポンスを示す
場合、処理は、PREV IB REQ前命令バツフア
要求信号が入力されるかどうかによる。そうであ
るならば、制御回路４０（第１Ｂ図）は、入力さ
れたIB FILL ERR命令バツフアフイルエラー信
号によつて促されて、それが正確な動作を行うこ
とを許可する。PREV IB REQ前命令バツフア
要求信号が入力されなければ、STALL及び
MBOX STALL信号は入力されてプロセツサ３
０をストールし、TRAP REQトラツプ要求信号
が入力されて、これによりプロセツサ制御回路４
０は選択されたリカバリー動作を許可する。 入力情報がキヤツシユされる場合、及びデータ
が入力されるにつれてERRエラー信号はDAL
PAR ERRパリテイエラー信号が入力される場
合、ステートマシーン２７１は第２のワードをキ
ヤツシユ３５に入力して記憶させることを可能と
する。第２のワードが適切に入力されると、それ
は上記の如くキヤツシユ３５内に記憶される。ス
テートマシーン２７１は、マルチプレクサー２６
４に仮想アドレス変換回路３７からのアドレスの
使用を可能とするCACHE ADRS（１：０）キヤ
ツシユアドレス信号、及び第２ワードのキヤツシ
ユエントリーへの記憶を可能とするCACHE
FTN（１：０）キヤツシユ機能信号を発生する。
ステートマシーン２７１は、しかるに、情報のデ
ータ経路３６への転送を可能としない。 他方、ERRエラー信号又はDAL PAR ERRパ
リテイエラー信号が入力されると、MBOX
STALL信号が入力されて仮想アドレス変換回路
３７をストールし、第１ワードが書き込まれるキ
ヤツシユ内のエントリーが無効にマークされる。
同時に、CACHE ADRS（１：０）は、マルチプ
レクサー２６４がキヤツシユ３５の内容をリフレ
ツシユし、カウンターをインクリメントするため
にリフレツシユカウンター２６２からのリフレツ
シユアドレスを使用するように、調整される。 ステートマシーン２７１は、ステートマシーン
２７１が情報のキヤツシユ３５への書き込み及び
読み出しを可能としないならば、リフレツシユ動
作の実行を可能とする。処理の発生を可能とする
ために、ステートマシーン２７１は、マルチプレ
クサー２６４がリフレツシユカウンター２６２か
らのリフレツシユアドレス信号を使用して、従来
の方法で記憶回路３８，４１及び４２（第１Ｂ
図）の内容をリフレツシユすることを可能とする
CACHE ADRS信号を発生させる。 ステートマシーン２７１はまた、キヤツシユ３
５内のエントリーが、制御ロジツク２７３からの
DMA INV REQ無効要求信号に応じて、無効と
されるのを可能とする。第１Ｂ図と関連して上記
した如く、入力CCTLキヤツシユ制御信号及び入
力ADRS STRアドレスストローブ信号の両者が
第１Ａ図に示したシステム内の他のユニツトによ
つて入力される時、その両信号の一致に応じてこ
の信号が発生される。他のユニツトがメモリ１１
と共にDMR（直接メモリアクセス）動作を行う
時、これが起こり、それによりDMG直接メモリ
グラント信号が入力される。もし他のユニツトが
キヤツシユ３５によりキヤツシユされるメモリ１
１内の位置へデータを転送するならば、キヤツシ
ユエントリーは無効としてマークされる。第１Ｂ
図を参照して、DMG及びADRS STRアドレス
ストローブ信号の一致に応じて、ANDゲート４
０１は入力データラツチ２５４に、この場合はア
ドレス信号である信号をDALデータ／アドレス
ライン５０上へのラツチを可能とする。 DMA INV REQ無効要求信号に応じて、ステ
ートマシーン２７１は、最初に、キヤツシユから
のデータがインターナルバス３４上へ供給される
のを許可することなしに、入力データラツチ２５
４内のアドレスを使用してキヤツシユ３５の読出
動作の実行を行う。もし、MISS信号が入力され
れば、位置はキヤツシユされず、更に何も起こら
ない。 しかし、もしMISS信号が否定されると、入力
データ・ラツチ２５４中のアドレスによつて識別
されるロケーシヨンはキヤツシングされ、そして
状態マシンは、キヤツシユ無効化動作を開始す
る。この時、状態マシンは、無効化動作を可能に
するキヤツシユ・フアンクシヨン信号CACHE
FTN（１：０）および無効化に際して、マルチプ
レクサ２６４が入力データ・ラツチの内容を使用
することを可能にするキヤツシユ・アドレス信号
CACHE ADRS（１：０）を発生させる。 状態マシン２７０は、バス１３からのキヤツシ
ユ制御信号CCTL、直接メモリ・リクエスト信号
DMR、レデイ信号RDYおよびエラー信号ERR、
制御ロジツク２７６からの読出しリクエスト信号
RD REQ、書込みリクエスト信号WRT REQ、
ブロードキヤスト・リクエスト信号BRDCST、
およびキヤツシング可能アクセス信号CACHE
ACC、ならびに直接メモリ・アクセス禁止信号
INH DMAおよびアーム読出しリクエスト信号
ARM RD REQに反応して動作する。もし状態
マシン２７０が、第１図に示すシステム内の別の
ユニツトがバス１３を介しての転送を希望してい
ることを示す表明された直接メモリ・リクエスト
信号DMRを受信してさらに、DMA禁止信号
INHDMAまたはブロードキヤスト・リクエスト
信号BRDCST REQが表明されない限りは、こ
のマシンは、直接メモリ認可デイスエイブル信号
DIS DMGを否定し、次にこの否定された信号
は、制御ロジツク２７７が直接メモリ認可信号
DMGを表面することを可能にする。この表明さ
れた直接メモリ認可DMGは、別のユニツトがバ
ス１３を介して転送を実行することを可能にす
る。さらにそのうえ、状態マシン２７０は、
DATA IN信号を表明するが、この信号は、これ
らのラインを条件付けするために、DAL制御ロ
ジツク２８０によつて、システム内の他の装置が
DALデータ／アドレス・ライン５０を使用でき
るようにする。状態マシン２７０はさらにTRI−
STATE STR信号を表面するが、この信号は、
制御ロジツク２７７が、他の装置がデータ・スト
ローブ信号DATA STR、アドレス・ストローブ
信号ADRS STRおよび転送タイプ信号TR
TYPEを使用することを可能にする。 そうする代わりに、もしシステム内の他のどの
装置もバス１３を介して転送することがない場合
には、状態マシン２７０が、制御ロジツク２７６
からのRD REQ信号、WRT REQ信号、および
ブロードキヤスト・リクエスト信号BRDCST
REQ信号に反応してバス１３上での転送を可能
にしてもよい。もし書込みリクエスト信号WRT
REQが表明され、それぞれラツチ２５１および
ラツチ２５０（第１Ｂ図を参照）内の書込みアド
レスおよび書込みデータが示された場合、仮に
DMR信号が表明されていなければ、状態マシン
２７０は、マルチプレクサ２５３が、ラツチ２５
１からの書込みアドレスをDALデータ／アドレ
ス・ライン５０上に結合することを可能にする
DAL CONT（１：０）（DAL内容）信号を発生
させる。同時に、状態マシン２７０はアドレス・
ストローブ・エネイブル信号ADRSS STRENを
表明するが、すると次にこの信号は、制御ロジツ
ク２７７がアドレス・ストローブ信号ADRS
STRを表明することを可能にする。 次に、状態マシン２７０は、（DAL内容）信号
DAL CONT（１：０）を発生するが、この信号
によつてマルチプレクサ２５３は、書込みデー
タ・ラツチ２５０の内容をDALデータ／アドレ
ス・ライン５０上に結合することが可能になる。
状態マシン２７０は同時に、データ・ストロー
ブ・エネイブル信号DATA STR ENを表明する
が、この信号によつて制御ロジツク２７７は、デ
ータ・ストローブ信号DATA STRを表明するこ
とが可能になる。この後で、状態マシンは、レデ
イ信号RDYまたはエラー信号ERRが表明される
まで待ち状態にとどまる。もし表明されたRDY
信号が受信された場合、この動作はアドレス・ス
トローブ・エネイブル信号ADRS STR ENおよ
びデータ・ストローブ・エネイブル信号DATA
STR ENを否定して終了するが、これらの信号
によつて次に、制御ロジツク２７７は、それぞれ
アドレス・ストローブ信号ADRS STRおよびデ
ータ・ストローブ信号DATA STRを否定するこ
とが可能になり、さらに制御ロジツク２７６は
WRT REQ信号を否定することが可能になる。 一方 もし表明されたエラー信号ERRが受信
された場合には、状態マシン２７０は再試行を試
みて、ラツチ２５０からのデータ信号をDALデ
ータ／アドレス・ライン５０上に結合することを
マルチプレクサ２５３に可能にするDAL CONT
（１：０）（DAL内容）信号を発生する。 もしレデイ信号RDYおよびエラー信号ERRの
双方が表明された場合には、再試行の信号が送ら
れ、転送が再度試みられる。 もし他の動作がなにも起こつていない場合に
は、状態マシン２７０は、DAL CONT（１：０）
（DAL内容）信号を発生し、この信号によつてマ
ルチプレクサ２５３は、読出しアドレス・ラツチ
２５２の内容をDALデータ／アドレス・ライン
５０上に結合することが可能になる。これによつ
て状態マシン２７０は、他の信号および条件によ
つて読出し動作の発生が許される時には、読出し
動作を迅速に開始できる。読出し動作の間、読出
しリクエスト信号RD REQが表明されると、状
態マシン２７０はアドレス・ストローブ・エネイ
ブル信号 ADRS STR ENを表明し、次にこの
信号によつて制御ロジツク２７７は、アドレス・
ストローブ信号ADRS STRを表明することが可
能になる。状態マシン２７０は次に、データ・イ
ン信号DATA INを表明し、この信号によつて制
御ロジツク２８０は、システム内の他の装置が
DALデータ／アドレス・ライン５０を使用でき
るようにこれらのラインを条件付けるすることが
可能になる。同時に、状態マシンは、データ・ス
トローブ・エネイブル信号DATA STR ENを表
明し、次にこの信号によつて、制御ロジツク２７
７は、データ・ストローブ信号DATA STRを表
明することが可能になる。 次の動作は、キヤツシング可能アクセス信号
CACHE ACCが制御ロジツク２７６によつて表
明されるか否かに依る。もしこの信号が表明され
れば、検索されたデータはキヤツシング可能であ
り、従つて２ワードがバス１３を介して読出され
る。一方、もしキヤツシング可能アクセス信号
CACHE ACCが表明されないときには、検索さ
れたデータはキヤツシング不可能であり、たつた
１ワードがバス１３を介して読出される。キヤツ
シング可能アクセス信号CHACHE ACCが表明
されない場合には、状態マシン２７０は読出しデ
ータ・ラツチ信号RD DATA LATを表明する
が、この信号は、表明されると、入力ラツチ２５
４（第１Ｂ図を参照）が、DALデータ／アドレ
ス・ライン５０上の信号を受信することが可能に
なる。その後で読出しデータ・ラツチ信号RD
DATA LATが否定されると、信号は入力ラツ
チによつてラツチされる。もしエラー信号ERR
が否定されそして読出しフラグ・クリア信号
CLR RD FLAGSが表明されると、状態マシン
２７０は表明されたレデイ信号RDYに反応して
読出しデータ・ラツチ信号RD DATA LATを
否定する。表明されたCLR RD REQ信号に反応
して、制御ロジツク２７６は読出しリクエスト信
号RD，REQを否定する。 一方、もしキヤツシング可能アクセス信号
CACHE ACCが表明されると、上記のように読
出し動作が実行される。データが入力データ・ラ
ツチ中にラツチされた時にもしキヤツシユ制御信
号CCTLが表明されてない場合、第２の動作も実
行される。 一方、もしキヤツシユ制御信号CCTLが表明さ
れ、転送に携わつている他の装置がデータのキヤ
ツシングを防止していることが表示される場合に
は、第２の動作は実行されない。 状態マシン２７０が直接メモリ・リクエスト信
号DMRの他の装置からの受信に反応して直接メ
モリ認可信号DMGを表明することを禁止するた
めに、状態マシン２７１は、直接メモリ・アクセ
ス禁止信号INH DMAを用いる。直接メモリ・
アクセス禁止信号INH DMAは或る転送中に、
浮動小数点プロセツサ３１によつて表明される
（第１Ａ図を参照）。 制御回路４０からの読出しブロードキヤスト信
号RD BRDCSTおよび基本的ブロードキヤスト
信号BASIC BRDCSTは、状態マシン２７１が、
キヤツシユ３５からまたはデータ・パス３６
（data path ３６）中のレジスタ２５５からの
浮動小数点・オペランドの情報を転送することを
可能にする。制御ロジツク２７６もまた、ブロー
ドキヤスト・リクエスト信号BRDCST REQ信
号を表明することが可能になり、つぎに、状態マ
シン２７０が、この情報を上記のように転送する
ことを可能にする。状態マシン２７１はまた、浮
動小数点プロセツサ・ペンデイング信号FPP
PNDを表明するフラグを設定するように制御ロ
ジツク２７３をエネイブルする。状態マシン２７
１は、浮動小数点プロセツサ３１からの浮動小数
点演算の結果を受信できる状態にあることを
FPPインタフエース回路２７２に示すために、
浮動小数点プロセツサ信号SIG FPPを表明する。
条件コードが上述したようにレデイ状態にある場
合、インタフエース回路２７２はCP OK信号を
表明し、そして、結果データがレデイ状態にある
場合、レデイ信号CP RDYを表明する。レデイ
信号CPRDYに反応して、状態マシン２７１は、
状態マシン２７０が結果データを受信することを
可能にする。もし浮動小数点プロセツサ３１が、
エラー発生信号を送ると、インタフエース回路２
７２はエラー信号CP ERRを表明する。CP OK，
CP RDYまたはERR信号に反応して、状態マシ
ン２７１は、浮動小数点プロセツサ・ペンデイン
グ信号を制御するフラグがリセツトされるように
し、これによつてこの信号を否定する。 バス・インタフエース回路３３は多くの恩典を
与える。第１に、個々が異なつた動作を制御しそ
してフラグを介して通信している２つの状態マシ
ン２７０および２７１を使用することによつて、
回路がかなり単純化される。 さらに、状態マシン２７１によつてキヤツシユ
３５のリフレツシユ動作が可能となり、これによ
つてダイナミツク記憶素子ををその中で使用する
ことができる。こうすることによつて、キヤツシ
ユの物理的な寸法が縮小されたり、または、過去
の場合においてそうであつたように、同じ面積で
より多くの容量をもつキヤツシユ記憶装置を設け
ることが容易となる。 またさらに、バス・インタフエース回路３３
は、キヤツシング可能なデータの検索において、
最初に、プログラムにとつて必要なデータを検索
し、次にキヤツシユのエントリにおける記憶装置
のための他のワードを検索することは評価される
だろう。先行のシステムにおいては、データのワ
ードはメモリ内に記憶されている順序で検索さ
れ、従つて、最初のデータ・ワードがプログラム
が今すぐに必要とするものであるとは限らなかつ
た。これによつて、第２番目のワードが検索され
るまで、処理の再開が遅れた。 さらにそのうえ、インタフエース回路３３は、
書込み動作を保留（ペンデイング）にしたまま
で、読出しアドレスが発生されそして読出しアド
レス・ラツチ２５２にラツチされる程度にまで、
読出し動作の開始を可能にする。読出し動作は、
保留の書込み動作が完了するまで完了されない
が、しかし書込み動作が完了したら、読出しアド
レスは即座に送信することが可能である。 最後に、バス・インタフエース回路はまた、読
出し動作また書込み動作がプロセツサ３０中に設
定されているかどうかに関わらず、第１Ａ図に示
すシステム中の他の装置によつて実行された直接
メモリ・アクセス動作によつて、キヤツシユのエ
ントリを無効にすることを可能にする。すなわ
ち、書込みデータおよび書込みアドレスがそれぞ
れのラツチ２５１および２５０中にラツチされ
（第１Ｂ図を参照）さらに読出しアドレスがラツ
チ２５２中にラツチされている状態で、キヤツシ
ユ・エントリを無効にする動作を、入力ラツチ２
５４中に受信されたDMAアドレスに反応して発
生させることが可能である。このことによつて、
無効化プロセスが単純化される。 上記の説明は、本発明による特定の実施例に限
られたものであつた。しかし、本発明の長所の幾
分かまたは全部を達成してさらに、本発明にたい
して変更および修正を施し得ることが明かであろ
う。従つて、添付クレームの目的は、本発明の真
正の精神およびその範囲内に収まる全てのこのよ
うな変更および修正を保護することである。
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