JP2001256109A - 統合キャッシュポートの制御方法および装置 - Google Patents
統合キャッシュポートの制御方法および装置Info
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
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- G06F12/0857—Overlapped cache accessing, e.g. pipeline by multiple requestors
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 統合キャッシュメモリは多くのアドレス接続
を有し、アドレス競合を検出するために、各々のアドレ
スバスのアドレスを比較するロジックが必要となる。ア
ドレスバスがＮ個である場合、「NＣ2」個すなわち、Ｎ
（Ｎ−１）／２個の比較回路が必要である。アドレスバ
スの数が増加すると、必要な比較回路が増加する。従っ
て比較回路を少なくすることが望まれる。 【解決手段】 本願発明は、マルチプレクサと論理回路
とを備える。マルチプレクサは、複数のアドレスバスに
接続され、制御入力部とメモリ接続部とを有している。
論理回路は制御入力部に結合された出力信号を生成す
る。当該出力信号により複数のアドレスバスのうちの１
つを選択的にメモリに連結することにより課題を解決す
る。
を有し、アドレス競合を検出するために、各々のアドレ
スバスのアドレスを比較するロジックが必要となる。ア
ドレスバスがＮ個である場合、「NＣ2」個すなわち、Ｎ
（Ｎ−１）／２個の比較回路が必要である。アドレスバ
スの数が増加すると、必要な比較回路が増加する。従っ
て比較回路を少なくすることが望まれる。 【解決手段】 本願発明は、マルチプレクサと論理回路
とを備える。マルチプレクサは、複数のアドレスバスに
接続され、制御入力部とメモリ接続部とを有している。
論理回路は制御入力部に結合された出力信号を生成す
る。当該出力信号により複数のアドレスバスのうちの１
つを選択的にメモリに連結することにより課題を解決す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータメモ
リシステムに関する。特に、本発明は、キャッシュメモ
リにアクセスすることに関する。
リシステムに関する。特に、本発明は、キャッシュメモ
リにアクセスすることに関する。
【０００２】
【従来の技術】コンピュータシステムにおいて、プロセ
ッサとメモリとの間のインタフェースは、システムのパ
フォーマンスに対して非常に重要である。高速なメモリ
が非常に高価であるため、一般に、プロセッサをサポー
トするために必要な容量を有するメモリは、プロセッサ
よりかなり低速である。そこで、高速なプロセッサのサ
イクル時間と低速なメモリのアクセス時間との間のギャ
ップを橋渡しするために、キャッシュメモリが利用され
る。キャッシュは、容量の小さい非常に高速なメモリで
あり、メインメモリから頻繁にアクセスされるデータお
よび命令のコピーを格納するために使用される。プロセ
ッサは、この非常に高速なメモリから動作することがで
き、それによってメモリアクセス中に挿入されなければ
ならない待ち状態の数を低減することができる。プロセ
ッサがメモリにデータを要求し、そのデータがキャッシ
ュ内にある場合、キャッシュ読出し「ヒット」が発生
し、メモリアクセスからのデータを、メインメモリにア
クセスする待ち状態のペナルティを招くことなくキャッ
シュからプロセッサに返すことができる。そのデータが
キャッシュ内に無い場合、キャッシュ読出し「ミス」が
発生し、キャッシュが存在しなかった場合に通常行われ
るように、メモリ要求がメインメモリに送られる。キャ
ッシュミスの場合、メインメモリから検索されるデータ
は、プロセッサに供給されると共に、このデータがプロ
セッサによって近い将来再度要求されるという統計的な
可能性によりキャッシュに書込まれる。
ッサとメモリとの間のインタフェースは、システムのパ
フォーマンスに対して非常に重要である。高速なメモリ
が非常に高価であるため、一般に、プロセッサをサポー
トするために必要な容量を有するメモリは、プロセッサ
よりかなり低速である。そこで、高速なプロセッサのサ
イクル時間と低速なメモリのアクセス時間との間のギャ
ップを橋渡しするために、キャッシュメモリが利用され
る。キャッシュは、容量の小さい非常に高速なメモリで
あり、メインメモリから頻繁にアクセスされるデータお
よび命令のコピーを格納するために使用される。プロセ
ッサは、この非常に高速なメモリから動作することがで
き、それによってメモリアクセス中に挿入されなければ
ならない待ち状態の数を低減することができる。プロセ
ッサがメモリにデータを要求し、そのデータがキャッシ
ュ内にある場合、キャッシュ読出し「ヒット」が発生
し、メモリアクセスからのデータを、メインメモリにア
クセスする待ち状態のペナルティを招くことなくキャッ
シュからプロセッサに返すことができる。そのデータが
キャッシュ内に無い場合、キャッシュ読出し「ミス」が
発生し、キャッシュが存在しなかった場合に通常行われ
るように、メモリ要求がメインメモリに送られる。キャ
ッシュミスの場合、メインメモリから検索されるデータ
は、プロセッサに供給されると共に、このデータがプロ
セッサによって近い将来再度要求されるという統計的な
可能性によりキャッシュに書込まれる。
【０００３】キャッシュメモリに格納される個々のデー
タ要素を、「ライン」と言う。キャッシュの各ライン
は、メインメモリ内のデータのアドレス指定可能な１つ
の単位に対応することになっている。このため、キャッ
シュラインはデータからなり、何らかの方法でメインメ
モリのアドレスに関連付けられている。メインメモリの
アドレスをキャッシュデータのラインに関連付ける方法
には、直接マッピング、フルアソシエーションおよびセ
ットアソシエーションがあり、それらはすべて本技術分
野において周知である。
タ要素を、「ライン」と言う。キャッシュの各ライン
は、メインメモリ内のデータのアドレス指定可能な１つ
の単位に対応することになっている。このため、キャッ
シュラインはデータからなり、何らかの方法でメインメ
モリのアドレスに関連付けられている。メインメモリの
アドレスをキャッシュデータのラインに関連付ける方法
には、直接マッピング、フルアソシエーションおよびセ
ットアソシエーションがあり、それらはすべて本技術分
野において周知である。
【０００４】キャッシュの存在はシステム全体に透過的
でなければならず、かかる透過性を達成するために、ラ
イトスループロトコルおよびライトバックプロトコルを
含むあらゆるプロトコルが実現されている。ライトスル
ーアクションでは、格納されるデータは、キャッシュラ
インとメインメモリとに同時に書込まれる。ライトバッ
クアクションでは、格納されるデータは、キャッシュに
は書込まれるが、メインメモリには後に、キャッシュの
ラインがより最近のデータのラインに置換される必要が
ある場合、または別のプロセッサがそのキャッシュされ
たラインを必要とする場合にのみ書込まれる。ライトバ
ックプロトコルでは、ラインは排他的にキャッシュに書
込まれる場合があるため、キャッシュとメインメモリと
の間のコヒーレンシを保持するためにライトバックキャ
ッシュにおけるデータの状態を管理するよう予め措置が
とられなければならない。キャッシュコヒーレンシの保
持は、独立してメモリにアクセスすることができるいく
つかのバスマスタがある場合に、特に困難である。かか
る場合、キャッシュコヒーレンシを保持する周知の技術
にはスヌープキャッシュ方式がある。
でなければならず、かかる透過性を達成するために、ラ
イトスループロトコルおよびライトバックプロトコルを
含むあらゆるプロトコルが実現されている。ライトスル
ーアクションでは、格納されるデータは、キャッシュラ
インとメインメモリとに同時に書込まれる。ライトバッ
クアクションでは、格納されるデータは、キャッシュに
は書込まれるが、メインメモリには後に、キャッシュの
ラインがより最近のデータのラインに置換される必要が
ある場合、または別のプロセッサがそのキャッシュされ
たラインを必要とする場合にのみ書込まれる。ライトバ
ックプロトコルでは、ラインは排他的にキャッシュに書
込まれる場合があるため、キャッシュとメインメモリと
の間のコヒーレンシを保持するためにライトバックキャ
ッシュにおけるデータの状態を管理するよう予め措置が
とられなければならない。キャッシュコヒーレンシの保
持は、独立してメモリにアクセスすることができるいく
つかのバスマスタがある場合に、特に困難である。かか
る場合、キャッシュコヒーレンシを保持する周知の技術
にはスヌープキャッシュ方式がある。
【０００５】キャッシュは、マイクロプロセッサとは無
関係に設計されてよく、その場合キャッシュは、コンピ
ュータシステムの設計中、マイクロプロセッサのローカ
ルバスに配置されプロセッサとシステムバスとの間でイ
ンタフェースされる。しかしながら、プロセッサチップ
上のトランジスタの密度が増大するに従い、プロセッサ
は、メモリアクセス時間を更に低減させるために１つま
たは複数の内部キャッシュを備えるように設計されてよ
い。内部キャッシュは概して小さく、一例としてのサイ
ズは２５６Kb（２６２，１４４バイト）のサイズであ
る。１つまたは複数の内部キャッシュを備えたプロセッ
サを利用するコンピュータシステムでは、メモリアクセ
ス時間を更に向上させるために、しばしばシステムに外
部キャッシュが付加される。外部キャッシュは、概して
内部キャッシュよりかなり大きく、内部キャッシュと共
に使用される場合は、内部キャッシュのみを用いる場合
より全体のヒットの割合が大きくなる。
関係に設計されてよく、その場合キャッシュは、コンピ
ュータシステムの設計中、マイクロプロセッサのローカ
ルバスに配置されプロセッサとシステムバスとの間でイ
ンタフェースされる。しかしながら、プロセッサチップ
上のトランジスタの密度が増大するに従い、プロセッサ
は、メモリアクセス時間を更に低減させるために１つま
たは複数の内部キャッシュを備えるように設計されてよ
い。内部キャッシュは概して小さく、一例としてのサイ
ズは２５６Kb（２６２，１４４バイト）のサイズであ
る。１つまたは複数の内部キャッシュを備えたプロセッ
サを利用するコンピュータシステムでは、メモリアクセ
ス時間を更に向上させるために、しばしばシステムに外
部キャッシュが付加される。外部キャッシュは、概して
内部キャッシュよりかなり大きく、内部キャッシュと共
に使用される場合は、内部キャッシュのみを用いる場合
より全体のヒットの割合が大きくなる。
【０００６】複数レベルのキャッシュを組込んだシステ
ムでは、プロセッサがメモリにデータを要求すると、ま
ず、内部または第１レベルキャッシュがチェックされ、
そのデータのコピーが存在するか否か判断される。そこ
に存在する場合、第１レベルキャッシュのヒットが発生
し、その第１レベルキャッシュがプロセッサに適当なデ
ータを供給する。第１レベルキャッシュのミスが発生し
た場合、第２レベルキャッシュがチェックされる。第２
レベルキャッシュのヒットが発生した場合、データは第
２レベルキャッシュからプロセッサに供給される。第２
レベルキャッシュのミスが発生した場合、データはメイ
ンメモリ（または、存在する場合は更に高レベルのキャ
ッシュ）から検索される。書込み動作も同様であり、上
述した動作の混合および調和が可能である。
ムでは、プロセッサがメモリにデータを要求すると、ま
ず、内部または第１レベルキャッシュがチェックされ、
そのデータのコピーが存在するか否か判断される。そこ
に存在する場合、第１レベルキャッシュのヒットが発生
し、その第１レベルキャッシュがプロセッサに適当なデ
ータを供給する。第１レベルキャッシュのミスが発生し
た場合、第２レベルキャッシュがチェックされる。第２
レベルキャッシュのヒットが発生した場合、データは第
２レベルキャッシュからプロセッサに供給される。第２
レベルキャッシュのミスが発生した場合、データはメイ
ンメモリ（または、存在する場合は更に高レベルのキャ
ッシュ）から検索される。書込み動作も同様であり、上
述した動作の混合および調和が可能である。
【０００７】また、キャッシュは、それらの内容に格納
される情報のタイプに基づいて類別することができる。
例えば、データキャッシュはデータ（すなわち、オペラ
ンド、整数、浮動小数点値、パック表現および他のフォ
ーマットの生データ）を格納する。一方、命令キャッシ
ュは命令（例えば、即値データが命令に組込まれている
か組込まれていない演算コードまたは実行シラブル）を
格納する。別のタイプの情報（例えば、データと命令）
を格納するために１つのキャッシュが利用される場合、
それは統合キャッシュと呼ばれる。統合キャッシュは、
種々のタイプの情報を柔軟に格納し、それによって貴重
なキャッシュメモリ空間のより効率的な利用を達成する
という点で、１つまたは複数の非統合キャッシュより柔
軟性が高い。
される情報のタイプに基づいて類別することができる。
例えば、データキャッシュはデータ（すなわち、オペラ
ンド、整数、浮動小数点値、パック表現および他のフォ
ーマットの生データ）を格納する。一方、命令キャッシ
ュは命令（例えば、即値データが命令に組込まれている
か組込まれていない演算コードまたは実行シラブル）を
格納する。別のタイプの情報（例えば、データと命令）
を格納するために１つのキャッシュが利用される場合、
それは統合キャッシュと呼ばれる。統合キャッシュは、
種々のタイプの情報を柔軟に格納し、それによって貴重
なキャッシュメモリ空間のより効率的な利用を達成する
という点で、１つまたは複数の非統合キャッシュより柔
軟性が高い。
【０００８】統合キャッシュ１００（以下、単にキャッ
シュ１００とする）を図１に示す。キャッシュ１００
は、メモリアレイ１０５を備えており、その各要素は１
単位のデータまたは命令を格納することができる。また
は、キャッシュ１００は、複数のアドレスポートを備え
ている。各アドレスは、アドレスバスを受入れる。アド
レスバスは、データアドレスバス「ＤＡＴＡ」および命
令アドレスバス「ＩＮＳＴ」として交互に示されてい
る。各アドレスバスの幅はＭビットである。所定のアド
レスは、メモリアレイ１０５において１つのキャッシュ
ラインまたはその1ラインのサブセットを一意に識別す
る。競合解消およびアドレスデコーダバンク１１０は、
アドレスバス「ＤＡＴＡ」、「ＩＮＳＴ」のアドレスを
処理する。競合解消処理については後に詳述する。各ア
ドレスバスに対するアドレス復号化処理は、アドレスを
復号化することと、メモリアレイ１０５においてアドレ
ス指定されたワードにアクセスするワードラインを選択
的にアサートすることと、を含み、それによってアドレ
ス指定されたワードがＩ／Ｏモジュール１１５に接続さ
れる。Ｉ／Ｏモジュール１１５は、キャッシュ制御ロジ
ックによって決定されるように、アドレス指定されたメ
モリワードをそれぞれ書込みおよび読出しするためのド
ライバとセンス増幅器とを備えている。Ｉ／Ｏモジュー
ル１１５に連結された１つまたは複数のＩ／Ｏバスは、
アドレス指定されたワードを受取るかまたは供給する。
シュ１００とする）を図１に示す。キャッシュ１００
は、メモリアレイ１０５を備えており、その各要素は１
単位のデータまたは命令を格納することができる。また
は、キャッシュ１００は、複数のアドレスポートを備え
ている。各アドレスは、アドレスバスを受入れる。アド
レスバスは、データアドレスバス「ＤＡＴＡ」および命
令アドレスバス「ＩＮＳＴ」として交互に示されてい
る。各アドレスバスの幅はＭビットである。所定のアド
レスは、メモリアレイ１０５において１つのキャッシュ
ラインまたはその1ラインのサブセットを一意に識別す
る。競合解消およびアドレスデコーダバンク１１０は、
アドレスバス「ＤＡＴＡ」、「ＩＮＳＴ」のアドレスを
処理する。競合解消処理については後に詳述する。各ア
ドレスバスに対するアドレス復号化処理は、アドレスを
復号化することと、メモリアレイ１０５においてアドレ
ス指定されたワードにアクセスするワードラインを選択
的にアサートすることと、を含み、それによってアドレ
ス指定されたワードがＩ／Ｏモジュール１１５に接続さ
れる。Ｉ／Ｏモジュール１１５は、キャッシュ制御ロジ
ックによって決定されるように、アドレス指定されたメ
モリワードをそれぞれ書込みおよび読出しするためのド
ライバとセンス増幅器とを備えている。Ｉ／Ｏモジュー
ル１１５に連結された１つまたは複数のＩ／Ｏバスは、
アドレス指定されたワードを受取るかまたは供給する。
【０００９】
【発明が解決しようとする課題】統合キャッシュは非統
合キャッシュより多くの接続を有するため、アドレス競
合を解消するために実質的により多くの負荷に直面す
る。アドレス競合は、複数の接続が同時に同じメモリセ
ルにアクセスする場合に発生する。理論的解釈の方法で
アドレス競合を解消することは、キャッシュの内容にお
ける矛盾の発生を防止するために重要である。例えば、
図１において、トップアドレスバス「ＤＡＴＡ」が書込
むために特定のキャッシュラインにアクセスし、ボトム
命令アドレスバス「ＩＮＳＴ」が同じキャッシュライン
を読出すようとする場合、２つの動作が適切な順序で行
われることが重要である。そうでなければ、誤った情報
が読出される可能性がある。アドレス競合を検出するた
めに、競合解消およびアドレスデコーダバンク１１０
は、各アドレスバスのアドレスを他の接続すべてと比較
するロジックを含む。アドレスバスがＭビット幅である
場合、各比較回路は、Ｍ個の２入力排他的論理和（ＸＯ
Ｒ）ゲートを必要とする。比較回路の数は、キャッシュ
１００に対するアドレスバスの数の平方として増大す
る。特に、キャッシュ１００に対しアドレスバスがＮ個
である場合、「NＣ2」個すなわち、Ｎ（Ｎ−１）／２個
の比較回路が必要である。このように、アドレスバスの
数がわずかに増加することにより、必要な比較回路が大
幅に増加する結果となる。例えば、キャッシュ１００に
対して４つのアドレスバスがある場合、６つの比較回路
が必要であり、キャッシュ１００に対して８つのアドレ
スバスがある場合、２８の比較回路が必要である。
合キャッシュより多くの接続を有するため、アドレス競
合を解消するために実質的により多くの負荷に直面す
る。アドレス競合は、複数の接続が同時に同じメモリセ
ルにアクセスする場合に発生する。理論的解釈の方法で
アドレス競合を解消することは、キャッシュの内容にお
ける矛盾の発生を防止するために重要である。例えば、
図１において、トップアドレスバス「ＤＡＴＡ」が書込
むために特定のキャッシュラインにアクセスし、ボトム
命令アドレスバス「ＩＮＳＴ」が同じキャッシュライン
を読出すようとする場合、２つの動作が適切な順序で行
われることが重要である。そうでなければ、誤った情報
が読出される可能性がある。アドレス競合を検出するた
めに、競合解消およびアドレスデコーダバンク１１０
は、各アドレスバスのアドレスを他の接続すべてと比較
するロジックを含む。アドレスバスがＭビット幅である
場合、各比較回路は、Ｍ個の２入力排他的論理和（ＸＯ
Ｒ）ゲートを必要とする。比較回路の数は、キャッシュ
１００に対するアドレスバスの数の平方として増大す
る。特に、キャッシュ１００に対しアドレスバスがＮ個
である場合、「NＣ2」個すなわち、Ｎ（Ｎ−１）／２個
の比較回路が必要である。このように、アドレスバスの
数がわずかに増加することにより、必要な比較回路が大
幅に増加する結果となる。例えば、キャッシュ１００に
対して４つのアドレスバスがある場合、６つの比較回路
が必要であり、キャッシュ１００に対して８つのアドレ
スバスがある場合、２８の比較回路が必要である。
【００１０】
【課題を解決するための手段】１つの点で、本発明は、
単一のメモリのポートで複数のアドレスバスを使用する
ための装置である。本装置は、マルチプレクサと論理回
路とを備えている。マルチプレクサは、複数のアドレス
バスに接続されている。マルチプレクサは、制御入力と
メモリ接続とを有している。論理回路は、制御入力に結
合された出力信号を生成する。他の形態では、本装置
は、複数のアドレスバスのうちの１つを選択的にメモリ
に連結する手段と、連結する手段を制御する手段と、を
備えている。好ましくは、メモリはキャッシュメモリで
あり、複数のアドレスバスはデータアドレスバスと命令
アドレスバスとを含んでいる。
単一のメモリのポートで複数のアドレスバスを使用する
ための装置である。本装置は、マルチプレクサと論理回
路とを備えている。マルチプレクサは、複数のアドレス
バスに接続されている。マルチプレクサは、制御入力と
メモリ接続とを有している。論理回路は、制御入力に結
合された出力信号を生成する。他の形態では、本装置
は、複数のアドレスバスのうちの１つを選択的にメモリ
に連結する手段と、連結する手段を制御する手段と、を
備えている。好ましくは、メモリはキャッシュメモリで
あり、複数のアドレスバスはデータアドレスバスと命令
アドレスバスとを含んでいる。
【００１１】他の点では、本発明は、複数のアクセスタ
イプについて１つのメモリアドレスバスを使用する方法
である。本方法は、複数のアドレスバスのうちの１つま
たは複数の各々に対し１つまたは複数のメモリアドレス
を受入れる。複数のアドレスバスのうちの複数に対し同
時にアクティブであるメモリアドレスがある場合、本方
法は、同時にアクティブであるアドレスの１つを選択
し、その選択されたアドレスを単一のメモリアクセスポ
ートに接続する。
イプについて１つのメモリアドレスバスを使用する方法
である。本方法は、複数のアドレスバスのうちの１つま
たは複数の各々に対し１つまたは複数のメモリアドレス
を受入れる。複数のアドレスバスのうちの複数に対し同
時にアクティブであるメモリアドレスがある場合、本方
法は、同時にアクティブであるアドレスの１つを選択
し、その選択されたアドレスを単一のメモリアクセスポ
ートに接続する。
【００１２】
【発明の実施の形態】図２は、本発明の実施の形態によ
るメモリシステム２００のブロック図である。メモリシ
ステム２００は、そのアドレスポート接続のみを有する
ように示されている統合キャッシュメモリであるキャッ
シュ１００と、ポート結合回路とを含んでいる。各ポー
ト結合回路は、マルチプレクサ２０５と調整ロジック２
１０（アービトレーションロジック、以下、調整ロジッ
クと呼ぶ）２１０とを備えている。示されているよう
に、各マルチプレクサ２０５の左側には、データアドレ
スバス「ＤＡＴＡ」と命令アドレスバス「ＩＮＳＴ」と
がある。各マルチプレクサ２０５の右側には、メモリ接
続がある。より詳細には、メモリ接続は、キャッシュ１
００のアドレスポートへの接続である。マルチプレクサ
２０５は、データアドレスバス「ＤＡＴＡ」かまたは命
令アドレスバス「ＩＮＳＴ」の一方を選択的にキャッシ
ュ１００のアドレスポートへの接続に結合する。各調整
ロジック２１０は、対応するマルチプレクサ２０５の制
御入力に接続されている１つまたは複数の出力信号を生
成する。このように、各調整ロジック２１０は、それが
接続されているマルチプレクサ２０５の選択を制御す
る。概してコンピュータの全体の性能に対し命令のタイ
ムリな操作がより重要であるため、命令アドレスバス
「ＩＮＳＴ」およびデータアドレスバス「ＤＡＴＡ」の
両方がキャッシュ１００のアクセスを探索する場合はい
つでも、調整ロジック２１０は、好ましくは命令アドレ
スバス「ＩＮＳＴ」を優先して、何れかのアービトレー
ション方式に従って動作することができる。
るメモリシステム２００のブロック図である。メモリシ
ステム２００は、そのアドレスポート接続のみを有する
ように示されている統合キャッシュメモリであるキャッ
シュ１００と、ポート結合回路とを含んでいる。各ポー
ト結合回路は、マルチプレクサ２０５と調整ロジック２
１０（アービトレーションロジック、以下、調整ロジッ
クと呼ぶ）２１０とを備えている。示されているよう
に、各マルチプレクサ２０５の左側には、データアドレ
スバス「ＤＡＴＡ」と命令アドレスバス「ＩＮＳＴ」と
がある。各マルチプレクサ２０５の右側には、メモリ接
続がある。より詳細には、メモリ接続は、キャッシュ１
００のアドレスポートへの接続である。マルチプレクサ
２０５は、データアドレスバス「ＤＡＴＡ」かまたは命
令アドレスバス「ＩＮＳＴ」の一方を選択的にキャッシ
ュ１００のアドレスポートへの接続に結合する。各調整
ロジック２１０は、対応するマルチプレクサ２０５の制
御入力に接続されている１つまたは複数の出力信号を生
成する。このように、各調整ロジック２１０は、それが
接続されているマルチプレクサ２０５の選択を制御す
る。概してコンピュータの全体の性能に対し命令のタイ
ムリな操作がより重要であるため、命令アドレスバス
「ＩＮＳＴ」およびデータアドレスバス「ＤＡＴＡ」の
両方がキャッシュ１００のアクセスを探索する場合はい
つでも、調整ロジック２１０は、好ましくは命令アドレ
スバス「ＩＮＳＴ」を優先して、何れかのアービトレー
ション方式に従って動作することができる。
【００１３】マルチプレクサに対する他の入力も可能で
ある。例えば、メインシステムバスまたはより高レベル
のキャッシュからのスヌープ動作および／または書込動
作のためのアドレスバスを、マルチプレクサ２０５に対
する追加の入力とすることができる。
ある。例えば、メインシステムバスまたはより高レベル
のキャッシュからのスヌープ動作および／または書込動
作のためのアドレスバスを、マルチプレクサ２０５に対
する追加の入力とすることができる。
【００１４】メモリシステム２００において、キャッシ
ュ１００におけるアドレスポートの数は、メモリシステ
ム１００（図１）に比較して低減される。その結果、キ
ャッシュ１００に含まれるアドレス競合検出および解消
回路が大幅に減少し、それにより貴重なメモリ空間に対
してより多くの空間、重みおよび電力が使用可能とな
る。
ュ１００におけるアドレスポートの数は、メモリシステ
ム１００（図１）に比較して低減される。その結果、キ
ャッシュ１００に含まれるアドレス競合検出および解消
回路が大幅に減少し、それにより貴重なメモリ空間に対
してより多くの空間、重みおよび電力が使用可能とな
る。
【００１５】図３は、ポート結合回路およびその周辺回
路のより詳細なブロック図である。特に、データアドレ
スバス「ＤＡＴＡ」と命令アドレスバス「ＩＮＳＴ」と
に、それぞれラッチ３０５、３１０が含まれている。デ
ータアドレスバス「ＤＡＴＡ」および命令アドレスバス
「ＩＮＳＴ」は、プロセッサコア３２０の部分に接続さ
れている。より詳細には、データアドレスバス「ＤＡＴ
Ａ」は、プロセッサコア３２０の汎用レジスタファイル
３２５に接続されており、命令アドレスバス「ＩＮＳ
Ｔ」は、プロセッサコア３２０の命令フェッチエンジン
３３０に接続されている。命令フェッチエンジン３３０
は、実行パイプライン３３５に命令を供給する。実行パ
イプライン３３５は、概して、命令実行中に汎用レジス
タファイル３２５のレジスタに対し、読出し、書込み、
および他の方法での操作を行う。
路のより詳細なブロック図である。特に、データアドレ
スバス「ＤＡＴＡ」と命令アドレスバス「ＩＮＳＴ」と
に、それぞれラッチ３０５、３１０が含まれている。デ
ータアドレスバス「ＤＡＴＡ」および命令アドレスバス
「ＩＮＳＴ」は、プロセッサコア３２０の部分に接続さ
れている。より詳細には、データアドレスバス「ＤＡＴ
Ａ」は、プロセッサコア３２０の汎用レジスタファイル
３２５に接続されており、命令アドレスバス「ＩＮＳ
Ｔ」は、プロセッサコア３２０の命令フェッチエンジン
３３０に接続されている。命令フェッチエンジン３３０
は、実行パイプライン３３５に命令を供給する。実行パ
イプライン３３５は、概して、命令実行中に汎用レジス
タファイル３２５のレジスタに対し、読出し、書込み、
および他の方法での操作を行う。
【００１６】調整ロジック２１０、ラッチ３０５、３１
０、汎用レジスタファイル３２５、命令フェッチエンジ
ン３３０および実行パイプライン３３５の間では、種々
の制御信号が渡される。１ラインがこれらの接続を示し
ているが、いくつかの物理的ラインが含まれてもよい。
実行パイプライン３３５は、汎用レジスタファイル３２
５がラッチ３０５に対しデータアドレスを送信する場
合、ラッチ３０５に対しイネーブル信号を送信する。命
令フェッチエンジン３３０は、ラッチ３１０に対し命令
アドレスを送信する場合に、ラッチ３１０にイネーブル
信号を送信する。調整ロジック２１０は、イネーブル信
号を探知し、それによりアドレスがマイクロプロセッサ
コア３２０からキャッシュ１００に供給されていること
を知る。調整ロジック２１０は、アクセスの１つを抑制
する場合、プロセッサコア３２０の適当なソースに通知
することにより、そのソースが後にアクセスを試みるこ
とができるようにする。大抵の場合、調整ロジック２１
０は、データアクセスを抑制する。その場合、調整ロジ
ック２１０は、実行パイプライン３２５に抑制を通知す
る。随意に、タイミングをとる目的で、マルチプレクサ
２０５の出力にラッチ（図示せず）が設けられることが
可能である。
０、汎用レジスタファイル３２５、命令フェッチエンジ
ン３３０および実行パイプライン３３５の間では、種々
の制御信号が渡される。１ラインがこれらの接続を示し
ているが、いくつかの物理的ラインが含まれてもよい。
実行パイプライン３３５は、汎用レジスタファイル３２
５がラッチ３０５に対しデータアドレスを送信する場
合、ラッチ３０５に対しイネーブル信号を送信する。命
令フェッチエンジン３３０は、ラッチ３１０に対し命令
アドレスを送信する場合に、ラッチ３１０にイネーブル
信号を送信する。調整ロジック２１０は、イネーブル信
号を探知し、それによりアドレスがマイクロプロセッサ
コア３２０からキャッシュ１００に供給されていること
を知る。調整ロジック２１０は、アクセスの１つを抑制
する場合、プロセッサコア３２０の適当なソースに通知
することにより、そのソースが後にアクセスを試みるこ
とができるようにする。大抵の場合、調整ロジック２１
０は、データアクセスを抑制する。その場合、調整ロジ
ック２１０は、実行パイプライン３２５に抑制を通知す
る。随意に、タイミングをとる目的で、マルチプレクサ
２０５の出力にラッチ（図示せず）が設けられることが
可能である。
【００１７】好ましくは、調整ロジック２１０は、アド
レス競合をチェックするだけでなく、アドレスが関係す
る動作のタイプを決定しサイズ競合をチェックする。同
じメモリアドレスに対するすべてのアクセスが必ずしも
競合するものではないため、動作のタイプは関係があ
る。例えば、２つのオブサーバにより同じアドレスを同
時に読出すことができるが、２つのソースにより同時に
同じアドレスに書込むことはできない。同じアドレスに
対し、信頼性高く同時に読出しおよび書込みをすること
もできない（そうするための特別なプロトコルに従わな
い限り）。アクセスされるメモリの部分のサイズもま
た、競合に関連している。それは、Ｉ／Ｏモジュール１
１５の帯域幅が制限されるためである。例えば、Ｉ／Ｏ
モジュール１１５に連結されたＩ／Ｏバスの幅が１２８
ビットであるとする。そして、第１のアドレスに対する
読出しアクセスがメモリアレイ１０５から９６ビットの
結果を返し、第２のアドレスに対する読出しアクセスが
メモリアレイ１０５から９６ビットの結果を返す場合、
両読出しは同時に発生することができない。アクセスさ
れているメモリの部分のサイズは、一般に、アクセス
（例えば、ロード対長いロード）に関連する動作（また
は「演算コード」）に基づいて決定することができる。
レス競合をチェックするだけでなく、アドレスが関係す
る動作のタイプを決定しサイズ競合をチェックする。同
じメモリアドレスに対するすべてのアクセスが必ずしも
競合するものではないため、動作のタイプは関係があ
る。例えば、２つのオブサーバにより同じアドレスを同
時に読出すことができるが、２つのソースにより同時に
同じアドレスに書込むことはできない。同じアドレスに
対し、信頼性高く同時に読出しおよび書込みをすること
もできない（そうするための特別なプロトコルに従わな
い限り）。アクセスされるメモリの部分のサイズもま
た、競合に関連している。それは、Ｉ／Ｏモジュール１
１５の帯域幅が制限されるためである。例えば、Ｉ／Ｏ
モジュール１１５に連結されたＩ／Ｏバスの幅が１２８
ビットであるとする。そして、第１のアドレスに対する
読出しアクセスがメモリアレイ１０５から９６ビットの
結果を返し、第２のアドレスに対する読出しアクセスが
メモリアレイ１０５から９６ビットの結果を返す場合、
両読出しは同時に発生することができない。アクセスさ
れているメモリの部分のサイズは、一般に、アクセス
（例えば、ロード対長いロード）に関連する動作（また
は「演算コード」）に基づいて決定することができる。
【００１８】演算コード比較およびサイズ比較を実行す
るために、個々の調整ロジック２１０が互いに接続され
統合されている。１つの実施の形態では、個々の調整ロ
ジック２１０が結合されて、いくつかのマルチプレクサ
２０５のすべてを合せて制御する１つの調整ロジックブ
ロックとなっている。追加の利点は、このように理解す
ることができる。第１に、異なるデータアドレス間また
は異なる命令アドレス間のサイズ制約を、グローバルベ
ースに検出し調停することができる。例えば、第３のア
ドレスバス「ＤＡＴＡ」が９６ビットの読出しを試みる
間にトップデータアドレスバス「ＤＡＴＡ」が９６ビッ
トの書込みを試みる場合、このサイズ競合を検出し調停
することができる。第２に、未使用アドレスバスをより
効率的に利用することができる。例えば、トップのデー
タアドレスとトップの命令が競合しているが、第２のマ
ルチプレクサ２０５に対するアクセス要求が無いと仮定
する。この場合、調整ロジック２１０は、データアドレ
スかまたは命令アドレスが第２の未使用のマルチプレク
サ２０５に向け直されるよう、プロセッサコア３２０に
要求することができる。この向け直しの利点は、プロセ
ッサコア３２０が機能停止するのを回避することであ
る。
るために、個々の調整ロジック２１０が互いに接続され
統合されている。１つの実施の形態では、個々の調整ロ
ジック２１０が結合されて、いくつかのマルチプレクサ
２０５のすべてを合せて制御する１つの調整ロジックブ
ロックとなっている。追加の利点は、このように理解す
ることができる。第１に、異なるデータアドレス間また
は異なる命令アドレス間のサイズ制約を、グローバルベ
ースに検出し調停することができる。例えば、第３のア
ドレスバス「ＤＡＴＡ」が９６ビットの読出しを試みる
間にトップデータアドレスバス「ＤＡＴＡ」が９６ビッ
トの書込みを試みる場合、このサイズ競合を検出し調停
することができる。第２に、未使用アドレスバスをより
効率的に利用することができる。例えば、トップのデー
タアドレスとトップの命令が競合しているが、第２のマ
ルチプレクサ２０５に対するアクセス要求が無いと仮定
する。この場合、調整ロジック２１０は、データアドレ
スかまたは命令アドレスが第２の未使用のマルチプレク
サ２０５に向け直されるよう、プロセッサコア３２０に
要求することができる。この向け直しの利点は、プロセ
ッサコア３２０が機能停止するのを回避することであ
る。
【００１９】キャッシュ１００の外部で個々の調整ロジ
ック２１０により実行されないいかなるアービトレーシ
ョン機能も、従来からの手段によりキャッシュ１００内
部で実行することができる。すべてのアービトレーショ
ン機能がキャッシュ１００の外部で実行される場合、キ
ャッシュ１００は内部的に簡略化される。命令およびデ
ータアクセスがキャッシュ１００の外部で併合される限
り、アドレス競合チェックのコストが低減されることの
重要な利点が実現される。調整ロジック２１０は、この
利点を実現するためにこの併合を管理するだけでよい。
キャッシュ１００から調整ロジック２１０に対し他の競
合チェックがシフトされる程度は、当業者があらゆる特
定の状況において考量することができる問題である。
ック２１０により実行されないいかなるアービトレーシ
ョン機能も、従来からの手段によりキャッシュ１００内
部で実行することができる。すべてのアービトレーショ
ン機能がキャッシュ１００の外部で実行される場合、キ
ャッシュ１００は内部的に簡略化される。命令およびデ
ータアクセスがキャッシュ１００の外部で併合される限
り、アドレス競合チェックのコストが低減されることの
重要な利点が実現される。調整ロジック２１０は、この
利点を実現するためにこの併合を管理するだけでよい。
キャッシュ１００から調整ロジック２１０に対し他の競
合チェックがシフトされる程度は、当業者があらゆる特
定の状況において考量することができる問題である。
【００２０】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００２１】（実施態様１）以下の（ａ）及び（ｂ）を
有する、単一のメモリ（１００）のポートで複数のアド
レスバスを使用する装置、（ａ）該複数のアドレスバス
に接続され、制御入力およびメモリ接続を有するマルチ
プレクサ（２０５）と、（ｂ）該制御入力に結合された
出力信号を生成する論理回路（２１０）と、を具備する
装置。
有する、単一のメモリ（１００）のポートで複数のアド
レスバスを使用する装置、（ａ）該複数のアドレスバス
に接続され、制御入力およびメモリ接続を有するマルチ
プレクサ（２０５）と、（ｂ）該制御入力に結合された
出力信号を生成する論理回路（２１０）と、を具備する
装置。
【００２２】（実施態様２）前記複数のアドレスバス
は、データアドレスバスと命令アドレスバスとを含む実
施態様１記載の装置。
は、データアドレスバスと命令アドレスバスとを含む実
施態様１記載の装置。
【００２３】（実施態様３）前記論理回路（２１０）の
出力により、前記マルチプレクサ（２０５）が、前記命
令アドレスバス上でアドレスがイネーブルされている時
に、前記メモリポートに前記命令アドレスを連結させる
実施態様２記載の装置。
出力により、前記マルチプレクサ（２０５）が、前記命
令アドレスバス上でアドレスがイネーブルされている時
に、前記メモリポートに前記命令アドレスを連結させる
実施態様２記載の装置。
【００２４】（実施態様４）前記命令アドレスバスは、
命令フェッチエンジン（３３０）に連結されている実施
態様２記載の装置。
命令フェッチエンジン（３３０）に連結されている実施
態様２記載の装置。
【００２５】（実施態様５）前記データアドレスバス
は、プロセッサレジスタファイル（３２５）に連結され
ている実施態様２記載の装置。
は、プロセッサレジスタファイル（３２５）に連結され
ている実施態様２記載の装置。
【００２６】（実施態様６）以下の（ａ）から（ｃ）の
ステップを有する、複数のアクセスタイプに対し単一の
メモリポートを使用する方法、（ａ）複数のアドレスバ
スのうちの１つまたは複数の各々に対し１つまたは複数
のメモリアドレスを受入れるステップ、（ｂ）複数の接
続のうちの複数に対し同時にアクティブであるメモリア
ドレスがある場合、該同時にアクティブであるアドレス
のうちの１つを選択するステップ、（ｃ）前記単一のメ
モリポートに該選択されたアドレスを接続するステッ
プ。
ステップを有する、複数のアクセスタイプに対し単一の
メモリポートを使用する方法、（ａ）複数のアドレスバ
スのうちの１つまたは複数の各々に対し１つまたは複数
のメモリアドレスを受入れるステップ、（ｂ）複数の接
続のうちの複数に対し同時にアクティブであるメモリア
ドレスがある場合、該同時にアクティブであるアドレス
のうちの１つを選択するステップ、（ｃ）前記単一のメ
モリポートに該選択されたアドレスを接続するステッ
プ。
【００２７】（実施態様７）前記複数のアドレスバス
は、データアドレスバスと命令アドレスバスとを含む実
施態様６記載の方法。
は、データアドレスバスと命令アドレスバスとを含む実
施態様６記載の方法。
【００２８】（実施態様８）前記メモリ（１００）はキ
ャッシュメモリである実施態様６記載の方法。
ャッシュメモリである実施態様６記載の方法。
【００２９】（実施態様９）前記１つまたは複数のアド
レスをラッチするステップを更に含む実施態様６記載の
方法。
レスをラッチするステップを更に含む実施態様６記載の
方法。
【００３０】（実施態様１０）前記選択されたアドレス
に関しメモリアドレスをソース（３２０）に通知するス
テップを更に含む実施態様６記載の方法。
に関しメモリアドレスをソース（３２０）に通知するス
テップを更に含む実施態様６記載の方法。
【００３１】本明細書で使用された用語および記述は、
例示のみのために示されており、限定するものとして意
味されてはいない。当業者は、すべての用語および語句
がそれらの最も広い妥当な意味で理解される、特許請求
の範囲で定義されているような本発明およびそれらの等
価物の精神および範囲内で多くの変形が可能であること
を理解するであろう。
例示のみのために示されており、限定するものとして意
味されてはいない。当業者は、すべての用語および語句
がそれらの最も広い妥当な意味で理解される、特許請求
の範囲で定義されているような本発明およびそれらの等
価物の精神および範囲内で多くの変形が可能であること
を理解するであろう。
【図１】 データおよび命令に対する別々のアドレスポ
ートを備えた統合キャッシュメモリのブロック図であ
る。
ートを備えた統合キャッシュメモリのブロック図であ
る。
【図２】 本発明の実施の形態によるデータおよび命令
に対する整理統合されたアドレスポートを備えた統合キ
ャッシュメモリのブロック図である。
に対する整理統合されたアドレスポートを備えた統合キ
ャッシュメモリのブロック図である。
【図３】 本発明の実施の形態によるポート結合回路お
よびプロセッサ部のブロック図である。
よびプロセッサ部のブロック図である。
１００…キャッシュ １０５…メモリアレイ １１０…競合解消およびアドレスデコーダバンク １１５…Ｉ／Ｏモジュール ２０５…マルチプレクサ ２１０…調整ロジック ３０５、３１０…ラッチ ３２０…プロセッサコア ３２５…汎用レジスタファイル ３３０…命令フェッチエンジン ３３５…実行パイプライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディーン・エー・ムラ アメリカ合衆国カリフォルニア州サラトガ ウェストビュー・ドライブ 18690 (72)発明者 テリー・エル・リョン アメリカ合衆国コロラド州フォートコリン ズ シルク・オーク・ドライブ 1430
Claims (1)
- 【請求項１】 以下の（ａ）及び（ｂ）を有する、単一
のメモリのポートで複数のアドレスバスを使用する装
置、（ａ）該複数のアドレスバスに接続され、制御入力
およびメモリ接続を有するマルチプレクサと、（ｂ）該
制御入力に結合された出力信号を生成する論理回路と、
を具備する装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/507,033 US6704820B1 (en) | 2000-02-18 | 2000-02-18 | Unified cache port consolidation |
| US507033 | 2000-02-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001256109A true JP2001256109A (ja) | 2001-09-21 |
| JP2001256109A5 JP2001256109A5 (ja) | 2005-08-11 |
Family
ID=24017001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001040587A Withdrawn JP2001256109A (ja) | 2000-02-18 | 2001-02-16 | 統合キャッシュポートの制御方法および装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6704820B1 (ja) |
| JP (1) | JP2001256109A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012137599A1 (ja) * | 2011-04-05 | 2012-10-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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| US7769950B2 (en) | 2004-03-24 | 2010-08-03 | Qualcomm Incorporated | Cached memory system and cache controller for embedded digital signal processor |
| US7181575B2 (en) * | 2004-09-29 | 2007-02-20 | Hewlett-Packard Development Company, L.P. | Instruction cache using single-ported memories |
| US7809874B2 (en) * | 2006-06-21 | 2010-10-05 | International Business Machines Corporation | Method for resource sharing in a multiple pipeline environment |
| JP2008198127A (ja) * | 2007-02-15 | 2008-08-28 | Toshiba Corp | プロセッサシステム |
| US9009369B2 (en) | 2011-10-27 | 2015-04-14 | Apple Inc. | Lookahead scheme for prioritized reads |
| US11768788B2 (en) | 2019-07-23 | 2023-09-26 | Hewlett-Packard Development Company, L.P. | Bus endpoint isolation |
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|---|---|---|---|---|
| DE69233510T2 (de) * | 1991-03-01 | 2006-02-02 | Advanced Micro Devices, Inc., Sunnyvale | Ausgangspuffer für Mikroprozessor |
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-
2000
- 2000-02-18 US US09/507,033 patent/US6704820B1/en not_active Expired - Lifetime
-
2001
- 2001-02-16 JP JP2001040587A patent/JP2001256109A/ja not_active Withdrawn
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|---|---|---|---|---|
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| JP5559932B2 (ja) * | 2011-04-05 | 2014-07-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
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|---|---|
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|
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