JP5559932B2 - 半導体装置 - Google Patents
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Description
この発明は半導体装置に関し、特に、命令アクセスとデータアクセスを並列に行なう半導体装置に関する。
従来より、複数のバンクに分割された共用メモリを備え、命令アドレス信号とデータアドレス信号によって選択された2つのバンクの2つのアドレスに並列にアクセスするマイクロプロセッサがある。このマイクロプロセッサでは、1つのバンクの2つのアドレスに並列にアクセスすることはできない。このため、同じバンクに対して命令アクセスとデータアクセスが競合しているか否かを判定する競合判定回路が設けられ、競合する場合はアクセス要求が調停される(たとえば、特開2001−43180号公報(特許文献1)参照)。
しかし、従来のマイクロプロセッサでは、共用メモリのバンク数やバンク容量が変更される毎に競合判定回路を設計し直す必要があったので、設計コストが高くなると言う問題があった。
それゆえに、この発明の主たる目的は、設計コストが低い半導体装置を提供することである。
この発明に係る半導体装置は、複数のバンクに分割され、各バンクが複数のアドレスを含む共用メモリと、命令アドレス信号に従って複数のバンクのうちの選択されたバンクに属する複数のアドレスのうちの選択されたアドレスにアクセスするとともに、データアドレス信号に従って複数のバンクのうちの選択されたバンクに属する複数のアドレスのうちの選択されたアドレスにアクセスするメモリコントローラとを備えたものである。命令アドレス信号およびデータアドレス信号の各々は、各バンクに予め割り当てられたXビット(ただし、Xは2以上の整数である)の第1の信号と、各バンクの各アドレスに予め割り当てられたYビット(ただし、Yは2以上の整数である)の第2の信号とを含む。メモリコントローラは、Yビットの第2の信号をマスクするためのマスク情報に基き、命令アドレス信号およびデータアドレス信号の各々のYビットの第2の信号をマスクして、命令アドレス信号のXビットの第1の信号とデータアドレス信号のXビットの第1の信号とを比較し、両者が一致した場合に一致検出信号を出力するアドレス比較部と、アドレス比較部から一致検出信号が出力されていない場合は、命令アドレス信号によって選択されたアドレスとデータアドレス信号によって選択されたアドレスとに並列にアクセスし、アドレス比較部から一致検出信号が出力されている場合は、命令アドレス信号およびデータアドレス信号のうちのいずれか一方のアドレス信号によって選択されたアドレスにアクセスした後に他方のアドレス信号によって選択されたアドレスにアクセスするアクセス実行部とを含む。
この発明に係る半導体装置では、マスク情報に基いて命令アドレス信号およびデータアドレス信号のアドレス選択用のYビットの第2の信号をマスクし、命令アドレス信号およびデータアドレス信号のバンク選択用のXビットの第1の信号を比較する。その結果、両者が一致しない場合は、命令アドレス信号およびデータアドレス信号によって選択された2つのアドレスに並列にアクセスし、両者が一致した場合は、選択された2つのアドレスに1つずつ順番にアクセスする。したがって、共用メモリのバンク数やバンク容量が変更されても競合判定回路を新たに設計する必要が無いので、設計コストが低くなる。
[実施の形態1]
本発明の実施の形態1によるマイクロプロセッサ1は、図1に示すように、プロセッサコア2、メモリコントローラ3、および共用メモリ4を備える。
本発明の実施の形態1によるマイクロプロセッサ1は、図1に示すように、プロセッサコア2、メモリコントローラ3、および共用メモリ4を備える。
共用メモリ4は、命令とデータを格納するメモリであり、n個(ただし、nは2以上の整数である)のバンクB1〜Bnに分割されている。共用メモリ4は、たとえばMRAM(Magnetoresistive Random Access Memory)である。この共用メモリ4では、バンクB1〜Bnのうちの所望の2つのバンクBに並列にアクセスして、命令とデータを並列に書込または読出することが可能となっている。同一バンクB内に命令とデータの両方を格納することも可能である。ただし、同一バンクBへ命令とデータを同時に書込または読出することはできない。そのため命令アクセスとデータアクセスの競合判定をメモリコントローラ3で行ない、競合時は一方のアクセスを待たせて2つのアクセスを1つずつ順番に行なわせる。
プロセッサコア2とメモリコントローラ3の間には、命令バス5とデータバス6が並列接続されている。命令バス5は、プロセッサコア2が共用メモリ4に対して命令を書込または読出する際に使用される。データバス6は、プロセッサコア2が共用メモリ4に対してデータを書込または読出する際に使用される。
また、メモリコントローラ3と共用メモリ4の間には、命令メモリバス7とデータメモリバス8が並列接続されている。命令メモリバス7は、プロセッサコア2の命令アクセスに応答して、メモリコントローラ3が共用メモリ4にアクセスする際に使用される。データメモリバス8は、プロセッサコア2のデータアクセスに応答して、メモリコントローラ3が共用メモリ4にアクセスする際に使用される。
メモリコントローラ3は競合判定回路9を含み、競合判定回路9はマスク生成部10、汎用アドレス比較部11、および競合判定部12を含む。また、マスク生成部10に対応してパラメータ設定部13が設けられている。
競合判定回路9は、プロセッサコア2が共用メモリ4に対して、同一バンクに命令とデータのアクセスを同時に要求したか否かを判定する。パラメータ設定部13は、共用メモリ4の構成に従い、共用メモリ4の1バンク当たりのバンク容量を示す情報をマスク生成部10へ与える。パラメータ設定部13からマスク生成部10に情報を与える方法としては、パラメータ設定部13とマスク生成部10の間の複数本の信号線の各々の論理レベルを固定する方法や、レジスタ設定により与える方法がある。
マスク生成部10は、パラメータ設定部13からの情報に基づいて、競合判定を行なうアドレス比較部分のマスク情報Mを生成する。汎用アドレス比較部11は、命令バス5からの命令アドレス信号CA、データバス6からのデータアドレス信号DA、マスク生成部10からのマスク情報Mに基いて、同一バンクBのアドレスにアクセスしているか否かを判定する。
競合判定部12は、命令バス5からの命令リクエスト、データバス6からのデータリクエスト、汎用アドレス比較部11のアドレス比較結果から、同一バンクBにアクセス要求があるか否かを判定する。
図2は、競合判定回路9と、その周辺回路の接続関係をより詳細に示すブロック図である。図2において、メモリコントローラ3には、メモリI/F部15およびコアI/F部16が設けられる。メモリI/F部15は、メモリコントローラ3と共用メモリ4の間の命令メモリバス7およびデータメモリバス8の制御を行なうI/Fブロックである。メモリI/F部15は、同一バンクに対して命令とデータのアクセス競合が発生した場合、一方のアクセスリクエストのアサートを抑止して待たせ、2つのアクセスを1つずつ順番に実行させる。
コアI/F部16は、プロセッサコア2とメモリコントローラ3の間の命令バス5、データバス6の制御を行なうI/Fブロックである。コアI/F部16は、同一バンクに対して命令とデータのアクセス競合が発生した場合、一方のアクセスを待たせ、2つのアクセスを1つずつ順番に実行させる。
次に、動作について説明する。共用メモリ4が8個(すなわちn=8)のバンクB1〜B8に分割されており、1バンク当たりのメモリ容量(バンク容量)が1Kバイトである場合について説明する。この場合、各バンクは210個のアドレスを含む。各バンクには3ビットのアドレス信号が予め割り当てられ、各バンクの各アドレスには10ビットのアドレス信号が予め割り当てられている。13ビットのアドレス信号のうちの上位3ビットのアドレス信号によって8個のバンクB1〜B8のうちのいずれか1つのバンクが選択される。また、13ビットのアドレス信号のうちの下位10ビットのアドレス信号によって、上位3ビットのアドレス信号によって選択されたバンクに属する210個のアドレスのうちの1つのアドレスが選択される。各アドレスには、1バイト(8ビット)のデータが格納される。
この場合、共用メモリ4のバンク容量を示す情報をパラメータ設定部13に設定する。ここでは、共用メモリ4のバンク容量は1Kバイト(1024バイト)であるため、「100 0000 0000b」をパラメータ設定部13に設定する。パラメータ設定部13に設定された情報は、メモリコントローラ3に与えられる。バンク容量を示す情報をパラメータ設定部13からメモリコントローラ3に与える方法としては、たとえば、バンク容量を示す32本の信号線SL[31:0]に対して、1Kバイトの値を固定値で与える方法が採用される。この場合、メモリ容量を示す情報は、32ビットの信号BC[31:0]からなるデータコードで表わされる。なお、パラメータ設定部13をレジスタで構成し、レジスタ設定によりバンク容量を与えてもよい。
バンク容量が1Kバイトであることを示す信号BC[31:0]を受けたマスク生成部10では、図3(a)に示すように32ビットの信号M[31:0]を含むマスク情報を生成する。たとえば、バンク容量情報BC[31:0]から1差し引いた値を求める回路を実装することにより、図3(a)に示すようなマスク情報M[31:0](0000 0000 0000 0000 0000 0011 1111 1111b)を生成することができる。マスク情報M[31:0]において値が「1」のビットはマスクすることを示しており、値が「0」のビットはマスクしないことを示している。よって、バンク容量が1Kバイトである場合は、マスク情報M[9:0]に対応する下位の10ビットがマスク対象となる。
プロセッサコア2において命令アドレス信号CA[12:0](0 0000 1111 0000b)を含む命令アクセスとデータアドレス信号DA[12:0](0 0111 0000 1111b)を含むデータアクセスとが同時に発生した場合、汎用アドレス比較部11では、図3(b)に示すようにマスク情報M[31:0]を用いてアドレス比較を行なう。マスク情報M[9:0]に対応する下位の10ビットがマスク対象となるため、アドレス比較対象は、命令アドレス信号CA[12:10]とデータアドレス信号DA[12:10]の3ビットになる。
図3(b)においては、命令アドレス信号CA[12:10](000b)とデータアドレス信号DA[12:10](001b)とが比較され、それらが不一致であるため、汎用アドレス比較部11が出力するアドレス比較結果は不一致(0b)となる。なお、命令アドレス信号CA[12:10]とデータアドレス信号DA[12:10]が一致するケースでは、汎用アドレス比較部11が出力するアドレス比較結果は一致(1b)となる。
プロセッサコア2によって命令アクセスとデータアクセスが同時に発生した場合、競合判定部12では、図3(c)に示すようにアドレス比較結果を用いて競合判定を行なう。命令アクセスとデータアクセスが同時に発生した場合は、命令リクエストCRと、データリクエストDRの値がともに「1b」となり、アドレス比較結果の値が「1b」であれば判定結果は一致(1b)となり、アドレス比較結果の値が「0b」であれば判定結果は不一致(0b)となる。図3(c)においては、アドレス比較結果は不一致(0b)であるため、判定結果は不一致(0b)となる。
以上のように、バンク容量が1Kバイトのバンクを8個備えた共用メモリ4に対して、メモリコントローラ3は命令とデータのアクセス競合の有無を判定することができる。
次に、共用メモリ4が4個(すなわちn=4)のバンクB1〜B4に分割されており、1バンク当たりのメモリ容量(バンク容量)が2Kバイトである場合について説明する。この場合、各バンクは211個のアドレスを含む。各バンクには2ビットのアドレス信号が予め割り当てられ、各バンクの各アドレスには予め11ビットのアドレス信号が予め割り当てられている。13ビットのアドレス信号のうちの上位2ビットのアドレス信号によって4個のバンクB1〜B4のうちのいずれか1つのバンクが選択される。また、13ビットのアドレス信号のうちの下位11ビットのアドレス信号によって、上位2ビットのアドレス信号によって選択されたバンクに属する211個のアドレスのうちの1つのアドレスが選択される。各アドレスには、1バイト(8ビット)のデータが格納される。
この場合、共用メモリ4のバンク容量を示す情報をパラメータ設定部13に設定する。ここでは、共用メモリ4のバンク容量は2Kバイト(2048バイト)であるため、「1000 0000 0000b」をパラメータ設定部13に設定する。
バンク容量が2Kバイトであることを示す信号BC[31:0]を受けたマスク生成部10では、図4(a)に示すように、32ビットの信号M[31:0]を含むマスク情報を生成する。たとえば、バンク容量情報BC[31:0]から1差し引いた値を求める回路を実装することにより、図4(a)に示すようなマスク情報M[31:0](0000 0000 0000 0000 0000 0111 1111 1111b)を生成することができる。マスク情報M[31:0]において値が「1」のビットはマスクすることを示しており、値が「0」のビットはマスクしないことを示している。よって、バンク容量が2Kバイトである場合は、マスク情報M[10:0]に対応する下位の11ビットがマスク対象となる。
プロセッサコア2によって命令アドレス信号CA[12:0](0 0000 1111 0000b)を含む命令アクセスと、データアドレス信号DA[12:0](0 0111 0000 1111b)を含むデータアクセスの両方が同時に発生した場合、汎用アドレス比較部11では、図4(b)に示すようにマスク情報M[31:0]を用いてアドレス比較を行なう。マスク情報M[10:0]がマスク対象となるため、アドレス比較対象は命令アドレス信号CA[12:11]とデータアドレス信号DA[12:11]の2ビットになる。
図4(b)においては、命令アドレス信号CA[12:11](00b)とデータアドレス信号DA[12:11](00b)を比較した結果が一致であるため、汎用アドレス比較部11が出力するアドレス比較結果は一致(1b)となる。なお、命令アドレス信号CA[12:11]とデータアドレス信号DA[12:11]の比較が不一致となるケースでは、汎用アドレス比較部11が出力するアドレス比較結果は不一致(0b)となる。
プロセッサコア2によって命令アクセスとデータアクセスが同時に発生した場合、競合判定部12では、図4(c)に示すように、アドレス比較結果を用いて競合判定を行なう。命令アクセスとデータアクセスが同時に発生した場合は、命令リクエストCRと、データリクエストDRの値がともに「1b」となり、アドレス比較結果の値が「1b」であれば判定結果は一致(1b)となり、アドレス比較結果の値が「0b」であれば判定結果は不一致(0b)となる。図4(c)においては、アドレス比較結果は一致(1b)であるため、判定結果は一致(1b)となる。
判定結果は、メモリIP/F部15とコアI/F部16に入力される。判定結果が一致(1b)となり競合が発生した場合、メモリI/F部15では命令メモリリクエストとデータメモリリクエストの一方のアクセスリクエストのアサートを抑止して待たせ、命令アクセスとデータアクセスを1つずつ順番に行なわせる。また、コアI/F部16では、命令リクエストとデータリクエストの一方のアクセスを待たせる処理を実施し、命令アクセスとデータアクセスが1つずつ順番に行なわれるように制御する。
共用メモリ4では、命令アドレス信号CAによって選択されたバンクの選択されたアドレスに命令の書込が行なわれるか、そのアドレスから命令が読み出される。また、データアドレス信号DAによって選択されたバンクの選択されたアドレスにデータの書込が行なわれるか、そのアドレスからデータが読み出される。
以上のように、従来では、共用メモリ4のバンク容量やバンク数が変わる度に、アドレス比較を行なうビット位置やビット幅を変更して競合判定回路9を再設計および再検証していた。これに対して本実施の形態1では、パラメータ設定部13からメモリコントローラ3にバンク容量を示す情報を与えることによりスケーラブルに競合判定を行なうので、共用メモリ4の構成が変更される毎に競合判定回路9を変更せずに済む。したがって、メモリコントローラ3をIPコア(Intellectual Property Core)として利用することができ、設計検証コストを抑えることができる。
[実施の形態2]
図5は、この発明の実施の形態2によるマイクロプロセッサの構成を示すブロック図であって、図2と対比される図である。図5において、このマイクロプロセッサが図2のマイクロプロセッサと異なる点は、競合判定回路9からマスク生成部10が除去され、パラメータ設定部13から汎用アドレス比較部11にマスク情報が直接与えられる点である。
図5は、この発明の実施の形態2によるマイクロプロセッサの構成を示すブロック図であって、図2と対比される図である。図5において、このマイクロプロセッサが図2のマイクロプロセッサと異なる点は、競合判定回路9からマスク生成部10が除去され、パラメータ設定部13から汎用アドレス比較部11にマスク情報が直接与えられる点である。
次に、動作について説明する。共用メモリ4が4個(すなわちn=4)のバンクB1〜B4に分割されており、1バンク当たりのメモリ容量(バンク容量)が2Kバイトである場合について説明する。
共用メモリ4のバンク容量の情報からマスク情報M[31:0]を予め求め、そのマスク情報M[31:0]をパラメータ設定部13に設定する。図4(a)〜(c)で示したように、共用メモリ4のバンク容量が2Kバイトであるため、マスク情報M[31:0]は「0000 0000 0000 0000 0000 0111 1111 1111b」となる。パラメータ設定部13に設定されたマスク情報M[31:0]は、汎用アドレス比較部11に与えられる。汎用アドレス比較部11では、マスク情報M[10:0]がマスク対象となり、アドレス比較対象は命令アドレス信号CA[12:11]とデータアドレス信号DA[12:11]の2ビットになる。他の構成および動作は実施の形態1と同じであるので、その説明は繰り返さない。
この実施の形態2では、実施の形態1と同じ効果が得られる他、パラメータ設定部13がマスク情報を与えるので、マスク生成部10のハードウェア回路を削減することができ、ハードウェア実装コストや設計検証コストを抑えることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 マイクロプロセッサ、2 プロセッサコア、3 メモリコントローラ、4 共用メモリ、5 命令バス、6 データバス、7 命令メモリバス、8 データメモリバス、9 競合判定回路、10 マスク生成部、11 汎用アドレス比較部、12 競合判定部、13 パラメータ設定部、15 メモリI/F部、16 コアI/F部、B1〜Bn バンク。
Claims (4)
- 複数のバンク(B1〜Bn)に分割され、各バンクが複数のアドレスを含む共用メモリ(4)と、
命令アドレス信号に従って前記複数のバンク(B1〜Bn)のうちの選択されたバンクに属する複数のアドレスのうちの選択されたアドレスにアクセスするとともに、データアドレス信号に従って前記複数のバンク(B1〜Bn)のうちの選択されたバンクに属する複数のアドレスのうちの選択されたアドレスにアクセスするメモリコントローラ(3)とを備え、
前記命令アドレス信号および前記データアドレス信号の各々は、各バンクに予め割り当てられたXビット(ただし、Xは2以上の整数である)の第1の信号と、各バンクの各アドレスに予め割り当てられたYビット(ただし、Yは2以上の整数である)の第2の信号とを含み、
前記メモリコントローラ(3)は、
前記Yビットの第2の信号をマスクするためのマスク情報に基き、前記命令アドレス信号および前記データアドレス信号の各々の前記Yビットの第2の信号をマスクして、前記命令アドレス信号の前記Xビットの第1の信号と前記データアドレス信号の前記Xビットの第1の信号とを比較し、両者が一致した場合に一致検出信号を出力するアドレス比較部(11)と、
前記アドレス比較部(11)から前記一致検出信号が出力されていない場合は、前記命令アドレス信号によって選択されたアドレスと前記データアドレス信号によって選択されたアドレスとに並列にアクセスし、前記アドレス比較部(11)から前記一致検出信号が出力されている場合は、前記命令アドレス信号および前記データアドレス信号のうちのいずれか一方のアドレス信号によって選択されたアドレスにアクセスした後に他方のアドレス信号によって選択されたアドレスにアクセスするアクセス実行部(15)とを含む、半導体装置。 - さらに、各バンクのメモリ容量を含むバンク情報を設定するための設定部(13)と、
前記設定部(13)で設定された前記バンク情報に基いて前記マスク情報を生成するマスク生成部(10)とを備え、
前記アドレス比較部(11)は、前記マスク生成部(10)で生成された前記マスク情報に基いて、前記命令アドレス信号および前記データアドレス信号の各々の前記Yビットの第2の信号をマスクする、請求項1に記載の半導体装置。 - 前記マスク生成部(10)は、前記設定部(13)で設定された前記バンク情報に含まれる各バンクのメモリ容量から1だけ減算して前記マスク情報を生成する、請求項2に記載の半導体装置。
- さらに、前記マスク情報を設定するための設定部(13)を備え、
前記アドレス比較部(11)は、前記設定部(13)で設定された前記マスク情報に基いて、前記命令アドレス信号および前記データアドレス信号の各々の前記Yビットの第2の信号をマスクする、請求項1に記載の半導体装置。
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