JP2003131943A

JP2003131943A - 統合型分離型切替えキャッシュメモリ及び該キャッシュメモリを備えたプロセッサシステム

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Publication number: JP2003131943A
Application number: JP2001327733A
Authority: JP
Inventors: Fumio Arakawa; 文男荒川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-10-25
Filing date: 2001-10-25
Publication date: 2003-05-09
Anticipated expiration: 2021-10-25
Also published as: JP4068828B2

Abstract

(57)【要約】【課題】本発明の課題は、従来分離型でのみ可能であ
った命令フェッチとデータアクセスの同時実行を統合型
キャッシュメモリで達成することである。また、同一の
プロセッサで統合型と分離型の双方を実現することであ
る。【解決手段】統合型キャッシュメモリを複数ポート化
することによって解決される。複数ポート化はバンクイ
ンタリーブ方式や複数ウェイ方式を改良することにより
実現する。具体的には、命令フェッチとデータアクセス
を独立に処理可能なプロセッサと、該プロセッサからの
アクセス要求に呼応して動作するキャッシュメモリを有
するプロセッサシステムを備え、キャッシュメモリを複
数のマルチプレクサ及び複数のアドレスの一部によって
指定される複数バンクによって構成し、各バンクを１ポ
ートキャッシュとし、命令フェッチ要求とデータアクセ
ス要求が異なるバンクに対するものであれば同時処理、
同一バンクに対する場合は逐次処理するプロセッサシス
テムを提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はキャッシュメモリを
有するプロセッサシステムに係わり、特に複数のコマン
ドを処理可能なプロセッサと該プロセッサからのアクセ
ス要求に応じて動作しうるキャッシュメモリを有するプ
ロセッサシステムに関する。更に、統合型および分離型
の双方のキャッシュメモリシステムを同一アーキテクチ
ャで実現することを可能にし、また、統合型キャッシュ
メモリシステムを分離型並に高速化することを可能にす
るものである。

【０００２】

【従来の技術】図１にキャッシュメモリアーキテクチャ
の変遷の概略を示す。キャッシュメモリ導入以前は
（１）のようにプロセッサＣＰＵとメインメモリＭＭは
直接命令およびデータをやり取りしていた。その後、メ
インメモリＭＭの容量増大およびプロセッサＣＰＵの高
速化によって、メインメモリＭＭの速度がプロセッサシ
ステムの性能を律速するようになった。

【０００３】そこで、（２）のようにメインメモリＭＭ
に比べて小容量かつ高速なのキャッシュメモリＵＣをプ
ロセッサＣＰＵとメインメモリＭＭの間に配置して性能
を向上させた。初期のキャッシュメモリＵＣは命令とデ
ータの双方を扱う統合型であった。

【０００４】その後、（３）のようにプロセスの微細化
によってプロセッサＣＰＵとキャッシュメモリＵＣを同
一チップ上に集積することが可能になった。これによっ
てプロセッサＣＰＵとキャッシュメモリＵＣを結ぶ信号
線数を大幅に増加させることが可能となり、（４）のよ
うに、キャッシュメモリＵＣを命令キャッシュＩＣとデ
ータキャッシュＤＣに分離して同時アクセスを可能にし
た、ハーバードアーキテクチャが登場した。そして、高
性能なキャッシュアーキテクチャはハーバードアーキテ
クチャであるということが常識となった。

【０００５】その後、スーパスカラまたはＶＬＩＷ
（ＶｅｒｙＬｏｎｇＩｎｓｔｒｕｃｔｉｏｎＷｏ
ｒｄ）アーキテクチャが登場し、同時に複数のデータ
アクセスを行うことが可能となった。このため、（５）
のようにデータキャッシュＤＣを複数ポート化したプロ
セッサが登場した。この複数ポート化はバンクインター
リーブ方式によって異なるバンクへのアクセスのみ同時
実行するのが一般的である。

【０００６】また、統合型キャッシュメモリアーキテク
チャがハーバードアーキテクチャより低コストであるこ
とから、同一のプロセッサファミリにおいて、ローエン
ド版は統合型、ハイエンド版はハーバードアーキテクチ
ャという場合がある。例えば、「Ｍｉｃｒｏｐｒｏｃｅ
ｓｓｏｒＲｅｐｏｒｔＶｏｌ．９，ｎｏ．３，３
／６／９５，ｐ．１２」記載のＳＨ−３と「Ｍｉｃｒ
ｏｐｒｏｃｅｓｓｏｒＲｅｐｏｒｔＶｏｌ．１０，
ｎｏ．１４，１０／２８／９６，ｐｐ．３２−３
５」記載のＳＨ−４は同じＳｕｐｅｒＨシリーズのプ
ロセッサであるが、前者は統合型、後者はハーバードア
ーキテクチャである。

【０００７】近年、プロセッサに依存しないプログラミ
ング言語としてＪＡＶＡ（登録商標）が急速に普及しつ
つある。ＪＡＶＡは命令の書き換えを行う言語である。
初回に実行した複雑な命令を、一度実行することによっ
て確定した情報をもとに高速実行する命令に書き換え
る。更に、ＪＡＶＡで書かれたプログラムを高速実行す
るために、実行頻度の高いルーチンを検出してプロセッ
サ固有の機械語のプログラムに書き換えて高速実行する
方式もＪＩＴ（Ｊｕｓｔ−ｉｎ−ｔｉｍｅ）コンパ
イル方式として一般化している。

【０００８】キャッシュメモリによる性能向上はメモリ
アクセスの空間的時間的局所性を前提としている。した
がって、該局所性がない場合は有効に働かない。例え
ば、「ＭｉｃｒｏｐｒｏｃｅｓｓｏｒＲｅｐｏｒｔ
Ｖｏｌ．１３，ｎｏ．１２，９／１３／９９，ｐｐ
１，６−１０」記載のネットワークプロセッサＩＸＰ１
２００はデータキャッシュを内蔵せず、外付けのＳＲＡ
ＭやＳＤＲＡＭに直接アクセスする。また、「Ｍｉｃｒ
ｏｐｒｏｃｅｓｓｏｒＲｅｐｏｒｔＶｏｌ．１３，
ｎｏ．５，４／１９／９９，ｐｐ１，６−１１」
記載のエモーションエンジンＥＥのベクトル浮動小数点
ユニットＶＰＵはキャッシュの代わりに専用のＲＡＭを
持っている。そして、ソフトウェアによって制御される
ダイレクトメモリアクセスユニットが該ＲＡＭへのデー
タアクセスを行う。

【０００９】

【発明が解決しようとする課題】上記のようなキャッシ
ュアーキテクチャの歴史的変遷の結果、性能を重視する
場合はハーバードアーキテクチャ、コストを重視する場
合は統合型キャッシュメモリアーキテクチャとすること
が常識となっている。しかし、プロセス微細化に伴う集
積度の向上により、統合型アーキテクチャとハーバード
アーキテクチャのコストの差がチップ全体のコストに比
べて小さくなってきており、２種類のキャッシュメモリ
アーキテクチャを製品別に作り分けるメリットがなくな
ってきている。

【００１０】また、上記ＪＡＶＡのように命令の書き換
えを行う言語が普及してくると、ハーバードアーキテク
チャが必ずしも良いとは限らない。ハーバードアーキテ
クチャにおいては命令の書き換えをハードウェアで検出
しないのが一般的である。このため、命令を書き換えた
場合はソフトウェア責任で書き換え前の命令が実行され
ないことを保証しなければならない。命令書き換え時に
は、書き換えられる命令はデータとして扱われるため、
書き換えた命令はデータキャッシュＤＣに格納される。
この時、書き換え前の命令が命令キャッシュＩＣに存在
しても更新されない。

【００１１】ソフトウェアは、命令キャッシュＩＣ上の
書き換え前命令をクリアし、データキャッシュＤＣ上の
書き換え後、命令をメインメモリＭＭに書き戻してか
ら、書き換え後の命令を実行する。すると、ハードウェ
アは書き換え後の命令をメインメモリＭＭからフェッチ
して実行する。尚、命令の書き換えをハードウェアで検
出したとしても、上記ソフトウェア処理をハード化する
だけなので効率的な処理は困難である。

【００１２】一方、統合型キャッシュメモリアーキテク
チャでは命令書き換えによってキャッシュメモリＵＣ上
の命令が書き換えられる。したがって、命令書き換え後
にキャッシュメモリＵＣから命令フェッチすれば書き換
え後命令をフェッチすることが出来る。このためには、
通常のパイプライン方式のプロセッサでは、命令書き換
え後にパイプライン上に存在する実行中の命令をキャン
セルするだけでよい。したがって、命令書き換えをサポ
ートするには統合型キャッシュメモリアーキテクチャの
方が適している。

【００１３】プロセス微細化に伴う集積度の向上によ
り、小規模システムではメインメモリＭＭをオンチップ
化することが可能となってきている。また、上記エモー
ションエンジンＥＥのように命令またはデータをオンチ
ップメモリに載せ、ダイレクトメモリアクセス等によ
り、ソフトウェアであらかじめオンチップメモリに命令
やデータを転送して、実際に使用する際に確実に高速ア
クセスすることも可能である。こうすることにより、使
用する命令やデータが予測可能であれば、メモリアクセ
スに空間的時間的局所性がなくても高速化が可能であ
る。このような状況では、キャッシュメモリが不要であ
ったり、命令キャッシュとデータキャッシュのうち一方
のみが必要であったりする。

【００１４】更に、プロセッサシステムが、メインフレ
ーム、ワークステーション、ＰＣ等に限定されていた時
代から、携帯電話、デジタル家電、自動車といった多種
多様な製品に搭載される時代となり、用途に応じてキャ
ッシュメモリの最適な構成も多様化している。したがっ
て、同一プロセッサで多様なキャッシュメモリ構成を取
れることも重要になってきている。

【００１５】本発明が解決しようとする第１の課題は、
従来、ハーバードアーキテクチャでのみ達成可能であっ
た命令フェッチとデータアクセスの同時実行を統合型キ
ャッシュメモリアーキテクチャで達成することである。
これによって、高性能と命令書き換えの容易性とを同時
に達成することが可能となる。また、命令とデータの一
方を重点的にキャッシングしたいアプリケーションの場
合でも、ハーバードアーキテクチャのように一方のキャ
ッシュが無駄になることなく、全容量を活用することが
出来る。

【００１６】本発明が解決しようとする第２の課題は、
同一のプロセッサで統合型キャッシュメモリアーキテク
チャとハーバードアーキテクチャの双方を実現すること
である。そして更に、同一プロセッサで多様なキャッシ
ュメモリ構成を実現することである。

【００１７】

【課題を解決するための手段】上記第１の課題は、統合
型キャッシュメモリを複数ポート化することによって解
決される。これによって命令フェッチとデータアクセス
要求を同時に処理することが可能となり、ハーバードア
ーキテクチャと同等の性能が達成される。但し、純粋な
複数ポート化はハードウェア量を増大させ、同一面積で
実現できるキャッシュメモリ容量が小さくなってしま
う。そこで、キャッシュメモリをアドレスの一部によっ
て指定される複数バンクによって構成し、各バンクを１
ポートキャッシュとし、命令フェッチとデータアクセス
要求が異なるバンクに対するものであれば同時処理、同
一バンクに対する場合は逐次処理することにより、完全
な複数ポートキャッシュメモリよりも、ハードウェア量
を削減し、キャッシュメモリ容量を維持することが出来
る。プロセス微細化に伴ってキャッシュメモリの大容量
化が可能となっているが、大容量化にはメモリマットの
分割が必要であり、分割されたメモリマットをバンクに
割当てれば、バンク分割に伴うコストの増大は回避でき
る。

【００１８】上記第２の課題は、上記ポートまたはバン
クの指定にアドレスの一部だけでなく命令フェッチとデ
ータアクセス要求の識別信号も用いることによって解決
される。統合型キャッシュメモリアーキテクチャとして
使用する場合はアドレスの一部を、ハーバードアーキテ
クチャとして使用する場合は識別信号を使用する。この
ようにポートまたはバンク指定に使用する信号を切替え
ることにより、２つのキャッシュメモリアーキテクチャ
を同一のプロセッサで実現する。更に、信号切替の仕方
によってハーバードアーキテクチャの命令キャッシュと
データキャッシュの容量配分を変えることも可能であ
る。また、複数ポート化を複数のウェイに対して異なる
アドレスでアクセスできるようにすることによっても、
同様に上記第１および第２の課題の解決が可能である。

【００１９】さらに、上記課題を解決する為に、本発明
は複数のコマンドを独立に処理可能なプロセッサと、該
プロセッサからのアクセス要求に応じて動作するキャッ
シュメモリを有するプロセッサシステムにおいて、前記
キャッシュメモリが複数個のポートを有し、該複数個の
ポートを介して前記プロセッサから送信される命令フェ
ッチを含む複数の制御コマンド及び複数のアドレス信号
を同時に処理しうることを特徴とするプロセッサシステ
ムを提供することにある。

【００２０】さらに、本発明は命令フェッチとデータア
クセスを独立に処理可能なプロセッサと、該プロセッサ
からのアクセス要求に呼応して動作するキャッシュメモ
リを有するシステムにおいて、前記キャッシュメモリを
複数のセレクタ及び複数のアドレスの一部によって指定
される複数バンクによって構成し、各バンクを１ポート
キャッシュとし、前記命令フェッチ要求と前記データア
クセス要求が異なるバンクに対するものであれば同時処
理、同一バンクに対する場合は逐次処理することを特徴
とするプロセッサシステムを提供することにある。

【００２１】さらに、本発明は複数のバンクを備え、該
複数のバンクを制御するコントローラを有し、該コント
ローラは前記複数のバンクの各々に命令或いはデータの
書き込み又は読み出しを行う為の制御信号を生成し、前
記コントローラの制御により該制御信号を前記複数のバ
ンクに供給し、前記複数のバンク内の異なるバンクに対
し前記命令或いはデータの書き込み或いは読み出し動作
を同時に行い、同一のバンクに対し、前記命令或いはデ
ータの書き込み或いは読み出し動作を逐次に行うことを
特徴とするキャッシュメモリを提供することにある。

【００２２】

【発明の実施の形態】以下、本発明の各実施例を図を用
いて説明する。各実施例の図における同一符号は同一物
または相当物を示す。図２は本発明を適用したプロセッ
サシステムの例である。プロセッサＬＳＩおよびメイン
メモリＭＭから成る。プロセッサＬＳＩは中央処理装置
ＣＰＵ、キャッシュメモリＣＭ、外部メモリインタフェ
イスＥＭＩ、および周辺モジュールＰＭから成り、内部
バスＩＢで接続されている。中央処理装置ＣＰＵは命令
フェッチユニットＩＦＵ、実行ユニットＥＸＵ、および
バスインタフェイスユニットＢＩＵから成る。又、当該
プロセッサ及びキャッシュメモリＣＭは同一のＬＳＩチ
ップ上に集積されている。

【００２３】中央処理装置ＣＰＵの基本動作は以下の通
りである。まず、命令フェッチユニットＩＦＵがキャッ
シュメモリＣＭに命令アドレスＡＩと共に命令フェッチ
要求ＲＥＱＩを出す。キャッシュメモリＣＭは要求ＲＥ
ＱＩに応じて読出した命令ＲＩを命令フェッチユニット
ＩＦＵに返す。命令フェッチユニットＩＦＵは命令ＲＩ
を実行ユニットＥＸＵに供給する。実行ユニットＥＸＵ
は命令ＲＩをデコードし実行する。デコードした命令が
メモリ読出し命令の場合は、データアドレスＡＤと共に
データアクセス要求ＲＥＱＤを出す。キャッシュメモリ
ＣＭは要求ＲＥＱＤに応じて読出したデータＲＤを実行
ユニットＥＸＵに返す。また、デコードした命令がメモ
リ書込み命令の場合は、データアドレスＡＤおよび書込
みデータＷＤと共にデータアクセス要求ＲＥＱＤを出
す。キャッシュメモリＣＭは要求ＲＥＱＤに応じてデー
タＷＤを書込む。

【００２４】命令フェッチ要求ＲＥＱＩまたはデータア
クセス要求ＲＥＱＤがキャッシュミスした場合は、バス
インタフェイスユニットＢＩＵが該要求に関連する命令
アドレスＡＩ、データアドレスＡＤおよび書込みデータ
ＷＤ等を受け取り、内部バスＩＢを経由して外部メモリ
インタフェイスＥＭＩに外部メモリフェッチ要求を出
す。外部メモリインタフェイスＥＭＩは要求に応じてメ
インメモリＭＭにアドレスＡを出力して外部メモリフェ
ッチ要求を出し、メインメモリＭＭはこれに呼応してデ
ータＤを返す。外部メモリインタフェイスＥＭＩは内部
バスＩＢを経由してデータＤをバスインタフェイスユニ
ットＢＩＵに返す。バスインタフェイスユニットＢＩＵ
は、外部アドレスＡＸ、書込みデータＷＸと共に外部ア
クセス要求ＲＥＱＸを出し、キャッシュメモリＣＭは外
部アクセス要求ＲＥＱＸ（外部からのアクセス要求であ
る）を処理するポートを有し、要求ＲＥＱＸに応じて書
込みデータＷＸを書込む。

【００２５】中央処理装置ＣＰＵにおいてパイプライン
動作が行われると、命令フェッチユニットＩＦＵは実行
ユニットＥＸＵの命令処理と同時に後続命令のフェッチ
を行う。更に、実行ユニットＥＸＵのデータアクセスが
ノンブロッキングであると、キャッシュメモリＣＭのデ
ータアクセスミスによる外部メモリアクセスと同時に後
続命令によるデータアクセスが行われる。このため、キ
ャッシュメモリＣＭには、命令フェッチ要求とデータア
クセス要求、或いは命令フェッチ要求ＲＥＱＩ、データ
アクセス要求ＲＥＱＤ、および外部アクセス要求ＲＥＱ
Ｘの内の何れか１組から成る複数の制御コマンド、及び
命令アドレス信号ＡＩとデータアドレス信号ＡＤ、或い
は信号ＡＩ、信号ＡＤと外部アドレス信号ＡＸの内の何
れか１組から成る複数のアドレス信号を同時に処理する
能力が必要である。

【００２６】図３は本発明を適用したキャッシュメモリ
ＣＭの第１の実施例である。キャッシュメモリＣＭはキ
ャッシュ制御レジスタＣＣＲ、バンク信号生成部ＢＫＧ
（或いは信号生成部）、ＣＭを制御するキャッシュ制御
部ＣＣ、およびキャッシュ本体から成る。ＢＫＧは複数
のアドレス信号に基づき、ＣＣに与える複数の制御信号
（ＢＫＩ，ＢＫＤ，ＢＫＸ）を生成する。

【００２７】キャッシュメモリ本体は、複数のアドレス
信号（ＡＩ，ＡＤ，及びＡＸ）の各々における該複数の
アドレスの一部で有る特定のビットによって指定される
４つのバンクＢＫ０〜ＢＫ３に分割されており異なるバ
ンクへの同時アクセスが可能である。

【００２８】キャッシュメモリ内の複数バンクの各々を
指定する際に、上記特定のビットの代わりに命令フェッ
チ要求又はデータアクセス要求、及び上記複数の制御信
号の入力に基づき、キャッシュメモリ内に有するキャッ
シュ制御部にて生成される複数のアドレス選択制御信号
及び書き込みデータ選択制御信号の制御により複数のセ
レクタの各々を介してバンクを指定することにより、命
令データ分離型キャッシュメモリとして動作する。

【００２９】バンクＢＫ０〜ＢＫ３はそれぞれアクセス
アドレスＡ０〜Ａ３、書込み時は更に書込みデータＷ０
〜Ｗ３を受取って、読出しまたは書込み動作を行い、読
出し時には読出しデータＲ０〜Ｒ３を出力する。バンク
ＢＫ０〜ＢＫ３の各々は１ポートキャッシュと見なされ
る。アクセスアドレスＡ０〜Ａ３はそれぞれアドレスマ
ルチプレクサ（又はセレクタ）ＡＭ０〜ＡＭ３におい
て、アドレス選択制御信号ＣＡ０〜ＣＡ３によって、ア
ドレスＡＩ、ＡＤ、またはＡＸから選択される。書込み
データＷ０〜Ｗ３はそれぞれ書込みデータマルチプレク
サ（又はセレクタ）ＷＭ０〜ＷＭ３において、書込みデ
ータ選択制御信号ＣＷ０〜ＣＷ３によって、書込みデー
タＷＤまたはＷＸから選択される。読出しデータＲＩ、
ＲＤ、およびＲＸはそれぞれ読出しデータマルチプレク
サ（又はセレクタ）ＲＭＩ、ＲＭＤ、およびＲＭＸにお
いて、読出しデータ選択制御信号ＣＲＩ、ＣＲＤ、およ
びＣＲＸによって、読出しデータＲ０〜Ｒ３から選択さ
れる。尚、図中の各マルチプレクサの入力信号に振られ
た番号は、その入力を選択する場合にアサートされる選
択制御信号のビット番号である。

【００３０】図４は第１の実施例のキャッシュ制御部Ｃ
Ｃの詳細である。バンク信号生成部ＢＫＧからの命令バ
ンクＢＫＩ、データバンクＢＫＤ、および外部バンクＢ
ＫＸと、命令フェッチ要求ＲＥＱＩ、データアクセス要
求ＲＥＱＤ、および外部アクセス要求ＲＥＱＸとから、
キャッシュ本体の各マルチプレクサの制御信号を生成す
る。

【００３１】詳細に説明すると、キャッシュ制御部は命
令フェッチ要求、データアクセス要求及び複数の制御信
号（ＢＫＩ，ＢＫＤ，ＢＫＸ）の入力に対し、制御信号
に基づいて指定されたバンクに既にデータアクセス要求
が割り当てられた場合は、更なる割り当てを実行しない
ように遅延信号を生成し、制御信号に基づいて指定され
たバンクに未だデータアクセス要求が割り当てられてい
ない場合は、複数のアドレス選択制御信号又は書き込み
データ選択制御信号を生成する。

【００３２】図３の読出しデータ選択制御信号ＣＲＩ、
ＣＲＤ、およびＣＲＸは４入力マルチプレクサを制御す
る４ビットの信号である。それぞれ２ビットの命令バン
クＢＫＩ、データバンクＢＫＤ、および外部バンクＢＫ
Ｘを単純にデコードすれば生成できるので図示していな
い。

【００３３】アドレス選択制御信号ＣＡ０〜ＣＡ３およ
び書込みデータ選択制御信号ＣＷ０〜ＣＷ３は命令フェ
ッチ、データアクセス、および外部アクセスの優先度を
決定しなければ生成できない。最も単純な優先度決定方
式はプログラム本来の逐次実行順序を守ることである。
外部アクセスは先行するキャッシュアクセスのミスによ
って生じるので最も逐次実行順序が早い。また、命令フ
ェッチは後続命令の準備であり最も逐次実行順序が遅
い。したがって、優先度は第１が外部アクセス、第２が
データアクセス、第３が命令フェッチである。

【００３４】しかしながら、高度に最適化されたプログ
ラムでは命令やデータをプリフェッチ命令等によって事
前にメインメモリＭＭからキャッシュメモリＣＭにキャ
ッシングし、実際に使用する際にキャッシュミスが起こ
らないようにする。このようなプログラムでは外部アク
セスの優先度を下げた方が性能は向上する。ジャストオ
ンタイムでキャッシングするようにプログラムを最適化
することは困難なので、少し余裕時間を見てキャッシン
グした場合、本来必要な時刻より早くキャッシングする
ので、これを待たせて内部動作をストールさせない方が
良いからである。そこで、本実施例では優先度を第１が
データアクセス、第２が命令フェッチ、第３が外部アク
セスとする。

【００３５】図３に示すアクセスアドレスＡ０〜Ａ３は
アドレスＡＩ、ＡＤ、またはＡＸから選択されるので、
アドレスマルチプレクサＡＭ０〜ＡＭ３は３入力であ
り、制御信号ＣＡ０〜ＣＡ３は３ビットである。そこ
で、制御信号のビット番号は命令アドレスに２、データ
アドレスに１、外部アドレスに０を割当てる。

【００３６】まず、図４に示す通り、最優先のデータア
クセス要求ＲＥＱＤがアサートされたら、データバンク
ＢＫＤで指定されるバンクを割当て、アドレス選択制御
信号ＣＡ０〜ＣＡ３のうち割当てたバンクの制御信号の
ビット１をアサートする。即ち、２ビットのデータバン
クＢＫＤをデータバンクデコーダＢＤＤによってデコー
ドした４ビット信号のそれぞれとデータアクセス要求Ｒ
ＥＱＤのＡＮＤ論理を取る。

【００３７】次に、命令フェッチ要求ＲＥＱＩがアサー
トされたら、命令バンクＢＫＩで指定されるバンクを割
当てる。この時、該当バンクに既にデータアクセスが割
当てられていた場合は、命令フェッチ遅延信号ＤＬＩを
アサートし、命令フェッチの割当ては行わない。割当て
を行った場合はアドレス選択制御信号ＣＡ０〜ＣＡ３の
うち割当てたバンクの制御信号のビット２をアサートす
る。即ち、２ビットの命令バンクＢＫＩを命令バンクデ
コーダＢＤＩによってデコードした４ビット信号のそれ
ぞれと命令アクセス要求ＲＥＱＩのＡＮＤ論理を取り、
更に、アドレス選択制御信号ＣＡ０〜ＣＡ３のビット１
の反転信号とＡＮＤ論理を取る。アドレス選択制御信号
ＣＡ０〜ＣＡ３のビット０は該当バンクにデータアクセ
スも命令アクセスも行わない場合にアサートする。即
ち、アドレス選択制御信号ＣＡ０〜ＣＡ３のビット１の
反転信号と、ビット２の元になっている命令アクセス要
求ＲＥＱＩと当該ＢＤＩからの信号とのＡＮＤ論理を取
った信号の反転信号とのＡＮＤ論理を取った信号であ
る。

【００３８】また、２ビットの外部バンクＢＫＸを外部
バンクデコーダＢＤＸによってデコードした４ビット信
号のそれぞれと外部アクセス要求ＲＥＱＸのＡＮＤ論理
を取った信号がアサートされて、該当バンクへの外部ア
クセス要求が出たにもかかわらず、該当バンクアドレス
として外部アドレスを選択する信号、即ち、アドレス選
択制御信号ＣＡ０〜ＣＡ３のビット０がアサートされな
い場合、必要なバンクが選択できなかったので外部アク
セス遅延信号ＤＬＸをアサートする。

【００３９】図３に示す書込みデータＷ０〜Ｗ３は書込
みデータＷＤまたはＷＸから選択されるので、書込みデ
ータマルチプレクサＷＭ０〜ＷＭ３は２入力であり、制
御信号ＣＷ０〜ＣＷ３は２ビットである。そこで、制御
信号のビット番号はデータアドレスに１、外部アドレス
に０を割当てる。まず、書込みデータ選択制御信号ＣＷ
０〜ＣＷ３のビット１は、アドレス選択制御信号ＣＡ０
〜ＣＡ３のビット１と同一論理である。データアクセス
がない場合は、書込みデータとして図３に示す外部書込
みデータＷＸを選択するので、図４に示す通り、書込み
データ選択制御信号ＣＷ０〜ＣＷ３のビット０はビット
１の反転である。

【００４０】図５はバンク信号生成部ＢＫＧの第１の例
である。キャッシュメモリＣＭの容量を１２８ＫＢと
し、４ウェイセットアソシアティブ方式とすると、１ウ
ェイ当りの容量は３２ＫＢであり、インデクスは１５ビ
ットである。バンクインタリーブ方式ではバンク指定に
インデクスの一部を使用する。本実施例ではバンク数が
４なので、バンク指定に２ビット使用する。どのビット
をバンク指定に用いたときにバンク競合によるストール
頻度が最小になるかはプログラムに依存する。逆に、バ
ンク指定ビットをプログラマに公開することによって競
合を抑えたプログラムを作成することも可能である。図
５ではアドレスのビット１４〜０をインデクスとし、イ
ンデクスの上位２ビットをバンク指定ビットとする。し
たがって、ビット１４〜１３がバンク指定ビットであ
る。

【００４１】バンク信号生成部ＢＫＧは、キャッシュ制
御レジスタＣＣＲのバンク制御フィールドＢＣによって
制御される。図５ではバンク制御フィールドＢＣは１ビ
ットで、バンクマルチプレクサＢＭＩ、ＢＭＤ、および
ＢＭＸを制御して２ビットのバンク信号ＢＫＩ、ＢＫ
Ｄ、およびＢＫＸの上位ビットを選択する。本実施例で
は下位ビットは常にアドレスＡＩ、ＡＤ、およびＡＸの
ビット１３である。図５においてバンクマルチプレクサ
ＢＭＩ、ＢＭＤ、およびＢＭＸの入力信号に振られた番
号は、該入力信号を選択する時のバンク制御フィールド
ＢＣの値である。即ち、バンク制御フィールドＢＣが１
であれば、バンク信号ＢＫＩ、ＢＫＤ、およびＢＫＸの
上位ビットとして、それぞれアドレスＡＩ、ＡＤ、およ
びＡＸのビット１４を選択する。一方、バンク制御フィ
ールドＢＣが０であれば、それぞれ値０、値１、および
外部データアクセス信号ＤＡを選択する。外部データア
クセス信号ＤＡは外部アクセスがデータ系である時にア
サートされる。

【００４２】この結果、バンク制御フィールドＢＣが１
であれば、バンク信号ＢＫＩ、ＢＫＤ、およびＢＫＸは
それぞれアドレスＡＩ、ＡＤ、およびＡＸのビット１４
〜１３となる。したがって、キャッシュメモリＣＭは統
合型の４バンクインタリーブキャッシュとなる。

【００４３】バンク制御フィールドＢＣが０であれば、
バンク信号ＢＫＩはアドレスＡＩのビット１３の値に応
じて０または１となり、バンク信号ＢＫＤはアドレスＡ
Ｄのビット１３の値に応じて２または３となり、バンク
信号ＢＫＸはアドレスＡＸのビット１３の値に応じて、
外部データアクセス信号ＤＡがネゲートされれば０また
は１、アサートされれば２または３となる。

【００４４】したがって、命令フェッチおよび命令系外
部アクセスに対しては、バンク信号ＢＫＩおよびＢＫＸ
が常にバンク０または１を指定し、データアクセスおよ
びデータ系外部アクセスに対してはバンク信号ＢＫＤお
よびＢＫＸが常にバンク２または３を指定する。この結
果、バンク０および１が２バンクインタリーブ命令キャ
ッシュ、バンク２および３が２バンクインタリーブデー
タキャッシュとして動作する。そして、アクセスするバ
ンクが異なれば同時アクセス可能なので、ハーバードア
ーキテクチャとなる。尚、この時アドレスのビット１４
は常にタグとして使用する。バンク制御フィールドＢＣ
が１であればビット１４をタグとすることは冗長である
が誤動作はせず、バンク制御フィールドＢＣが０であれ
ばビット１４はタグとして必要である。１ビットの冗長
性を取り除こうとするとかえって論理が複雑になり速度
が低下する。

【００４５】図６はバンク生成部ＢＫＧの第２の例であ
る。通常、システムによってプログラムを置くアドレス
空間とデータを置くアドレス空間はあらかじめ決まって
いることが多いので、これら２つの空間を識別するアド
レスのビットがあれば、これをバンク指定ビットとする
ことにより、命令とデータのバンク競合を避けることが
できる。この結果、統合型の４バンクインタリーブキャ
ッシュでありながら、ハーバードアーキテクチャと同等
の性能を得ることが出来る。

【００４６】図６の例ではバンク制御フィールドＢＣを
２ビットとし、図５のバンク制御フィールドＢＣが０お
よび１の場合に加えて、２および３の場合を追加してい
る。そして、バンク制御フィールドＢＣが２の場合には
アドレスのビット２０を、３の場合にはビット２４を選
択する。

【００４７】この結果、プログラムサイズが１ＭＢ程度
の比較的小さいシステムではビット２０を、１６ＭＢ程
度のやや大きなシステムではビット２４をバンク指定ビ
ットとすることにより、命令とデータのバンク競合を避
けることができる。この場合も図５の場合と同様に、ビ
ット２４、２０、１４は常にタグとしても使用する。

【００４８】図７〜９は本実施例の第１の動作例であ
る。図７はバンク生成部ＢＫＧの動作例である。図中太
い信号線はアサート、細い信号線はネゲートとなってい
る。本動作例ではキャッシュコントロールレジスタＣＣ
Ｒのバンク制御フィールドＢＣが１で統合型キャッシュ
モードであるとする。そして、命令アドレスＡＩ、デー
タアドレスＡＤ、および外部アドレスＡＸを１６進数で
００００１２３０、００１０２４６８、００１０４８Ｃ
０とし、命令フェッチ要求ＲＥＱＩ、データアクセス要
求ＲＥＱＤ、および外部アクセス要求ＲＥＱＸが全てア
サートされたとする。

【００４９】尚、図７においてはビット１４〜１３の値
が明確と成るように１６進数を２進数に展開してある。
バンク制御フィールドＢＣが１なので、命令バンクマル
チプレクサＢＭＩ、データバンクマルチプレクサＢＭ
Ｄ、および外部バンクマルチプレクサＢＭＸはそれぞれ
命令アドレスＡＩ、データアドレスＡＤ、および外部ア
ドレスＡＸのビット１４を選択し、それぞれ０、０、お
よび１を出力する。該出力と常にバンク指定信号として
使用されるビット１３とを結合した信号がバンク信号で
あるから、命令バンクＢＫＩ、データバンクＢＫＤ、お
よび外部バンクＢＫＸはそれぞれ０、１、および２とな
る。

【００５０】図８はキャッシュ制御部ＣＣの動作例であ
る。図中太い信号線はアサート、細い信号線はネゲート
となっている。命令バンクＢＫＩ、データバンクＢＫ
Ｄ、および外部バンクＢＫＸはそれぞれ命令バンクデコ
ーダＢＤＩ、データバンクデコーダＢＤＤ、および外部
バンクデコーダＢＤＸによってデコードされ、該デコー
ダ出力のそれぞれビット０、１、および２がアサートさ
れる。

【００５１】命令フェッチ要求ＲＥＱＩ、データアクセ
ス要求ＲＥＱＤ、および外部アクセス要求ＲＥＱＸは全
てアサートされているので、これらの信号とのＡＮＤ論
理後もアサート状態を保つ。そして優先度判定論理のＡ
ＮＤゲートにより、アドレス選択制御信号はＣＡ０のビ
ット２、ＣＡ１のビット１、ＣＡ２のビット０、ＣＡ３
のビット０がアサートされ、書込みデータ選択信号はＣ
Ｗ０のビット０、ＣＷ１のビット１、ＣＷ２のビット
０、ＣＷ３のビット０がアサートされる。

【００５２】また、バンク競合判定論理により命令フェ
ッチ遅延ＤＬＩおよび外部アクセス遅延ＤＬＸはネゲー
トされる。また、図示していないが、読出しデータ選択
信号ＣＲＩ、ＣＲＤ、およびＣＲＸは命令バンクＢＫ
Ｉ、データバンクＢＫＤ、および外部バンクＢＫＸの単
純デコードであるから、それぞれビット０、１、および
２がアサートされる。

【００５３】図９はキャッシュメモリＣＭの動作例であ
る。キャッシュ制御部ＣＣからの制御信号ＣＴＬとし
て、アドレス選択制御信号はＣＡ０のビット２、ＣＡ１
のビット１、ＣＡ２のビット０、ＣＡ３のビット０、書
込みデータ選択信号はＣＷ１のビット１、他ＣＷ０，
２，３のビット０、読出しデータ選択信号はＣＲＩのビ
ット０、ＣＲＤのビット１、およびＣＲＸのビット２が
アサートされている。

【００５４】この結果、アドレスＡ０〜Ａ３にはそれぞ
れ命令アドレスＡＩ、データアドレスＡＤ、および外部
アドレスＡＸが選択される。また、書込みデータＷ０〜
Ｗ３としては、Ｗ１には書込みデータＷＤが、他には書
込みデータＷＸが選択される。そして、読出しデータＲ
Ｉ、ＲＤ、およびＲＸにはそれぞれ読出しデータＲ０、
Ｒ１、およびＲ２が選択される。

【００５５】以上のようにキャッシュコントロールレジ
スタＣＣＲのバンク制御フィールドＢＣを１として統合
型キャッシュモードとし、バンク指定ビットとして使用
されるビット１４〜１３が異なるアドレスでアクセスす
れば、命令フェッチ要求、データアクセス要求、および
外部アクセス要求を同時に異なるバンクで処理すること
が出来る。すなわち、同時処理が実行される。

【００５６】図１０〜１２は本実施例の第２の動作例で
ある。本動作例でもキャッシュコントロールレジスタＣ
ＣＲのバンク制御フィールドＢＣが１で統合型キャッシ
ュモードであるとする。そして、命令アドレスＡＩ、デ
ータアドレスＡＤ、および外部アドレスＡＸを１６進数
で００００１２３０、００１０１３５７、００１００２
４０とし、命令フェッチ要求ＲＥＱＩ、データアクセス
要求ＲＥＱＤ、および外部アクセス要求ＲＥＱＸが全て
アサートされたとする。

【００５７】すると、図１０のように、命令バンクマル
チプレクサＢＭＩ、データバンクマルチプレクサＢＭ
Ｄ、および外部バンクマルチプレクサＢＭＸは全て０を
出力する。更にビット１３と結合すると、命令バンクＢ
ＫＩ、データバンクＢＫＤ、および外部バンクＢＫＸは
全て０となる。

【００５８】図１１はキャッシュ制御部ＣＣの動作例で
ある。命令バンクデコーダＢＤＩ、データバンクデコー
ダＢＤＤ、および外部バンクデコーダＢＤＸの出力は全
てビット０がアサートされ、命令フェッチ要求ＲＥＱ
Ｉ、データアクセス要求ＲＥＱＤ、および外部アクセス
要求ＲＥＱＸとのＡＮＤ論理後もアサート状態を保つ。
そして優先度判定論理のＡＮＤゲートにより、アドレス
選択制御信号としてはＣＡ０のビット１、他ＣＡ１〜３
のビット０がアサートされ、書込みデータ選択信号とし
てはＣＷ０のビット１、他ＣＷ１〜３のビット０がアサ
ートされる。

【００５９】また、バンク競合判定論理により命令フェ
ッチ遅延ＤＬＩおよび外部アクセス遅延ＤＬＸがアサー
トされる。即ち、命令フェッチおよび外部アクセスは待
たされる。また、図示していないが、読出しデータ選択
信号ＣＲＩ、ＣＲＤ、およびＣＲＸは命令バンクＢＫ
Ｉ、データバンクＢＫＤ、および外部バンクＢＫＸの単
純デコードであるから、全て０がアサートされる。

【００６０】図１２はキャッシュメモリＣＭの動作例で
ある。キャッシュ制御部ＣＣからの制御信号ＣＴＬとし
て、アドレス選択制御信号はＣＡ０のビット１、他ＣＡ
１〜３のビット０、書込みデータ選択信号はＣＷ０のビ
ット１、他ＣＷ１〜３のビット０、読出しデータ選択信
号は全てビット０がアサートされている。

【００６１】この結果、アドレスＡ０にはデータアドレ
スＡＤ、他のアドレスＡ１からＡ３には外部アドレスＡ
Ｘが選択される。また、書込みデータＷ０には書込みデ
ータＷＤが、他の書込みデータＷ１〜Ｗ３には書込みデ
ータＷＸが選択される。そして、読出しデータＲＩ、Ｒ
Ｄ、およびＲＸには全て読出しデータＲ０が選択され
る。

【００６２】以上のようにキャッシュコントロールレジ
スタＣＣＲのバンク制御フィールドＢＣを１として統合
型キャッシュモードとし、バンク指定ビットとして使用
されるビット１４〜１３が同一のアドレスでアクセスす
ると、バンク競合によりデータアクセスのみが実行さ
れ、命令フェッチおよび外部アクセスは待たされる。即
ち、逐次処理が実行される。

【００６３】図１３〜１５は第３の動作例である。第２
の動作例と同一のアドレスによるアクセス要求を用い、
キャッシュコントロールレジスタＣＣＲのバンク制御フ
ィールドＢＣを０としてハーバードアーキテクチャモー
ドとする。また、外部アクセスはデータ系のアクセスと
する。即ち外部データアクセス信号ＤＡをアサートす
る。すると、図１３のようにバンク制御フィールドＢＣ
が０なので、命令バンクマルチプレクサＢＭＩ、データ
バンクマルチプレクサＢＭＤ、および外部バンクマルチ
プレクサＢＭＸはそれぞれ値０、値１、および外部デー
タアクセス信号ＤＡの値１を選択して出力する。該出力
と常にバンク指定信号として使用されるビット１３とを
結合した信号がバンク信号であるから、命令バンクＢＫ
Ｉ、データバンクＢＫＤ、および外部バンクＢＫＸはそ
れぞれ０、２、および２となる。

【００６４】図１４はキャッシュ制御部ＣＣの動作例で
ある。命令バンクデコーダＢＤＩ、データバンクデコー
ダＢＤＤ、および外部バンクデコーダＢＤＸの出力はそ
れぞれビット０、２、および２がアサートされ、命令フ
ェッチ要求ＲＥＱＩ、データアクセス要求ＲＥＱＤ、お
よび外部アクセス要求ＲＥＱＸとのＡＮＤ論理後もアサ
ート状態を保つ。そして優先度判定論理のＡＮＤゲート
により、アドレス選択制御信号はＣＡ０のビット２、Ｃ
Ａ１のビット０、ＣＡ２のビット１、ＣＡ３のビット０
がアサートされ、書込みデータ選択信号はＣＷ２のビッ
ト１、他ＣＷ０，１，３のビット０がアサートされる。
また、バンク競合判定論理により外部アクセス遅延ＤＬ
Ｘがアサートされる。即ち、外部アクセスは待たされ
る。また、図示していないが、読出しデータ選択信号Ｃ
ＲＩ、ＣＲＤ、およびＣＲＸは命令バンクＢＫＩ、デー
タバンクＢＫＤ、および外部バンクＢＫＸの単純デコー
ドであるから、それぞれビット０、２、および２がアサ
ートされる。

【００６５】図１５はキャッシュメモリＣＭの動作例で
ある。キャッシュ制御部ＣＣからの制御信号ＣＴＬとし
て、アドレス選択制御信号はＣＡ０のビット２、ＣＡ１
のビット０、ＣＡ２のビット１、ＣＡ３のビット０が、
書込みデータ選択信号はＣＷ２のビット１、他ＣＷ０，
１，３のビット０、読出しデータ選択信号はＣＲＩのビ
ット０、ＣＲＤのビット２、およびＣＲＸのビット２が
アサートされている。

【００６６】この結果、アドレスＡ０〜Ａ３にはそれぞ
れ命令アドレスＡＩ、外部アドレスＡＸ、データアドレ
スＡＤ、および外部アドレスＡＸが選択される。また、
書込みデータＷ０〜Ｗ３に関しては、Ｗ２には書込みデ
ータＷＤが、他Ｗ０，１，３には書込みデータＷＸが選
択される。そして、読出しデータＲＩ、ＲＤ、およびＲ
Ｘにはそれぞれ読出しデータＲ０、Ｒ２、およびＲ２が
選択される。

【００６７】以上のようにキャッシュコントロールレジ
スタＣＣＲのバンク制御フィールドＢＣを０としてハー
バードアーキテクチャモードとすると、第２の動作例と
同一アドレスでアクセスしても、命令フェッチとデータ
アクセスのバンク競合を回避できる。一方、データアク
セスとデータ系外部アクセスのバンク競合は回避できな
いが、これは通常のハーバードアーキテクチャでも回避
できない。

【００６８】図１６はバンク信号生成部の第４の動作例
である。第２の動作例と同一のアドレスによるアクセス
要求を処理しているが、図６のバンク生成部ＢＫＧを用
い、キャッシュコントロールレジスタＣＣＲのバンク制
御フィールドＢＣを２とする。また、プログラムとデー
タのアドレス空間を区別するアドレスビットはビット２
０とする。

【００６９】すると、図１６のようにバンク制御フィー
ルドＢＣが２なので、命令バンクマルチプレクサＢＭ
Ｉ、データバンクマルチプレクサＢＭＤ、および外部バ
ンクマルチプレクサＢＭＸはそれぞれ０、１、および１
を出力する。該出力と常にバンク指定信号として使用さ
れるビット１３とを結合した信号がバンク信号であるか
ら、命令バンクＢＫＩ、データバンクＢＫＤ、および外
部バンクＢＫＸはそれぞれ０、２、および２となる。即
ち、第３の動作例と同一のバンク信号を出力する。この
結果、キャッシュ制御部ＣＣおよびキャッシュメモリＣ
Ｍも同様に動作し、統合型キャッシュでありながら、ハ
ーバードアーキテクチャと同様、命令フェッチとデータ
アクセスの競合を回避できる。

【００７０】前述した各図の動作例をまとめると命令フ
ェッチ要求、データアクセス要求及び外部アクセス要求
並びに複数の制御信号（ＢＫＩ，ＢＫＤ，ＢＫＸ）の入
力によりキャッシュ制御部にて生成される複数のアドレ
ス選択制御信号及び書き込みデータ選択制御信号の制御
により、複数のアドレス信号（ＡＩ，ＡＤ，ＡＸ）及び
書き込みデータ（ＷＤ，ＷＸ）から複数のセレクタの各
々を介して、複数のバンク内の異なるバンクに対しては
同時に、同一バンクに対しては逐次的に、複数のアクセ
スアドレスを与える。

【００７１】さらに上記複数のバンクの各々において、
複数のアクセスアドレスへの書き込みデータの書き込み
または各々のアクセスアドレスからのデータ読出しを、
異なるバンクに対しては同時に、同一バンクに対しては
逐次的に任意に行う。

【００７２】特に逐次処理について換言して表現すれ
ば、キャッシュ制御部ＣＣ（コントローラ）の制御によ
り制御信号（ＣＡ０〜３、ＣＷ０〜３）を複数のバンク
の各々に供給し、同一のバンクに対し、命令或いはデー
タの書き込み或いは読み出し動作を逐次に行う。

【００７３】図１７は本発明の第２の実施例のキャッシ
ュメモリＣＭである。バンク毎に優先的に選択するアク
セス要求を、キャッシュ制御レジスタＣＣＲのバンク選
択フィールドＢＳ０〜ＢＳ３によってあらかじめ指定し
ておき、同時に２つ以上アクセス要求がきた場合はバン
ク毎に優先度の高いアクセス要求を受け付ける。図３に
示す第１の実施例との違いはキャッシュ制御レジスタＣ
ＣＲからキャッシュ制御部ＣＣへバンク選択フィールド
ＢＳ０〜ＢＳ３を出力し、これと命令フェッチ要求ＲＥ
ＱＩおよびデータアクセス要求ＲＥＱＤとの入力からキ
ャッシュ制御信号ＣＴＬを生成している点である。

【００７４】図１８は第２の実施例のキャッシュ制御部
ＣＣである。本方式の長所は、アクセス要求に比べて確
定の遅いアドレス情報をバンク選択に使用しないため、
高速にキャッシュアクセスを開始できることである。バ
ンクの使用効率よりキャッシュのアクセス速度を重視す
る場合に適している。アドレスから生成されるバンク信
号ＢＫＩ、ＢＫＤ、およびＢＫＸを使用せずにアドレス
選択制御信号ＣＡ０〜ＣＡ３および書込みデータ選択制
御信号ＣＷ０〜ＣＷ３を生成する。

【００７５】アドレス選択制御信号ＣＡ０はバンク選択
フィールドＢＳ０と命令フェッチ要求ＲＥＱＩおよびデ
ータアクセス要求ＲＥＱＤとから以下のように生成す
る。バンク選択フィールドＢＳ０は命令フェッチ優先時
に０、データアクセス優先時に１となる。アドレス選択
制御信号ＣＡ０のビット２、１、および０はそれぞれ命
令アドレスＡＩ、データアドレスＡＤ、および外部アド
レスＡＸに対応する。

【００７６】まず、ビット２は命令フェッチ要求ＲＥＱ
Ｉがアサートされた場合に、データアクセス要求ＲＥＱ
Ｄがネゲートされているか、又はバンク選択フィールド
ＢＳ０が０で命令フェッチ優先である場合にアサートさ
れる。同様にビット１はデータアクセス要求ＲＥＱＤが
アサートされた場合に、命令フェッチ要求ＲＥＱＩがネ
ゲートされているか、又はバンク選択フィールドＢＳ０
が１でデータアクセス優先である場合にアサートされ
る。ビット０は命令フェッチ要求ＲＥＱＩおよびデータ
アクセス要求ＲＥＱＤのどちらもネゲートされている場
合にアサートする。アドレス選択制御信号ＣＡ１〜ＣＡ
３も同様にバンク選択フィールドＢＳ１〜ＢＳ３と命令
フェッチ要求ＲＥＱＩおよびデータアクセス要求ＲＥＱ
Ｄとから生成される。書込みデータ選択制御信号ＣＷ０
〜ＣＷ３は、図４に示す第１の実施例同様、ビット１は
アドレス選択制御信号ＣＡ０〜ＣＡ３のビット１と同一
論理であり、ビット０はビット１の反転である。

【００７７】尚、本実施例においても読出しデータ選択
信号ＣＲＩ、ＣＲＤ、およびＣＲＸはそれぞれバンク信
号ＢＫＩ、ＢＫＤ、およびＢＫＸのデコードによって得
られる。アクセス要求ＲＥＱＩ、ＲＥＱＤ、およびＲＥ
ＱＸとバンク選択フィールドＢＳ０〜３のみでバンク選
択を行うので、各アクセスに必要なバンクが確保された
かをチェックし、確保できなかった場合はアクセス遅延
信号ＤＬＩ、ＤＬＤ、およびＤＬＸをアサートして、ア
クセスを待たせる。このチェックはキャッシュアクセス
と並列に行えばよい。

【００７８】具体的には、第１の実施例と同様にバンク
信号ＢＫＩまたはＢＫＤとアクセス要求ＲＥＱＩまたは
ＲＥＱＤとからアクセスすべきバンクを決定し、そのバ
ンクにおいてアドレス選択制御信号ＣＡ０〜ＣＡ３によ
って、命令アドレスＡＩまたはデータアドレスＡＤが選
択されていなければ、それぞれアクセス遅延信号ＤＬＩ
またはＤＬＤをアサートする。本実施例では外部アクセ
スは全てのバンクで常に優先度が低いのでアクセス要求
ＲＥＱＩまたはＲＥＱＤが出ているとバンクを確保でき
ない。このため、バンクに依らずアクセス要求ＲＥＱＸ
アサート時にＲＥＱＩまたはＲＥＱＤがアサートされて
いればアクセス遅延信号ＤＬＸをアサートする。

【００７９】第２の実施例では外部アクセスは常に優先
度を最低にしているが、外部アクセスを含めて自由に優
先度を可変にすることは可能である。第１および第２の
実施例は４バンク構成の場合であるが、様々なバンク数
の場合に本発明を拡張することは本発明の属する分野の
通常の技術者であれば可能である。

【００８０】図１９は本発明の第３の実施例のキャッシ
ュメモリＣＭである。複数ウェイ構成のキャッシュメモ
リを全て命令データ共用にするか、ウェイ毎に命令用、
データ用のいずれかに指定するかする。バンク数が２の
累乗でないと実現困難であるのに対し、ウェイ数は任意
の数が可能なので設計の自由度が増す。また、バンクイ
ンタリーブ化する必要もない。例えば４ウェイセットア
ソシアティブの統合型キャッシュメモリを、全てのウェ
イを命令データ共用とすればそのまま統合型に、２ウェ
イを命令用、残りの２ウェイをデータ用とすればハーバ
ードアーキテクチャになる。複数個のウェイの各々に対
して命令またはデータの内何れか１つのみをキャッシン
グすることにより、命令データ分離型キャッシュメモリ
として動作させることが出来る。但し、バンクインタリ
ーブ化しないと外部アクセスと命令またはデータアクセ
スを同時に実行することは出来ない。また、ウェイ毎に
異なるアドレスを指定する必要があるため、１つのメモ
リマットに複数のウェイを実装することは出来ない。

【００８１】さて、第２と第３の実施例のキャッシュメ
モリＣＭの違いは、図１７と図１９に示されるＣＭを構
成するブロックの違いである。まず、キャッシュメモリ
本体はバンクＢＫ０〜ＢＫ３の代わりにウェイＷＹ０〜
ＷＹ３に分割されて、それぞれのウェイがアドレスマル
チプレクサＡＭ０〜ＡＭ３（又はセレクタ）によって選
択される固有のアドレスでアクセスされる。そして、バ
ンクはないのでバンク生成部ＢＫＧはない。また、外部
アクセスと命令またはデータアクセスを同時に実行する
ことは出来ないので、外部アクセス専用のポートは不要
である。

【００８２】図２２はキャッシュメモリ本体にウェイを
使用した場合のプロセッサ構成例を示した図である。外
部アクセスは命令系とデータ系に分けて、通常のハーバ
ードアーキテクチャのように、事前に命令アクセスおよ
びデータアクセスにマージしておく。プロセッサＣＰＵ
から命令フェッチ要求ＲＥＱＩ，データアクセス要求Ｒ
ＥＱＤから成る複数の制御コマンド及びＡＩ，ＡＤから
成る複数のアドレス信号がキャッシュメモリ本体に送信
される。

【００８３】前述したバンクＢＫ０〜ＢＫ３を採用した
キャッシュメモリＣＭを備えたプロセッサシステム（図
２）とバンクの代わりにウェイを採用したＣＭを備えた
プロセッサシステム（図２２）の相違点としては、実行
ユニットＥＸＵからＣＭに送信される書き込みデータＷ
Ｄ及びＢＩＵからＣＭに送信される書き込みデータの
内、何れか１データがセレクタにて選択されＣＭに書き
込まれ、並行してＢＩＵからの命令系書き込みデータＷ
ＩがＣＭに書き込まれることにある。

【００８４】同図２２のプロセッサシステムを採用した
結果、図１７に示すキャッシュメモリ構成例と比較し、
図１９のキャッシュメモリ構成においてアドレスマルチ
プレクサＡＭ０〜ＡＭ３は命令アドレスＡＩとデータア
ドレスＡＤの２入力に、書込みデータマルチプレクサＷ
Ｍ０〜ＷＭ３の外部書込みデータＷＸ（図１７）は、命
令系は命令系書込みデータＷＩに、データ系はデータ系
書込みデータＷＤにマージされて不要になる。命令系外
部アクセスＡＸ（図１７）をマージした結果、マージ前
にはなかった命令系書込みデータＷＩ（図１９）が存在
する。

【００８５】更に、バンクインタリーブ方式では単純な
バンク信号のデコード結果であった読出しデータ選択制
御信号ＣＲＩおよびＣＲＤは、図１９のキャッシュメモ
リＣＭに具備されるウェイ選択制御部ＷＳＣによって生
成される。ウェイ選択制御部ＷＳＣの詳細を図２０に示
す。キャッシュ制御部ＣＣ（図２１）からの読出しデー
タ選択制御信号ＣＲ０〜ＣＲ３と各ウェイからのヒット
信号ＨＴ０〜ＨＴ３とのＡＮＤ論理によって上記信号Ｃ
ＲＩ及びＣＲＤは生成される。図１９に示すように読出
しデータＲＩ、ＲＤは読出しデータ選択制御信号ＣＲＩ
及びＣＲＤによる制御の下、それぞれ読出しデータマル
チプレクサＲＭＩ及びＲＭＤを介して、各ウェイＷＹ０
〜ＷＹ３から読み出される読出しデータＲ０〜Ｒ３から
選択される信号である。

【００８６】図２１は図１９に示す第３の実施例のキャ
ッシュメモリＣＭ内のキャッシュ制御部ＣＣを示してい
る。キャッシュ制御レジスタＣＣＲには統合ビットＵ
（キャッシュメモリが統合型か分離型かを区別するビッ
ト）およびウェイ選択フィールドＷＳ０〜ＷＳ３があ
る。統合ビットＵは全てのウェイを命令データ共用にす
ることを示す。ウェイ選択フィールドＷＳ０〜ＷＳ３
は、統合ビットＵがアサートされている時には命令デー
タアクセス競合においてウェイ毎にどちらのアクセスを
優先するかを示し、統合ビットＵがネゲートされている
時にはウェイが命令用かデータ用かを示す。ウェイ選択
フィールドＷＳ０〜ＷＳ３は命令選択時に０、データ選
択時に１とする。この時、キャッシュ制御部ＣＣから出
力されるアドレス選択制御ＣＡ０〜ＣＡ３、書込みデー
タ選択制御ＣＷ０〜ＣＷ３、および読出しデータ選択制
御ＣＲ０〜ＣＲ３は全て同一論理で生成できる。尚、図
中１、０はビット１、０を表し、それぞれ命令系および
データ系の選択制御信号である。

【００８７】例えば、図１９に示す通リ、アドレス選択
制御信号ＣＡ０のビット０はウェイ０のデータアドレス
ＡＤの選択制御信号である。データアドレスＡＤを選択
する条件は、図２１にてデータアクセス要求ＲＥＱＤア
サート時に、命令アクセス要求ＲＥＱＩがネゲートされ
ているか、ウェイ選択フィールドＷＳ０が１の場合であ
る。この時、ウェイ０は、統合ビットＵの値によってデ
ータアクセスが優先されているか、データ用であるかの
いずれかである。いずれの場合もデータアクセスを行
う。アドレス選択制御ＣＡ０のビット１はビット０の反
転信号である。このため、本実施例では命令アクセス要
求ＲＥＱＩおよびデータアクセス要求ＲＥＱＤの双方が
ネゲートされた場合等、アドレスとしてどちらを選択し
ても良い場合は、命令アドレスＡＩが選択される。他の
制御信号も同様に生成される。

【００８８】統合ビットＵは通常のキャッシュアクセス
では不要であるが、キャッシュエントリのリプレース時
に必要となる。統合ビットＵがアサートされている場合
は、リプレースエントリの候補は全ウェイである。この
結果、命令とデータの混在した統合型キャッシュメモリ
となる。統合ビットＵがネゲートされている場合は、リ
プレースエントリの候補となるウェイは、命令リプレー
ス時はウェイ選択フィールドＷＳ０〜ＷＳ３が０である
ウェイ、データリプレース時はウェイ選択フィールドＷ
Ｓ０〜ＷＳ３が１であるウェイのみである。この結果、
ウェイ毎に命令またはデータのみが書込まれるため、ハ
ーバードアーキテクチャとなる。

【００８９】前述したキャッシュメモリＣＭにウェイを
使用した際の動作例をまとめると、命令フェッチ要求Ｒ
ＥＱＩとデータアクセス要求ＲＥＱＤの入力によりキャ
ッシュ制御部ＣＣにて生成される複数のアドレス選択制
御信号及び書き込みデータ選択制御信号により、複数の
アドレス信号（ＡＩ，ＡＤ）及び書き込みデータ（Ｗ
Ｉ，ＷＤ）から複数のセレクタの各々を介して、複数個
のウェイ内の異なるウェイに対しては同時に、同一ウェ
イに対しては逐次的に、複数のアクセスアドレス又は書
き込みデータを与える。

【００９０】さらに複数個のウェイの各々において、ア
クセスアドレスへの書き込みデータの書き込みまたはア
クセスアドレスからのデータ読出しを異なるウェイに対
しては同時に、同一ウェイに対しては逐次的に任意に行
う。

【００９１】

【発明の効果】本発明によって、従来、ハーバードアー
キテクチャでのみ達成可能であった命令フェッチとデー
タアクセスの同時実行を統合型キャッシュメモリアーキ
テクチャで達成することが可能となる。これによって、
命令書き換えの容易性と高性能とを同時に達成すること
ができる。

【００９２】また、アプリケーションを使用し、が命令
とデータの一方を重点的にキャッシングしたい場合で
も、ハーバードアーキテクチャのように一方のキャッシ
ュが無駄になることなく、全容量を活用することが出来
る。

【００９３】また、同一のプロセッサで統合型キャッシ
ュメモリアーキテクチャとハーバードアーキテクチャの
双方を実現することが可能となる。更に、同一プロセッ
サで多様なキャッシュメモリ構成を実現することも可能
となる。

【図面の簡単な説明】

【図１】キャッシュメモリアーキテクチャの変遷を示す
図である。

【図２】本発明を適用したプロセッサシステムの例を示
す図である。

【図３】本発明を適用したキャッシュメモリの第１の実
施例を示す図である。

【図４】本発明の第１の実施例のキャッシュ制御部を示
す図である。

【図５】バンク信号生成部の第１の例を示す図である。

【図６】バンク信号生成部の第２の例を示す図である。

【図７】バンク信号生成部の第１の動作例を示す図であ
る。

【図８】キャッシュ制御部の第１の動作例を示す図であ
る。

【図９】キャッシュメモリの第１の動作例を示す図であ
る。

【図１０】バンク信号生成部の第２の動作例を示す図で
ある。

【図１１】キャッシュ制御部の第２の動作例を示す図で
ある。

【図１２】キャッシュメモリの第２の動作例を示す図で
ある。

【図１３】バンク信号生成部の第３の動作例を示す図で
ある。

【図１４】キャッシュ制御部の第３の動作例を示す図で
ある。

【図１５】キャッシュメモリの第３の動作例を示す図で
ある。

【図１６】バンク信号生成部の第４の動作例を示す図で
ある。

【図１７】本発明を適用したキャッシュメモリの第２の
実施例を示す図である。

【図１８】第２の実施例のキャッシュ制御部を示す図で
ある。

【図１９】本発明を適用したキャッシュメモリの第３の
実施例を示す図である。

【図２０】第３の実施例のウェイ選択制御部を示す図で
ある。

【図２１】第３の実施例のキャッシュ制御部を示す図で
ある。

【図２２】本発明を適用したキャッシュメモリにおい
て、バンクの代わりにウェイを使用した場合のプロセッ
サシステムの例を示す図である。

【符号の説明】

ＣＰＵ：中央処理装置、ＩＦＵ：命令フェッチユニッ
ト、ＥＸＵ：実行ユニット、ＢＩＵ：バスインタフェイ
スユニット、ＡＩ：命令アドレス、ＡＤ：データアドレ
ス、ＡＸ：外部アドレス、ＲＥＱＩ：命令フェッチ要
求、ＲＥＱＤ：データアクセス要求、ＲＥＱＸ：外部ア
クセス要求、ＲＩ、ＲＤ、ＲＸ：読出しデータ、ＷＤ、
ＷＸ：書込みデータ。

Claims

【特許請求の範囲】

【請求項１】複数のコマンドを独立に処理可能なプロセ
ッサと、該プロセッサからのアクセス要求に応じて動作
するキャッシュメモリを有するプロセッサシステムにお
いて、前記キャッシュメモリが複数個のポートを有し、該複数
個のポートを介して前記プロセッサから送信される命令
フェッチを含む複数の制御コマンド及び複数のアドレス
信号を同時に処理しうることを特徴とするプロセッサシ
ステム。
【請求項２】命令フェッチとデータアクセスを独立に処
理可能なプロセッサと、該プロセッサからのアクセス要
求に呼応して動作するキャッシュメモリを有するシステ
ムにおいて、前記キャッシュメモリを複数のセレクタ及び複数のアド
レスの一部によって指定される複数バンクによって構成
し、各バンクを１ポートキャッシュとし、前記命令フェ
ッチ要求と前記データアクセス要求が異なるバンクに対
するものであれば同時処理、同一バンクに対する場合は
逐次処理することを特徴とするプロセッサシステム。
【請求項３】請求項１記載のプロセッサシステムにおい
て、前記複数の制御コマンドは、命令フェッチ要求とデータ
アクセス要求、或いは前記命令フェッチ要求、前記デー
タアクセス要求及び外部アクセス要求の内の何れか１組
から成り、前記複数のアドレス信号は、命令アドレス信
号とデータアドレス信号、或いは前記命令アドレス信
号、前記データアドレス信号及び外部アドレス信号の内
の何れか１組から成り、前記キャッシュメモリはさらに
前記キャッシュメモリを制御するキャッシュ制御部及び
前記複数のアドレス信号に基づき該キャッシュ制御部に
与える複数の制御信号を生成する信号生成部を含むこと
を特徴とするプロセッサシステム。
【請求項４】請求項３記載のプロセッサシステムにおい
て、前記キャッシュ制御部は前記命令フェッチ要求、前
記データアクセス要求及び前記複数の制御信号の入力に
対し、前記制御信号に基づいて指定されたバンクに既に
前記データアクセス要求が割り当てられた場合は、更な
る割り当てを実行しないように遅延信号を生成し、前記
制御信号に基づいて指定されたバンクに未だ前記データ
アクセス要求が割り当てられていない場合は、複数のア
ドレス選択制御信号又は書き込みデータ選択制御信号を
生成することを特徴とするプロセッサシステム。
【請求項５】請求項３記載のプロセッサシステムにおい
て、さらに前記命令フェッチ要求、前記データアクセス要求
及び前記外部アクセス要求並びに前記複数の制御信号の
入力により前記キャッシュ制御部にて生成される前記複
数のアドレス選択制御信号及び書き込みデータ選択制御
信号の制御により、前記複数のアドレス信号及び書き込
みデータから前記複数のセレクタの各々を介して、複数
のバンク内の異なるバンクに対しては同時に、同一バン
クに対しては逐次的に、複数のアクセスアドレスを与え
ることを特徴とするプロセッサシステム。
【請求項６】請求項５記載のプロセッサシステムにおい
て、さらに前記複数のバンクの各々において、前記複数のア
クセスアドレスへの前記書き込みデータの書き込みまた
は前記アクセスアドレスからのデータ読出しを、前記異
なるバンクに対しては同時に、前記同一バンクに対して
は逐次的に任意に行うことを特徴とするプロセッサシス
テム。
【請求項７】請求項２記載のプロセッサシステムにおい
て、前記複数のアドレスの一部は、前記複数のアドレス
の各々における特定のビットの事であり、前記キャッシ
ュメモリ内の前記複数バンクの各々を指定する際に、前
記特定のビットの代わりに前記命令フェッチ要求又は前
記データアクセス要求、及び複数の制御信号の入力に基
づき、前記キャッシュメモリ内に有するキャッシュ制御
部にて生成される複数のアドレス選択制御信号及び書き
込みデータ選択制御信号の制御により前記複数のセレク
タの各々を介して前記バンクを指定することにより、命
令データ分離型キャッシュメモリとして動作することを
特徴とするプロセッサシステム。
【請求項８】請求項３から６のいずれかに記載のプロセ
ッサシステムにおいて、前記キャッシュメモリは更に外
部からのアクセス要求である前記外部アクセス要求を処
理するポートを有し、前記命令フェッチ要求、前記デー
タアクセス要求、および前記外部アクセス要求のうち、
少なくとも２つの要求を同時に処理することを特徴とす
るプロセッサシステム。
【請求項９】請求項１記載のプロセッサシステムにおい
て、前記複数の制御コマンドは、命令フェッチ要求及びデー
タアクセス要求から成り、前記複数のアドレス信号は命
令アドレス信号及びデータアドレス信号から成り、前記
キャッシュメモリはさらに前記キャッシュメモリを制御
するキャッシュ制御部、複数個のウェイ、複数のセレク
タ及びウェイ選択制御部を含むことを特徴とするプロセ
ッサシステム。
【請求項１０】請求項９記載のプロセッサシステムにお
いて、さらに前記命令フェッチ要求と前記データアクセス要求
の入力により前記キャッシュ制御部にて生成される複数
のアドレス選択制御信号及び書き込みデータ選択制御信
号により、前記複数のアドレス信号及び書き込みデータ
から前記複数のセレクタの各々を介して、前記複数個の
ウェイ内の異なるウェイに対しては同時に、同一ウェイ
に対しては逐次的に、複数のアクセスアドレス又は前記
書き込みデータを与えることを特徴とするプロセッサシ
ステム。
【請求項１１】請求項１０記載のプロセッサシステムに
おいて、さらに前記複数個のウェイの各々において、前記アクセ
スアドレスへの書き込みデータの書き込みまたは前記ア
クセスアドレスからのデータ読出しを前記異なるウェイ
に対しては同時に、前記同一ウェイに対しては逐次的に
任意に行うことを特徴とするプロセッサシステム。
【請求項１２】請求項９記載のプロセッサシステムにお
いて、前記複数個のウェイの各々に対して命令またはデ
ータの内何れか１つのみをキャッシングすることによ
り、命令データ分離型キャッシュメモリとして動作する
ことを特徴とするプロセッサシステム。
【請求項１３】請求項１から１２のいずれかに記載のプ
ロセッサシステムにおいて、前記プロセッサおよび前記
キャッシュメモリが同一チップ上に集積されていること
を特徴とするプロセッサシステム。
【請求項１４】複数のバンクを備え、該複数のバンクを
制御するコントローラを有し、該コントローラは前記複
数のバンクの各々に命令或いはデータの書き込み又は読
み出しを行う為の制御信号を生成し、前記コントローラ
の制御により該制御信号を前記複数のバンクに供給し、
前記複数のバンク内の異なるバンクに対し前記命令或い
はデータの書き込み或いは読み出し動作を同時に行うこ
とを特徴とするキャッシュメモリ。
【請求項１５】請求項１４記載のキャッシュメモリにお
いて、さらに前記コントローラの制御により前記制御信号を前
記複数のバンクの各々に供給し、同一のバンクに対し、
前記命令或いはデータの書き込み或いは読み出し動作を
逐次に行うことを特徴とするキャッシュメモリ。
【請求項１６】請求項１５記載のキャッシュメモリにお
いて、前記バンクはウェイによって代替しうることを特徴とす
るキャッシュメモリ。