JP2000259610A - ベクトルデータ処理装置およびマルチプロセッサ構成におけるベクトルデータ処理装置のメモリクリア方式 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ハードウェア量を増加させず既存の回路を用
いメモリクリア機能を実現し、高速に行う。 【解決手段】 レジスタ１００に“８”を設定し、レジ
スタ１０１と１０２にメモリの先頭アドレス“０”を設
定し、レジスタ１０５に最終アドレスをセットし、レジ
スタ１０６にメモリクリア中を示す“１”をセットし、
レジスタ１０３にベクトルストアコードを設定し、レジ
スタ１０４にライトデータ“０”を設定し、最初の要素
のアドレス“０”とライトデータ“０”とベクトルスト
アリクエストを示すコードがメモリ装置へ送りこまれ、
所定のアドレスを０クリアする。以降の動作は、レジス
タ１０６の出力によりレジスタ１０３，１０４および１
００は設定値が固定されて継続して行なわれる。動作終
了は比較回路１２１によりレジスタ１０２と１０５の比
較により行なわれる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ベクトルデータ処
理装置およびマルチプロセッサ構成におけるベクトルデ
ータ処理装置のメモリクリア方式に関し、特に、ハード
ウェア量を増加させないように既存の回路を用いてメモ
リクリア機能を実現し、かつ、高速に行うことを図った
ベクトルデータ処理装置およびマルチプロセッサ構成に
おけるベクトルデータ処理装置のメモリクリア方式に関
する。

【０００２】

【従来の技術】システム立ち上げ時のハードウェアの初
期化の際に、メモリを初期化する場合、メモリクリアは
一般的にＣＰＵが逐次的にメモリに“０”を書き込むこ
とにより実現されていたが、近年メモリ容量の急増とと
もにメモリをより高速に初期化する技術が求められてい
る。

【０００３】この要請に応えるために、例えば、特開平
８−１６１２１６号公報「メモリ高速クリア機能を持つ
情報処理装置」に開示されているように、ＣＰＵの負担
を軽減し高速化するために、ＣＰＵはメモリ制御部にメ
モリクリア指示を出すのみで、後はメモリ制御部にて自
動的にクリア動作を行う回路が提案されている。

【０００４】

【発明が解決しようとする課題】しかしながら、特開平
８−１６１２１６号公報に開示された手法によれば、メ
モリ制御部にメモリクリア専用の回路を設けるようにし
ているため、メモリクリアのためのハードウェア量が大
きく、ＬＳＩの収容性を悪化させるという問題があっ
た。即ち、近年、ＬＳＩは高度な機能を実現するために
膨大なハードウェアを必要としているため、メモリの初
期化のように直接性能に関係しない部分の回路を最小限
に押さえることが要求されている。ところが、特開平８
−１６１２１６号公報に開示された手法では、メモリク
リアのためだけに大きなハードウェアを設けており、こ
のため、ＬＳＩの収容性を悪化させてしまう。

【０００５】また、マルチプロセッサ構成の場合には、
メモリ容量もプロセッサ台数と共に増加するため、１台
のプロセッサでメモリクリアを行う場合、メモリ容量が
増加すればするほど、クリア時間も増加するという問題
がある。

【０００６】従って、本発明の目的は、ハードウェア量
を増加させないように既存の回路を用いてメモリクリア
機能を実現し、かつ、高速に行うことができるベクトル
データ処理装置およびマルチプロセッサ構成におけるベ
クトルデータ処理装置のメモリクリア方式を提供するこ
とにある。

【０００７】

【課題を解決するための手段】本発明は、上記の目的を
達成するため、ベクトルデータの各要素間の距離データ
を保持するベクトル要素間距離データ保持手段と、アク
セスするメモリ装置のスタートアドレスを保持するスタ
ートアドレス保持手段と、スタートアドレスとベクトル
要素間の距離データを加算する加算手段と、加算により
生成された次のベクトル要素のアドレスを保持する生成
アドレス保持手段と、メモリ装置へ書き込むためのライ
トデータを保持するライトデータ保持手段と、メモリ装
置へのベクトルストア命令のリクエストコードを保持す
るリクエストコード保持手段と、所定の情報あるいはデ
ータを保持するか否かを選択するための選択手段と、所
定の情報あるいはデータを保持させるためのフラグを保
持するフラグ保持手段と、メモリ装置のメモリクリアの
ための制御を行なうメモリクリア制御手段と、メモリク
リアの終了を検出するメモリクリア終了検出手段と、を
備えたことを特徴とするベクトルデータ処理装置を提供
するものである。

【０００８】以上の構成において、メモリクリア終了検
出手段は、全てのメモリ装置の容量値を保持するための
メモリ容量値保持手段と、生成アドレス保持手段が保持
する次のベクトル要素のアドレスとを比較する比較手段
とを有することが望ましい。この場合、メモリ容量値保
持手段は、メモリクリアの対象となるメモリ装置の最終
アドレスを保持していることが望ましい。

【０００９】また、メモリクリア終了検出手段は、次の
ベクトル要素のアドレスと最終アドレスとが一致したと
き、メモリクリアが終了したことを検出することが望ま
しい。

【００１０】また、メモリクリア終了検出手段は、メモ
リクリア制御手段が算出するメモリクリアリクエストの
回数を設定するメモリクリアリクエスト回数設定手段
と、メモリクリアリクエストにより設定された回数を減
算する減算手段とを有し、減算結果が０になったときメ
モリクリアが終了したことを検出することが望ましい。

【００１１】更に、フラグ保持手段は、保持するフラグ
の出力によりベクトル要素間距離，リクエストコードお
よびライトデータをメモリクリア中に保持させることが
望ましい。

【００１２】また、本発明は、上記の目的を達成するた
め、ベクトルデータ処理装置を複数備え、それぞれがメ
モリ装置を共有可能に構成されるマルチプロセッサ構成
におけるベクトルデータ処理装置のメモリクリア方式で
あって、ベクトル要素間距離データ保持手段が保持する
ベクトルデータの各要素間の距離データとスタートアド
レス保持手段が保持するスタートアドレスとを、ベクト
ルデータ処理装置毎に変更することを特徴とするマルチ
プロセッサ構成におけるベクトルデータ処理装置のメモ
リクリア方式を提供するものである。

【００１３】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を詳細に説明する。

【００１４】図１は、本発明の実施の形態によるベクト
ルデータ処理装置の回路構成を示す図である。図に示す
ように、この回路は、ベクトル要素間の距離を保持する
レジスタ１００と、ベクトルストア命令がアクセスする
メモリのスタートアドレスを保持するレジスタ１０１
と、生成されたアドレスを保持するレジスタ１０２と、
メモリへのリクエストコードを保持するレジスタ１０３
と、メモリへ書き込むためのライトデータを保持するレ
ジスタ１０４と、全メモリ容量値を保持するためのレジ
スタ１０５と、メモリクリア中であることを示すための
フラグを保持するレジスタ１０６と、リクエスト制御部
（図示せず）から送られてくる情報かあるいは自分自身
のデータをホールドするかを選択するためのセレクタ１
０７，１０８，１０９，１１０と、レジスタ１００が保
持するベクトル要素間の距離とレジスタ１０１が保持す
るスタートアドレスとを加算するアドレス加算器１２０
と、メモリクリアが終了したことを検出し、診断制御部
（図示せず）に報告するための比較回路１２１と、から
構成されている。

【００１５】以上の構成において、レジスタ１００，レ
ジスタ１０１，レジスタ１０２およびアドレス加算器１
２０は、ベクトルストア時のアドレス生成を行う。レジ
スタ１０３とレジスタ１０４は、ベクトルストア命令の
制御を行う。レジスタ１０６は、保持するフラグの出力
によりレジスタ１００，１０３，１０４をホールドす
る。また、セレクタ１０７，１０８，１０９，１１０
は、メモリクリア中はレジスタ１０６の出力により自分
自身のデータをホールドするように制御される。

【００１６】これらの回路によって、診断制御部（図示
せず）から各レジスタに初期値を設定したら、後は自動
的にメモリクリアを実行し、メモリクリアが終了したら
診断制御部（図示せず）に報告する。

【００１７】図２は、図１の回路を組み込む前のベクト
ルストア命令を実行するための回路を示す図である。図
１と比較すると、図１の点線で囲ったレジスタ１０５と
１０６および比較回路の１２１がないことがわかる。こ
れらの回路は、ベクトル型コンピュータであればベクト
ルストア命令を実現するために通常備えている回路であ
る。

【００１８】以下、図２を用いてベクトルストア命令の
処理について説明する。レジスタ２００は要素間距離を
保持するレジスタであり、これはベクトルデータの要素
１つ１つが何バイト離れてメモリ上に存在するかを示す
ものである。レジスタ２０１は先頭要素のアドレスを保
持し、レジスタ２０１に保持されている先頭要素のアド
レスとレジスタ２００に保持されている要素間距離とが
加算器２２０によって加算され、次の要素のアドレスが
生成される。つまり、先頭要素のアドレスは要素間距離
を加算する必要がないため、レジスタ２００には“０”
の値が設定され、次の要素からは要素間距離が設定され
ることになる。これらはセレクタ２０７により制御され
る。

【００１９】レジスタ２０１は、先頭要素時にはリクエ
スト制御部（図示せず）から送られてきた先頭アドレス
が設定されるが、次の要素からは、加算器２２０の出力
を取り込むことになる。これはセレクタ２０８により制
御される。これらレジスタ２００と２０１を制御するこ
とにより、ベクトル要素のアドレスを順次生成すること
が可能となる。

【００２０】レジスタ２０３は、リクエスト制御部（図
示せず）から送られてくるベクトルストアであることを
示すコードを保持し、セレクタ２０９によりベクトルス
トア命令の間はこのコードを保持し続ける。レジスタ２
０４はリクエスト制御部（図示せず）より送られてくる
ライトデータを保持するレジスタで、同じデータを書き
込む場合にはセレクタ２１０を用いてデータを保持し続
けることができる。

【００２１】次に、図１を参照しながら、本発明による
メモリクリアの動作について説明する。レジスタ１００
は、この回路で処理する要素番号間の距離を保持し、本
実施の形態では、要素１つの幅を８Ｂ（バイト）とする
と、次の要素までの距離は８Ｂとなるため、“８”がレ
ジスタ１００に設定される。レジスタ１０１と１０２に
はメモリの先頭アドレス“０”が設定される。

【００２２】また、同時にレジスタ１０５にはクリア対
象の最終アドレスがセットされ、レジスタ１０６にはメ
モリクリア中であることを示す“１”がセットされ、レ
ジスタ１０３にはベクトルストアを示すコードが設定さ
れ、レジスタ１０４にはライトデータである“０”が設
定される。これらの初期設定は診断制御部（図示せず）
から設定される。

【００２３】その後、クロックが印可されると、最初の
要素のアドレスである“０”とライトデータ“０”とベ
クトルストアリクエストを示すコードがメモリ装置へ送
りこまれ、所定のアドレスを０クリアする。次のタイミ
ングでは、レジスタ１００と１０１の出力から加算器１
２０によって生成された次の要素のアドレスがレジスタ
１０２にセットされ、レジスタ１０３と１０４はレジス
タ１０６の出力によりホールドされているため、次の要
素のアドレスに先頭アドレス時と同じコードとデータが
メモリ装置に出力される。

【００２４】レジスタ１００は、レジスタ１０６の出力
によりホールドされているため８Ｂという値をいつまで
も保持し続けることになる。この動作を繰り返し行うこ
とによりメモリを順次初期化していく。メモリクリアの
終了は比較回路１２１により１０２の出力とレジスタ１
０５の終了アドレスが一致したことで行い、その旨を診
断制御部（図示せず）に報告する。診断制御部（図示せ
ず）はこれを受け取ると、メモリクリアが終了したこと
を判断し、システム立ち上げの次の行程へと処理を進め
ることになる。

【００２５】このように、メモリをクリアするために、
アドレスレジスタやアドレス生成回路などの回路を追加
しなくても、既存の回路を使用し、最小限の回路を追加
するだけで、高速なメモリクリアを実現することが可能
となる。

【００２６】次に、マルチプロセッサ時のメモリクリア
方法について説明する。なお、その説明の前に、ベクト
ルプロセッサで構成されたマルチプロセッサシステムに
ついて説明する。

【００２７】通常、ベクトルプロセッサは複数の要素を
同時に処理できるように構成されている。従って、図２
で示した回路を複数備えていることになる。この時、各
回路に割り当てられる要素番号もインターリーブ方式と
なっており、例えば、ベクトルストア制御回路（以下、
ＶＳＴという）が０〜３の４つ存在する時には、ＶＳＴ
０には要素番号０，４，８，１２・・・と４ｎ（ｎは０
以上の整数）として表され、ＶＳＴ１は１，５，９，１
３・・・と４ｎ＋１、ＶＳＴ２は２，６，１０，１４・
・・と４ｎ＋２、ＶＳＴ３は３，７，１１，１５・・・
と４ｎ＋３として表すことができる。

【００２８】同様にしてメモリ装置の中で分割されたバ
ンク構成もこれと同じ考え方でインターリーブされる。
従って、１つのベクトルストア命令では各プロセッサは
ある特定の互いに競合しないバンクしかアクセスしない
ことになる。

【００２９】図３は本実施の形態で用いるシステム構成
を示し、ベクトル型プロセッサ４台とインターリーブさ
れたバンク構成を持つ４台のメモリ装置とをインターコ
ネクションネットワークで接続したシステムである。

【００３０】プロセッサ内部には、図１で示した本発明
による回路を付加したＶＳＴ０〜３が存在し、各プロセ
ッサで同時に４つの要素を同時に処理することができる
構成となっている。メモリ装置の方は、１つのメモリ装
置の内部を４つのバンクに分けて制御を行っている。メ
モリ装置内には、プロセッサ４台から送られてきたリク
エストをメモリ装置内の０〜３のどのバンクにでもアク
セスが可能なようにクロスバを備えている。

【００３１】図４は、この各プロセッサのＶＳＴ０〜３
に割り当てられる要素番号を示す図である。前述したよ
うに、バンク構成を持つ４台のメモリ装置は４つのプロ
セッサでインターリーブされるているので、プロセッサ
０のＶＳＴ０は、０，１６，３２，４８・・・という要
素番号が割り当てられ、１６ｎという式で表される。同
じように、プロセッサ０のＶＳＴ１は、１，１７，３
３，４９・・・というように１６ｎ＋１の式で表される
ことになる。

【００３２】図５は、メモリ装置の各バンクにどの要素
が割り付けられるかを示す図である。要素は０番から２
５５番までの要素であり、インターリーブ方式で割り付
けてある。これによると、バンク０は１６の倍数の要素
番号しか割り付けられておらず、バンク１は１６ｎ＋１
（ｎは０以上の整数）となり、バンク２は１６ｎ＋２と
なり、バンク１５は１６ｎ＋１５となっていることがわ
かる。

【００３３】図６は、各プロセッサのＶＳＴ回路がアク
セスするバンク番号を示す図である。これはプロセッサ
０のＶＳＴ０はメモリ装置０のバンク０しかアクセスし
ないことを示し、また他のＶＳＴ回路も特定のバンクし
かアクセスしないことを示している。これを図１を用い
て説明すると、プロセッサ０のＶＳＴ０はレジスタ１０
１と１０２に設定するスタートアドレスは“０”にし、
レジスタ１００に設定する要素間距離は１６要素×８Ｂ
＝１２８Ｂを設定すれば、最初のメモリクリアリクエス
トは要素番号０、次のメモリクリアリクエストは１２８
Ｂ離れた要素番号１６になり、その次のリクエストは更
に１２８Ｂ離れた要素番号３２になる。従って、メモリ
装置０のバンク０のみをアクセスすることになる。

【００３４】また、例えば、プロセッサ１のＶＳＴ０
は、レジスタ１０１と１０２に設定するスタートアドレ
スは要素番号１の“８”にし、レジスタ１００に設定す
る要素間距離は１６要素×８Ｂ＝１２８Ｂを設定すれ
ば、最初のメモリクリアリクエストは要素番号１、次の
メモリクリアリクエストは１２８Ｂ離れた要素番号１７
になり、その次のリクエストは更に１２８Ｂ離れた要素
番号３３になる。よって、メモリ装置１のバンク１しか
アクセスしないことになる。

【００３５】このように、複数のプロセッサでメモリを
共有するような場合でも、ＶＳＴ回路がアクセスするバ
ンクが特定のバンクとなるため、要素間距離を保持する
レジスタ１００の値とアドレスを保持するレジスタ１０
１，１０２のスタートアドレスをプロセッサ毎に変える
ことにより、プロセッサ間の競合を発生させずに複数の
プロセッサから同時にメモリクリアを行えるため、メモ
リクリアを高速に実行できる。

【００３６】なお、上記の実施の形態において、メモリ
クリアの終了を判定するために、レジスタ１０５に最終
アドレスを設定し、これとレジスタ１０２の値とを比較
回路で比較し、レジスタ１０５の最終アドレスとレジス
タ１０２の値とが一致したときにメモリクリアの終了を
判定しているが、この判定は最終アドレスによるもので
なくともよい。例えば、メモリはその容量によってメモ
リクリアリクエストの回数が異なるが、このメモリクリ
アリクエストの回数を診断制御部で算出し、その値をレ
ジスタ１０５に設定し、減算器（図示せず）によりカウ
ントダウンした結果が“０”になった場合に終了を判断
するようにしてもよい。この場合には、比較回路は不要
になる。

【００３７】また、本発明による回路をプロセッサ内の
全てのＶＳＴ回路に付加しているが、これはどれか１つ
に設定するだけでも十分である。

【００３８】

【発明の効果】以上説明したとおり、本発明のベクトル
データ処理装置によれば、ベクトルデータの各要素間の
距離データを保持するベクトル要素間距離データ保持手
段と、アクセスするメモリ装置のスタートアドレスを保
持するスタートアドレス保持手段と、スタートアドレス
とベクトル要素間の距離データを加算する加算手段と、
加算により生成された次のベクトル要素のアドレスを保
持する生成アドレス保持手段と、メモリ装置へ書き込む
ためのライトデータを保持するライトデータ保持手段
と、メモリ装置へのベクトルストア命令のリクエストコ
ードを保持するリクエストコード保持手段と、所定の情
報あるいはデータを保持するか否かを選択するための選
択手段と、所定の情報あるいはデータを保持させるため
のフラグを保持するフラグ保持手段と、メモリ装置のメ
モリクリアのための制御を行なうメモリクリア制御手段
と、メモリクリアの終了を検出するメモリクリア終了検
出手段と、を備えるようにしたので、もともと備えられ
ている回路を利用して、最小限の回路を追加するだけ
で、メモリクリア機能が実現できる。

【００３９】また、本発明のマルチプロセッサ構成にお
けるベクトルデータ処理装置のメモリクリア方式によれ
ば、ベクトル要素間距離データ保持手段が保持するベク
トルデータの各要素間の距離データとスタートアドレス
保持手段が保持するスタートアドレスとを、ベクトルデ
ータ処理装置毎に変更するようにしたので、マルチプロ
セッサ構成においてメモリ容量が増加しても、あらかじ
め設定しておくスタートアドレスと要素間距離を調整す
るだけで、高速にクリアを実現することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態によるベクトルデータ処理
装置の回路構成を示す図である。

【図２】本発明の回路を組み込む前のベクトルストア命
令を実行するための回路を示す図である。

【図３】本実施の形態で用いるシステム構成を示す図で
ある。

【図４】各プロセッサのベクトルストア制御回路に割り
当てられる要素番号を示す図である。

【図５】メモリ装置の各バンクにどの要素が割り付けら
れるかを示す図である。

【図６】各プロセッサのＶＳＴ回路がアクセスするバン
ク番号を示す図である。

【符号の説明】

１００，１０１，１０２，１０３，１０４，１０５，１
０６ レジスタ １０７，１０８，１０９，１１０ セレクタ １２０ アドレス加算器 １２１ 比較回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ベクトルデータの各要素間の距離データ
   を保持するベクトル要素間距離データ保持手段と、 アクセスするメモリ装置のスタートアドレスを保持する
   スタートアドレス保持手段と、 前記スタートアドレスと前記ベクトル要素間の距離デー
   タを加算する加算手段と、 前記加算により生成された次のベクトル要素のアドレス
   を保持する生成アドレス保持手段と、 前記メモリ装置へ書き込むためのライトデータを保持す
   るライトデータ保持手段と、 前記メモリ装置への前記ベクトルストア命令のリクエス
   トコードを保持するリクエストコード保持手段と、 所定の情報あるいはデータを保持するか否かを選択する
   ための選択手段と、 所定の情報あるいはデータを保持させるためのフラグを
   保持するフラグ保持手段と、 前記メモリ装置のメモリクリアのための制御を行なうメ
   モリクリア制御手段と、 前記メモリクリアの終了を検出するメモリクリア終了検
   出手段と、 を備えたことを特徴とするベクトルデータ処理装置。
2. 【請求項２】 前記メモリクリア終了検出手段は、全て
   のメモリ装置の容量値を保持するためのメモリ容量値保
   持手段と、前記生成アドレス保持手段が保持する次のベ
   クトル要素のアドレスとを比較する比較手段とを有する
   ことを特徴とする請求項１に記載のベクトルデータ処理
   装置。
3. 【請求項３】 前記メモリ容量値保持手段は、前記メモ
   リクリアの対象となる前記メモリ装置の最終アドレスを
   保持していることを特徴とする請求項２に記載のベクト
   ルデータ処理装置。
4. 【請求項４】 前記メモリクリア終了検出手段は、前記
   次のベクトル要素のアドレスと前記最終アドレスとが一
   致したとき、前記メモリクリアが終了したことを検出す
   ることを特徴とする請求項１，２または３に記載のベク
   トルデータ処理装置。
5. 【請求項５】 前記メモリクリア終了検出手段は、前記
   メモリクリア制御手段が算出するメモリクリアリクエス
   トの回数を設定するメモリクリアリクエスト回数設定手
   段と、前記メモリクリアリクエストにより前記設定され
   た回数を減算する減算手段とを有し、前記減算結果が０
   になったとき前記メモリクリアが終了したことを検出す
   ることを特徴とする請求項１に記載のベクトルデータ処
   理装置。
6. 【請求項６】 前記フラグ保持手段は、前記保持するフ
   ラグの出力により前記ベクトル要素間距離，前記リクエ
   ストコードおよび前記ライトデータを前記メモリクリア
   中に保持させることを特徴とする請求項１に記載のベク
   トルデータ処理装置。
7. 【請求項７】 前記ベクトルデータ処理装置を複数備
   え、それぞれが前記メモリ装置を共有可能に構成される
   マルチプロセッサ構成におけるベクトルデータ処理装置
   のメモリクリア方式であって、前記ベクトル要素間距離
   データ保持手段が保持する前記ベクトルデータの各要素
   間の距離データと前記スタートアドレス保持手段が保持
   する前記スタートアドレスとを、前記ベクトルデータ処
   理装置毎に変更することを特徴とするマルチプロセッサ
   構成におけるベクトルデータ処理装置のメモリクリア方
   式。