JP2022168913A - 制御装置及び制御方法 - Google Patents

Abstract

【課題】アクセス対象に対するアクセス要求を処理する制御装置の回路規模を削減する。【解決手段】制御装置は、複数の処理待ちエントリそれぞれに対応付けられた設定部及び減算部を含む。受付部は、アクセス要求を受け付け、複数の処理待ちエントリのうち何れかの処理待ちエントリにアクセス要求を設定する。アクセス要求が設定された処理待ちエントリに対応付けられた設定部は、その処理待ちエントリの待ち時間情報に、アクセス要求に対する待ち時間を示す値を設定する。アクセス要求が設定された処理待ちエントリに対応付けられた減算部は、単位時間毎に、その処理待ちエントリの待ち時間情報から所定値を減算する。制御部は、アクセス要求が設定された処理待ちエントリの待ち時間情報に基づいて、アクセス要求に対応するコマンドの発行を制御する。【選択図】図６

Description

本発明は、制御技術に関する。

情報処理装置（コンピュータ）のメモリとして、ＤＤＲ（Dual Data Rate）メモリが用いられている。ＤＤＲ ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）は、ＤＤＲメモリの一例である。ＤＤＲメモリを使用する際、ホスト側のＣＰＵ（Central Processing Unit）は、いくつかのペナルティを順守してコマンドを発行する。例えば、ＤＤＲメモリに連続してアクセスする場合、ＣＰＵは、ペナルティを順守するために、ＤＤＲメモリの構成単位であるバンクを切り替えてアクセスする。

プログラムからランダムにアドレスを指定して生成されるリクエストによって、バンクに対するアクセスのコンフリクトが発生することがある。このようなコンフリクトによる性能低下を防ぐためには、メモリ制御装置内のリクエストキューにリクエストを蓄積して、バンクのビジー状態を基にアウトオブオーダーでリクエストを処理することが有効である。

複数のバンクを有するメモリに関連して、リクエスト発行待ちが発生して性能低下が生じる、ということを解決するメモリ制御装置が知られている（例えば、特許文献１を参照）。より少ない論理物量で最適な主記憶アクセスを実現する主記憶制御装置も知られている（例えば、特許文献２を参照）。

特開２０１８－１３６５９２号公報 特開２００１－１５４９１３号公報

近年、ＤＤＲメモリの大容量化に伴って、ＤＤＲメモリに含まれるバンクの個数が増大している。また、ＤＤＲメモリの高速化に伴って、メモリアクセスの性能を改善するために、メモリ制御装置内のリクエストキューのエントリの個数も増大している。

メモリ制御装置は、アウトオブオーダーでリクエストを処理するために、リクエストキューの各エントリに保持されているリクエストのアクセス対象である、バンクのビジー状態をチェックする。しかしながら、リクエストキューのエントリの個数とチェック対象のビジー状態の個数とが増大すると、リクエストとビジー状態の組み合わせが増大するため、ビジー状態をチェックする回路の回路規模が増大する。

なお、かかる問題は、ＤＤＲメモリに対するリクエストの処理に限らず、様々なアクセス対象に対するアクセス要求の処理において生ずるものである。

１つの側面において、本発明は、アクセス対象に対するアクセス要求を処理する制御装置の回路規模を削減することを目的とする。

１つの案では、制御装置は、それぞれが待ち時間情報を含む複数の処理待ちエントリ、複数の処理待ちエントリそれぞれに対応付けられた設定部、複数の処理待ちエントリそれぞれに対応付けられた減算部、受付部、発行部、及び制御部を含む。

受付部は、アクセス対象に対するアクセス要求を受け付け、複数の処理待ちエントリのうち何れかの処理待ちエントリにアクセス要求を設定する。

アクセス要求が設定された処理待ちエントリに対応付けられた設定部は、アクセス要求が設定された処理待ちエントリの待ち時間情報に、アクセス要求に対する待ち時間を示す値を設定する。アクセス要求が設定された処理待ちエントリに対応付けられた減算部は、単位時間毎に、アクセス要求が設定された処理待ちエントリの待ち時間情報から所定値を減算する。

発行部は、アクセス要求に対応するコマンドを発行する。制御部は、アクセス要求が設定された処理待ちエントリの待ち時間情報に基づいて、コマンドの発行を制御する。

１つの側面によれば、アクセス対象に対するアクセス要求を処理する制御装置の回路規模を削減することができる。

実施形態の情報処理装置の構成図である。 読み出しリクエストによるメモリアクセスのタイミングチャートである。 複数のバンクに並列にアクセスするメモリアクセスのタイミングチャートである。 比較例のメモリ制御装置のハードウェア構成図である。 チェック部のハードウェア構成図である。 実施形態の制御装置の構成図である。 アクセス要求処理のフローチャートである。 実施形態のメモリ制御装置のハードウェア構成図である。 リクエストキューのハードウェア構成図である。 リクエスト処理のタイミングチャートである。 リクエスト処理のフローチャートである。

以下、図面を参照しながら、実施形態を詳細に説明する。

図１は、実施形態の情報処理装置のハードウェア構成例を示している。図１の情報処理装置１０１は、ＣＰＵ１１１及びメモリ１１２を含む。ＣＰＵ１１１及びメモリ１１２は、ハードウェアである。メモリ１１２は、例えば、ＤＤＲメモリであり、複数のバンクを含む。メモリ１１２は、ＤＩＭＭ（Dual Inline Memory Module）であってもよい。メモリ１１２は、記憶装置の一例であり、バンクは、アクセス対象の一例である。

ＣＰＵ１１１は、コア１２１、メモリ制御装置１２２、及びＩＯ（Input Output）制御装置１２３を含む。これらの構成要素は、ハードウェア回路である。メモリ制御装置１２２は、メモリコントローラと呼ばれることもあり、ＩＯ制御装置１２３は、ＩＯコントローラと呼ばれることもある。

メモリ制御装置１２２とＩＯ制御装置１２３は、コマンドバス１３１及びデータバス１４１により接続されており、ＩＯ制御装置１２３とメモリ１１２は、コマンドバス１３２及びデータバス１４２により接続されている。

コア１２１は、プログラムを実行し、メモリアクセスのリクエストをメモリ制御装置１２２へ送信する。メモリアクセスのリクエストは、プログラムからメモリ１１２内のアドレスを指定して生成される。コア１２１から送信されるリクエストは、アクセス要求の一例であり、メモリ１１２内の何れかのバンクをアクセス対象として指定する。

メモリ制御装置１２２は、受信したリクエストを、そのリクエストに対応するコマンドに変換し、変換後のコマンドを、コマンドバス１３１を介してＩＯ制御装置１２３へ送信する。受信したリクエストが書き込みリクエストである場合、メモリ制御装置１２２は、ライトデータを、データバス１４１を介してＩＯ制御装置１２３へ送信する。

ＩＯ制御装置１２３は、コマンドバス１３１を介してコマンドを受信し、受信したコマンドを、コマンドバス１３２を介してメモリ１１２へ送信する。また、ＩＯ制御装置１２３は、データバス１４１を介してライトデータを受信し、受信したライトデータを、データバス１４２を介してメモリ１１２へ送信する。

メモリ１１２は、コマンドバス１３２を介してコマンドを受信し、データバス１４２を介してライトデータを受信する。受信したコマンドが読み出しコマンドである場合、メモリ１１２は、指定されたアドレスに格納されているデータをリードデータとして、データバス１４２を介してＩＯ制御装置１２３へ送信する。受信したコマンドが書き込みコマンドである場合、メモリ１１２は、受信したライトデータを指定されたアドレスに格納する。

ＩＯ制御装置１２３は、データバス１４２を介してリードデータを受信し、受信したリードデータを、データバス１４１を介してメモリ制御装置１２２へ送信する。メモリ制御装置１２２は、データバス１４１を介してリードデータを受信し、受信したリードデータをコア１２１へ送信する。

図２は、図１の情報処理装置１０１における読み出しリクエストによるメモリアクセスの例を示すタイミングチャートである。ＣＬＫは、クロックサイクルを表し、コマンドバスは、コマンドバス１３２上のコマンドを表し、データバスは、データバス１４２上のリードデータを表す。ＡＣＴは、ACTIVATEコマンドを表し、ＲＤは、読み出しコマンドを表し、ＰＲＥは、プリチャージコマンドを表す。

ｔＲＣＤ（Row Address to Column Delay）は、ＡＣＴから読み出しコマンド又は書き込みコマンドまでの遅延時間を表し、ｔＲＡＳ（Row Active Time）は、ＡＣＴからＰＲＥまでの遅延時間を表す。ＣＬ（Column Address Strobe Latency）は、ＲＤからリードデータの出力までの遅延時間を表し、ｔＲＰ（Row Precharge Time）は、ＰＲＥから次のＡＣＴが発行可能になるまでの遅延時間を表す。

図２の例では、ｔＲＣＤは５サイクルであり、ｔＲＡＳは１０サイクルであり、ＣＬは６サイクルであり、ｔＲＰは１０サイクルである。ｔＲＣＤ、ｔＲＡＳ、及びｔＲＰは、メモリペナルティと呼ばれることがある。

まず、ＣＰＵ１１１は、ＣＬＫ“０”においてＡＣＴを発行し、メモリ１１２内のアクセス対象のバンクをACTIVE状態にする。次に、ＣＰＵ１１１は、ｔＲＣＤだけ後のＣＬＫ“５”においてＲＤを発行する。これにより、ＣＬだけ後のＣＬＫ“１１”において、リードデータの転送が開始され、ＣＬＫ“１１”～ＣＬＫ“１４”において、リードデータＤ０～リードデータＤ７が、メモリ１１２からＣＰＵ１１１へ転送される。

ＡＣＴからｔＲＡＳだけ後のＣＬＫ“１０”において、ＣＰＵ１１１は、ＰＲＥを発行し、アクセス対象のバンクのクローズ処理を行う。そして、ｔＲＰだけ後のＣＬＫ“２０”において、同じバンクに対する次のＡＣＴの発行が可能になる。最初のＡＣＴからｔＲＡＳ＋ｔＲＰの間、バンクはビジーである。

図３は、複数のバンクに並列にアクセスするメモリアクセスの例を示すタイミングチャートである。まず、ＣＰＵ１１１は、ＣＬＫ“０”において、１番目のバンクに対するＡＣＴ３０１－１を発行し、ｔＲＣＤだけ後のＣＬＫ“５”においてＲＤ３０２－１を発行する。

これにより、ＣＬだけ後のＣＬＫ“１１”において、リードデータの転送が開始され、ＣＬＫ“１１”～ＣＬＫ“１４”において、リードデータＤ０～リードデータＤ７が、１番目のバンクからＣＰＵ１１１へ転送される。ＡＣＴ３０１－１からｔＲＡＳだけ後のＣＬＫ“１０”において、ＣＰＵ１１１は、ＰＲＥ３０３－１を発行し、１番目のバンクのクローズ処理を行う。

ＣＰＵ１１１は、ＣＬＫ“４”において、２番目のバンクに対するＡＣＴ３０１－２を発行し、ｔＲＣＤだけ後のＣＬＫ“９”においてＲＤ３０２－２を発行する。

これにより、ＣＬだけ後のＣＬＫ“１５”において、リードデータの転送が開始され、ＣＬＫ“１５”～ＣＬＫ“１８”において、リードデータＸ０～リードデータＸ７が、２番目のバンクからＣＰＵ１１１へ転送される。ＡＣＴ３０１－２からｔＲＡＳだけ後のＣＬＫ“１４”において、ＣＰＵ１１１は、ＰＲＥ３０３－２を発行し、２番目のバンクのクローズ処理を行う。

ＣＰＵ１１１は、ＣＬＫ“８”において、３番目のバンクに対するＡＣＴ３０１－３を発行し、ｔＲＣＤだけ後のＣＬＫ“１３”においてＲＤ３０２－３を発行する。

これにより、ＣＬだけ後のＣＬＫ“１９”において、リードデータの転送が開始され、ＣＬＫ“１９”～ＣＬＫ“２２”において、リードデータＹ０～リードデータＹ７が、３番目のバンクからＣＰＵ１１１へ転送される。ＡＣＴ３０１－３からｔＲＡＳだけ後のＣＬＫ“１８”において、ＣＰＵ１１１は、ＰＲＥ３０３－３を発行し、３番目のバンクのクローズ処理を行う。

図３のメモリアクセスでは、ＡＣＴ３０１－１から４サイクル後にＡＣＴ３０１－２が発行され、ＡＣＴ３０１－２から４サイクル後にＡＣＴ３０１－３が発行されている。これにより、ＣＬＫ“１１”～ＣＬＫ“２２”において、１番目～３番目のバンクからリードデータが連続してＣＰＵ１１１へ転送される。したがって、図２のメモリアクセスと比べて、スループットが向上する。

複数のバンクを効率的に使用するためには、メモリ制御装置１２２において、複数のバンクのビジー状態を適切に管理することが望ましい。

図４は、比較例のメモリ制御装置１２２のハードウェア構成例を示している。図４のメモリ制御装置１２２は、入力部４１１、受付部４１２、リクエストキュー４１３、制御部４１４、リクエストパイプライン４１５、発行部４１６、及び出力部４１７を含む。これらの構成要素は、ハードウェア回路である。制御部４１４は、チェック部４２１及び調停部４２２を含む。

リクエストキュー４１３は、Ｎ個（Ｎは２以上の整数）のエントリを含み、各エントリは、処理待ちのリクエストを保持する。リクエストキュー４１３に複数のリクエストを蓄積しておき、アクセス可能なバンクに対するリクエストを選択して、アウトオブオーダーでコマンドを発行することで、複数のバンクを効率的に使用することができる。

受付部４１２は、コア１２１から送信されたリクエストが入力部４１１から入力されたとき、入力されたリクエストを受け付け、そのリクエストをリクエストキュー４１３の何れかのエントリに設定する。

リクエストパイプライン４１５は、Ｍ個（Ｍは２以上の整数）のエントリを含み、各エントリは、発行済みコマンドに対応する処理済みのリクエストを保持する。リクエストパイプライン４１５は、発行されたコマンドに対応するリクエストの履歴を取るために用いられる。リクエストパイプライン４１５の各エントリは、保持しているリクエストのアクセス対象のバンクがビジーである場合、そのバンクのバンクアドレスを制御部４１４へ出力する。

制御部４１４のチェック部４２１は、リクエストパイプライン４１５を監視し、リクエストキュー４１３から、コマンドを発行可能なリクエストを選択して、調停部４２２へ出力する。調停部４２２は、セレクタを含み、チェック部４２１から複数のリクエストが出力された場合、調停を行って何れかのリクエストを選択し、リクエストパイプライン４１５へ出力する。

発行部４１６は、制御部４１４から出力されたリクエストに対応するコマンドを、出力部４１７を介してＩＯ制御装置１２３に発行する。発行部４１６は、リクエストパイプライン４１５を監視し、図２及び図３に示したように、バンク毎のメモリペナルティを守ってコマンドを発行する。

図５は、図４のチェック部４２１のハードウェア構成例を示している。図５のチェック部４２１は、Ｎ×Ｍ個の比較器５１１を含む。各比較器５１１は、リクエストキュー４１３の各エントリから出力されるバンクアドレスと、リクエストパイプライン４１５の各エントリから出力されるビジー情報とを比較する。

リクエストキュー４１３の各エントリから出力されるバンクアドレスは、そのエントリに保持されているリクエストのアクセス対象であるバンクのバンクアドレスである。

リクエストパイプライン４１５の各エントリから出力されるビジー情報は、そのエントリに保持されているリクエストのアクセス対象であるバンクのバンクアドレス、又はビジーではないことを示す特定の値である。アクセス対象のバンクがビジーである場合、そのバンクのバンクアドレスが出力され、アクセス対象のバンクがビジーではない場合、特定の値が出力される。

比較器５１１は、リクエストキュー４１３のエントリから出力されるバンクアドレスと、リクエストパイプライン４１５のエントリから出力されるビジー情報とが一致した場合、論理“１”を出力し、両者が一致しない場合、論理“０”を出力する。

リクエストキュー４１３の各エントリから出力されるバンクアドレスと、リクエストパイプライン４１５のＭ個のエントリから出力されるＭ個のビジー情報は、Ｍ個の比較器５１１によって比較される。何れかの比較器５１１が論理“１”を出力した場合、そのエントリに保持されているリクエストは選択されない。一方、Ｍ個の比較器５１１のすべてが論理“０”を出力した場合、そのエントリに保持されているリクエストが選択されて、調停部４２２へ出力される。

図４のメモリ制御装置１２２では、処理待ちのリクエストに対応するコマンドが発行可能であるか否かをチェックするために、Ｎ×Ｍ個の比較器５１１が設けられている。このため、リクエストキュー４１３とチェック部４２１との間に、Ｎ×Ｍ本の信号線が接続され、リクエストパイプライン４１５とチェック部４２１との間にも、Ｎ×Ｍ本の信号線が接続される。

リクエストパイプライン４１５のエントリの個数Ｍは、ｔＲＡＳ＋ｔＲＰが長くなるにつれて増加し、ｔＲＡＳ＋ｔＲＰは、データの転送レートが増加するにつれて長くなる。したがって、データの転送レートが増加するとＭも増加する。リクエストキュー４１３のエントリの個数Ｎとリクエストパイプライン４１５のエントリの個数Ｍがともに増加すると、比較器５１１の個数及び信号線の本数が膨大になり、メモリ制御装置１２２の回路規模が増大する。

図６は、実施形態の制御装置６０１の構成例を示している。図６の制御装置６０１は、受付部６１１、制御部６１５、及び発行部６１６を含む。さらに、制御装置６０１は、それぞれが待ち時間情報を含む処理待ちエントリ６１２－１～処理待ちエントリ６１２－Ｎ（Ｎは２以上の整数）、設定部６１３－１～設定部６１３－Ｎ、及び減算部６１４－１～減算部６１４－Ｎを含む。

設定部６１３－ｉ及び減算部６１４－ｉ（ｉ＝１～Ｎ）は、処理待ちエントリ６１２－ｉに対応付けられている。制御装置６０１は、アクセス対象に対するアクセス要求を処理する。

図７は、図６の制御装置６０１が行うアクセス要求処理の例を示すフローチャートである。まず、受付部６１１は、アクセス要求を受け付け（ステップ７０１）、何れかの処理待ちエントリ６１２－ｋ（ｋ＝１～Ｎ）に、受け付けたアクセス要求を設定する（ステップ７０２）。

次に、アクセス要求が設定された処理待ちエントリ６１２－ｋに対応付けられた設定部６１３－ｋは、処理待ちエントリ６１２－ｋの待ち時間情報に、アクセス要求に対する待ち時間を示す値を設定する（ステップ７０３）。次に、処理待ちエントリ６１２－ｋに対応付けられた減算部６１４－ｋは、単位時間毎に、処理待ちエントリ６１２－ｋの待ち時間情報から所定値を減算する（ステップ７０４）。

制御部６１５は、処理待ちエントリ６１２－ｋの待ち時間情報に基づいて、アクセス要求に対応するコマンドの発行を制御し、発行部６１６は、制御部６１５による制御に従ってコマンドを発行する（ステップ７０５）。

図６の制御装置６０１によれば、制御装置６０１の回路規模を削減することができる。

図８は、実施形態のメモリ制御装置１２２のハードウェア構成例を示している。図８のメモリ制御装置１２２は、図６の制御装置６０１に対応し、入力部８１１、受付部８１２、リクエストキュー８１３、調停部８１４、リクエストパイプライン８１５、及び管理部８１６を含む。さらに、メモリ制御装置１２２は、生成部８１７、検索部８１８、発行部８１９、及び出力部８２０を含む。これらの構成要素は、ハードウェア回路である。

受付部８１２及び発行部８１９は、図６の受付部６１１及び発行部６１６にそれぞれ対応する。生成部８１７は、更新部の一例であり、検索部８１８は、取得部の一例である。

リクエストキュー８１３は、Ｎ個のエントリを含み、各エントリは、処理待ちのリクエストを保持する。各エントリは、そのエントリに保持されているリクエストのアクセス対象であるバンクのビジー状態を示すビジーカウンタ８２１を含む。

図９は、図８のリクエストキュー８１３のハードウェア構成例を示している。図９のリクエストキュー８１３は、エントリ９１１－０～エントリ９１１－（Ｎ－１）、比較部９１２、比較部９１３、減算部９１４、及びチェック部９１５を含む。これらの構成要素は、ハードウェア回路である。

比較部９１２、比較部９１３、減算部９１４、及びチェック部９１５は、エントリ９１１－０に対応付けられている。図９では省略されているが、エントリ９１１－ｉ（ｉ＝１～Ｎ－１）にも、エントリ９１１－０と同様に、比較部９１２、比較部９１３、減算部９１４、及びチェック部９１５が対応付けられている。

各エントリ９１１－ｉ（ｉ＝０～Ｎ－１）は、図６の処理待ちエントリ６１２－（ｉ＋１）に対応する。各エントリ９１１－ｉに対応付けられた比較部９１２及び比較部９１３は、処理待ちエントリ６１２－（ｉ＋１）に対応付けられた設定部６１３－（ｉ＋１）に対応する。

各エントリ９１１－ｉに対応付けられた減算部９１４は、処理待ちエントリ６１２－（ｉ＋１）に対応付けられた減算部６１４－（ｉ＋１）に対応する。各エントリ９１１－ｉに対応付けられたチェック部９１５及び調停部８１４は、制御部６１５に対応する。

各エントリ９１１－ｉは、エントリＩＤ、有効フラグＶ、エントリセットフラグＳ、オペランドＯｐ、アドレス、及びビジーカウンタを含む。エントリＩＤは、エントリ９１１－ｉの識別情報であり、事前に設定されている。エントリ９１１－ｉのエントリＩＤは、“Ｅｉ”である。

有効フラグＶは、エントリ９１１－ｉが有効なリクエストを保持しているか否かを示す。有効フラグＶが論理“１”である場合、エントリ９１１－ｉは有効なリクエストを保持しており、有効フラグＶが論理“０”である場合、エントリ９１１－ｉは有効なリクエストを保持していない。

エントリセットフラグＳは、エントリ９１１－ｉに対するビジー検索が完了したか否かを示す。エントリセットフラグＳが論理“１”である場合、ビジー検索は完了しており、エントリセットフラグＳが論理“０”である場合、ビジー検索は完了していない。

オペランドＯｐは、リクエストの種別を表し、例えば、読み出しリクエスト又は書き込みリクエストの何れかを示す情報を含む。アドレスは、リクエストによってアクセスされるデータのアドレスを表す。データのアドレスは、リクエストのアクセス対象であるバンクのバンクアドレスと、バンク内の記憶領域のアドレスとを含む。オペランドＯｐ及びアドレスは、エントリ９１１－ｉに保持されているリクエストを表す。

ビジーカウンタは、図８のビジーカウンタ８２１に対応し、エントリ９１１－ｉに保持されているリクエストに対する待ち時間を示す。リクエストに対する待ち時間は、そのリクエストのアクセス対象であるバンクのビジーが解除されるまでの残り時間であり、例えば、クロックサイクルの個数で表される。ビジーカウンタが０以外の値である場合、バンクはビジーであり、ビジーカウンタが０である場合、バンクはビジーではない。待ち時間を示すビジーカウンタは、待ち時間情報に対応する。

リクエストパイプライン８１５は、Ｍ個のエントリを含み、各エントリは、発行済みコマンドに対応する処理済みのリクエストを保持する。リクエストパイプライン８１５は、発行されたコマンドに対応するリクエストの履歴を取るために用いられる。リクエストパイプライン８１５内のリクエストに対応するコマンドは、リクエストキュー８１３内のリクエストに対応するコマンドよりも前に発行済みである。

リクエストパイプライン８１５の各エントリは、アドレス及びカウンタを含む。アドレスは、保持されているリクエストに対応する発行済みコマンドによってアクセスされるデータのアドレスを表す。データのアドレスは、リクエストのアクセス対象であるバンクのバンクアドレスと、バンク内の記憶領域のアドレスとを含む。

カウンタは、発行済みコマンドの次のコマンドが発行可能になるまでの残り時間を示す。次のコマンドが発行可能になるまでの残り時間は、保持されているリクエストのアクセス対象であるバンクのビジーが解除されるまでの残り時間であり、例えば、クロックサイクルの個数で表される。

リクエストパイプライン８１５の各エントリは、処理済みエントリの一例であり、残り時間を示すカウンタは、残り時間情報の一例である。

管理部８１６は、リクエストパイプライン８１５のＭ個のエントリそれぞれのリクエスト及びカウンタを管理する。管理部８１６は、リクエストに対応するコマンドが発行されたとき、そのリクエストをエントリに設定する。そして、管理部８１６は、そのエントリのカウンタに所定時間を示す値Ｔ０を設定し、クロックサイクル毎にカウンタから所定値を減算する。

Ｔ０としては、例えば、メモリペナルティであるｔＲＡＳ＋ｔＲＰが用いられ、所定値としては、例えば、１サイクルが用いられる。この場合、カウンタの値は、クロックサイクル毎に１ずつデクリメントされる。クロックサイクルは、単位時間に対応する。

受付部８１２は、コア１２１から送信されたリクエストが入力部８１１から入力されたとき、入力されたリクエストを受け付け、リクエストキュー８１３から空きエントリを検索する。空きエントリは、論理“０”の有効フラグＶを有するエントリ９１１－ｉである。そして、受付部８１２は、１つ以上の空きエントリの中から、何れかのエントリ９１１－ｋを選択し、選択されたエントリ９１１－ｋに、受け付けたリクエストを設定する。エントリ９１１－ｋは、例えば、最も小さなエントリＩＤを有する空きエントリである。

このとき、受付部８１２は、エントリ９１１－ｋの有効フラグＶに論理“１”を設定し、オペランドＯｐ及びアドレスに、受け付けたリクエストに含まれるオペランド及びアドレスを設定する。そして、受付部８１２は、ビジー検索要求を生成して、検索部８１８へ送信する。ビジー検索要求は、エントリ９１１－ｋのエントリＩＤと、エントリ９１１－ｋのアドレスに含まれるバンクアドレスとを含む。ビジー検索要求は、時間取得要求の一例である。

検索部８１８は、リクエストパイプライン８１５から、受信したビジー検索要求に含まれるバンクアドレスを含むアドレスを有するエントリを検索し、そのエントリからカウンタの値を取得する。そして、検索部８１８は、取得した値に基づいてビジー検索応答を生成し、生成されたビジー検索応答を、リクエストキュー８１３の各エントリ９１１－ｉに対応付けられた比較部９１２へ送信する。

ビジー検索応答は、受信したビジー検索要求に含まれるエントリＩＤと、そのエントリＩＤが示すエントリ９１１－ｋに設定されたリクエストに対する待ち時間を示す値とを含む。検索部８１８は、例えば、取得した値から１を減算することで、待ち時間を示す値を求める。ビジー検索応答は、時間取得応答の一例である。

各エントリ９１１－ｉに対応付けられた比較部９１２は、エントリ９１１－ｉのエントリＩＤと、受信したビジー検索応答に含まれるエントリＩＤとを比較する。エントリ９１１－ｉのエントリＩＤは、第１識別情報の一例であり、ビジー検索応答に含まれるエントリＩＤは、第２識別情報の一例である。

ビジー検索応答に含まれるエントリＩＤがエントリ９１１－ｉのエントリＩＤと一致する場合、比較部９１２は、エントリ９１１－ｉのビジーカウンタに、ビジー検索応答に含まれる値を設定する。そして、比較部９１２は、エントリ９１１－ｉのエントリセットフラグＳに、論理“１”を設定する。

エントリ９１１－ｋに対応付けられた比較部９１２は、ビジー検索応答に含まれるエントリＩＤがエントリ９１１－ｋのエントリＩＤと一致するため、エントリ９１１－ｋのビジーカウンタに、ビジー検索応答に含まれる値を設定する。そして、比較部９１２は、エントリ９１１－ｋのエントリセットフラグＳに、論理“１”を設定する。

検索部８１８から比較部９１２へビジー検索応答を送信することで、エントリ９１１－ｋのビジーカウンタに、アクセス対象のバンクがビジーになっている期間を、待ち時間として設定することができる。このとき、ビジー検索応答に含まれるエントリＩＤがエントリ９１１－ｉのエントリＩＤと一致した場合に待ち時間を設定することで、受け付けたリクエストのビジーカウンタを識別して、待ち時間を設定することが可能になる。

エントリ９１１－ｋに対応付けられた減算部９１４は、エントリ９１１－ｋのビジーカウンタの値が０でない場合、クロックサイクル毎にビジーカウンタから所定値を減算する。所定値としては、例えば、１サイクルが用いられる。この場合、ビジーカウンタの値は、クロックサイクル毎に１ずつデクリメントされる。

エントリ９１１－ｋに対応付けられたチェック部９１５は、エントリ９１１－ｋのエントリセットフラグＳ及びビジーカウンタをチェックする。エントリセットフラグＳが論理“１”であり、かつ、ビジーカウンタの値が０である場合、チェック部９１５は、エントリ９１１－ｋに保持されているリクエストが調停に参加することを許可する。

そこで、チェック部９１５は、エントリ９１１－ｋのオペランドＯｐ及びアドレスを、コマンドを発行可能なリクエストとして選択し、調停部８１４へ出力する。このとき、チェック部９１５は、エントリ９１１－ｋの有効フラグＶ及びエントリセットフラグＳに論理“０”を設定することで、エントリ９１１－ｋを開放する。これにより、エントリ９１１－ｋは、空きエントリになる。

調停部８１４は、セレクタを含み、エントリ９１１－０～エントリ９１１－（Ｎ－１）から複数のリクエストが出力された場合、調停を行って何れかのリクエストを選択し、リクエストパイプライン８１５へ出力する。

発行部８１９は、調停部８１４から出力されたリクエストに対応するコマンドを、出力部８２０を介してＩＯ制御装置１２３に発行する。発行部８１９は、リクエストパイプライン８１５を監視し、図２及び図３に示したように、バンク毎のメモリペナルティを守ってコマンドを発行する。

生成部８１７は、調停部８１４から出力されたリクエストに対応するコマンドが発行されたとき、所定時間を示す値Ｔ０に基づいて更新要求を生成する。そして、生成部８１７は、生成された更新要求を、リクエストキュー８１３の各エントリ９１１－ｉに対応付けられた比較部９１３へ送信する。

更新要求は、発行されたコマンドに対応するリクエストのアクセス対象であるバンクのバンクアドレスと、各エントリ９１１－ｉに保持されたリクエストに対する更新後の待ち時間を示す更新値とを含む。更新値は、発行されたコマンドによって発生する、次のコマンドが発行可能になるまでの残り時間を表す。生成部８１７は、例えば、Ｔ０から１を減算することで、更新値Ｔ０－１を求める。

各エントリ９１１－ｉに対応付けられた比較部９１３は、エントリ９１１－ｉのアドレスに含まれるバンクアドレスと、受信した更新要求に含まれるバンクアドレスとを比較する。エントリ９１１－ｉのアドレスに含まれるバンクアドレスは、第１バンク情報の一例であり、更新要求に含まれるバンクアドレスは、第２バンク情報の一例である。

更新要求に含まれるバンクアドレスがエントリ９１１－ｉのアドレスに含まれるバンクアドレスと一致する場合、比較部９１３は、エントリ９１１－ｉのビジーカウンタに、更新要求に含まれる更新値を設定する。これにより、更新要求に含まれるバンクアドレスに対応するエントリ９１１－ｉのビジーカウンタの値が更新される。ビジーカウンタの値が更新された後、減算部９１４、チェック部９１５、調停部８１４、リクエストパイプライン８１５、及び発行部８１９は、更新前と同様の動作を行う。

生成部８１７から比較部９１３へ更新要求を送信することで、コマンドの発行に伴って新たに発生するバンクのビジーをビジーカウンタに反映させることができる。このとき、更新要求に含まれるバンクアドレスがエントリ９１１－ｉのバンクアドレスと一致する場合に更新値を設定することで、ビジーになったバンクをアクセス対象とするリクエストのビジーカウンタを識別して、更新値を設定することが可能になる。

検索部８１８及び生成部８１７を設けることで、各エントリ９１１－ｉに保持されているリクエストを、ビジーカウンタに基づいてアウトオブオーダーで処理することが可能になる。

図５に示した比較例のチェック部４２１では、リクエストキュー４１３の各エントリから出力されるバンクアドレスと、リクエストパイプライン４１５の各エントリから出力されるビジー情報とを直接比較することで、バンクのビジー状態がチェックされる。このため、リクエストキュー４１３のエントリの個数とリクエストパイプライン４１５のエントリの個数がともに増加すると、比較器５１１の個数及び信号線の本数が膨大になる。

これに対して、図８のメモリ制御装置１２２では、リクエストキュー８１３の各エントリ９１１－ｉにビジーカウンタが設けられ、エントリ９１１－ｉ毎に減算部９１４及びチェック部９１５が設けられている。これにより、リクエストキュー８１３内で、エントリ９１１－ｉ毎にビジーカウンタを更新しながら、バンクのビジー状態をチェックすることができる。

この場合、Ｎ個のエントリ９１１－ｉにそれぞれ対応するＮ個の比較部９１２及びＮ個の比較部９１３を設けるだけでよく、Ｎ×Ｍ個の比較器５１１を設ける必要はない。Ｎ個の比較部９１２と検索部８１８との間にはＮ本の信号線が接続され、Ｎ個の比較部９１３と生成部８１７との間にもＮ本の信号線が接続されるが、Ｎ×Ｍ本の信号線を接続する必要はない。したがって、図４のメモリ制御装置１２２よりも配線性が向上するとともに、回路規模が削減される。

メモリ制御装置１２２の回路規模が削減されることで、ＣＰＵ１１１の省電力及び性能向上に寄与する。また、メモリ１１２のバンクの個数又はスループットが増加した場合であっても、メモリ制御装置１２２に少量の回路を追加するだけで、同様の制御を実現することができる。

図１０は、図８のメモリ制御装置１２２が行うリクエスト処理の例を示すタイミングチャートである。ＣＬＫは、クロックサイクルを表す。リクエストの網掛の四角形は、入力部８１１からのリクエストの入力を表し、リクエストの下のメモリアドレスは、そのリクエストに含まれるアドレスを表す。メモリアドレス“Ａ０”、“Ａ１”、及び“Ａ２”は、メモリ１１２に含まれる特定のバンクのバンクアドレス“Ｂ０”を含む。

ビジー検索要求の網掛の四角形は、受付部８１２から検索部８１８へ送信されるビジー検索要求を表す。ビジー検索要求の下のエントリＩＤ及びバンクアドレスは、ビジー検索要求に含まれるエントリＩＤ及びバンクアドレスを表す。

ビジー検索応答の網掛の四角形は、検索部８１８から比較部９１２へ送信されるビジー検索応答を表す。ビジー検索応答の下のエントリＩＤ及び待ち時間を示す値は、ビジー検索応答に含まれるエントリＩＤ及び待ち時間を示す値を表す。

リクエストキューエントリ０～リクエストキューエントリ２は、リクエストキュー８１３のエントリ９１１－０～エントリ９１１－２を表す。リクエストキューエントリｉ（ｉ＝０，１，２）の網掛の四角形は、リクエストキューエントリｉの有効フラグＶが論理“１”であることを表す。

リクエストキューエントリｉの下のアドレス、エントリセットフラグ、及びビジーカウンタは、エントリ９１１－ｉに含まれるアドレス、エントリセットフラグＳ、及びビジーカウンタを表す。エントリセットフラグの網掛の四角形は、エントリセットフラグＳが論理“１”であることを表す。

調停参加の網掛の四角形は、チェック部９１５から調停部８１４へのリクエストの出力を表し、コマンド発行の網掛の四角形は、そのリクエストに対応するコマンドの発行を表す。

リクエストパイプラインエントリ０及びリクエストパイプラインエントリ１は、リクエストパイプライン８１５のエントリを表す。リクエストパイプラインエントリｉ（ｉ＝０，１）の網掛の四角形は、リクエストパイプラインエントリｉが有効であることを表す。リクエストパイプラインエントリｉの下のアドレス及びカウンタは、リクエストパイプラインエントリｉに含まれるアドレス及びカウンタを表す。

更新要求の網掛の四角形は、生成部８１７から比較部９１３へ送信される更新要求を表す。更新要求の下のバンクアドレス及び更新値は、更新要求に含まれるバンクアドレス及び更新値を表す。

まず、ＣＬＫ“０”において、メモリアドレス“Ａ０”を含むリクエストが入力される。次に、ＣＬＫ“１”において、そのリクエストのメモリアドレス“Ａ０”が、リクエストキューエントリ０のアドレスに設定され、リクエストキューエントリ０の有効フラグＶが論理“１”に変更される。そして、エントリＩＤ“Ｅ０”及びバンクアドレス“Ｂ０”を含むビジー検索要求が、検索部８１８へ送信される。

この場合、何れのリクエストパイプラインエントリｉも有効ではないため、ＣＬＫ“２”において、待ち時間を示す値が“０”に設定され、エントリＩＤ“Ｅ０”及び値“０”を含むビジー検索応答が、検索部８１８から送信される。

次に、ＣＬＫ“３”において、ビジー検索応答に含まれる値“０”が、リクエストキューエントリ０のビジーカウンタに設定され、リクエストキューエントリ０のエントリセットフラグＳが論理“１”に変更される。このとき、ビジーカウンタが“０”であるため、リクエストキューエントリ０のリクエストが調停部８１４へ出力される。

次に、ＣＬＫ“４”において、出力されたリクエストに対応するコマンドが発行され、リクエストパイプラインエントリ０が有効になる。そして、リクエストキューエントリ０のアドレス“Ａ０”及びＴ０が、リクエストパイプラインエントリ０のアドレス及びカウンタにそれぞれ設定される。この例では、Ｔ０＝１６である。そこで、“１６”から１を減算することで更新値“１５”が求められ、バンクアドレス“Ｂ０”及び更新値“１５”を含む更新要求が、生成部８１７から送信される。

リクエストパイプラインエントリ０に保持されるリクエストは、第１処理済みエントリの一例であり、発行されたコマンドは、第１発行済みコマンドの一例である。

次に、ＣＬＫ“５”において、リクエストキューエントリ０の有効フラグＶ及びエントリセットフラグＳが、論理“０”に変更される。リクエストパイプラインエントリ０のカウンタは、クロックサイクル毎に１ずつデクリメントされ、ＣＬＫ“２０”において“０”になる。

ＣＬＫ“１０”において、メモリアドレス“Ａ１”を含むリクエストが入力される。次に、ＣＬＫ“１１”において、そのリクエストのメモリアドレス“Ａ１”が、リクエストキューエントリ１のアドレスに設定され、リクエストキューエントリ１の有効フラグＶが論理“１”に変更される。そして、エントリＩＤ“Ｅ１”及びバンクアドレス“Ｂ０”を含むビジー検索要求が、検索部８１８へ送信される。

この場合、リクエストパイプラインエントリ０が有効であり、かつ、ビジー検索要求に含まれるバンクアドレス“Ｂ０”を含むアドレス“Ａ０”を有するため、ＣＬＫ“１２”において、リクエストパイプラインエントリ０からカウンタ“８”が取得される。そして、“８”から１を減算することで待ち時間を示す値“７”が求められ、エントリＩＤ“Ｅ１”及び値“７”を含むビジー検索応答が、検索部８１８から送信される。

次に、ＣＬＫ“１３”において、ビジー検索応答に含まれる値“７”が、リクエストキューエントリ１のビジーカウンタに設定され、リクエストキューエントリ１のエントリセットフラグＳが論理“１”に変更される。リクエストキューエントリ１のビジーカウンタは、クロックサイクル毎に１ずつデクリメントされ、ＣＬＫ“２０”において“０”になる。

ＣＬＫ“１１”において、メモリアドレス“Ａ２”を含むリクエストが入力される。次に、ＣＬＫ“１２”において、そのリクエストのメモリアドレス“Ａ２”が、リクエストキューエントリ２のアドレスに設定され、リクエストキューエントリ２の有効フラグＶが論理“１”に変更される。そして、エントリＩＤ“Ｅ２”及びバンクアドレス“Ｂ０”を含むビジー検索要求が、検索部８１８へ送信される。

この場合、リクエストパイプラインエントリ０が有効であり、かつ、ビジー検索要求に含まれるバンクアドレス“Ｂ０”を含むアドレス“Ａ０”を有するため、ＣＬＫ“１３”において、リクエストパイプラインエントリ０からカウンタ“７”が取得される。そして、“７”から１を減算することで待ち時間を示す値“６”が求められ、エントリＩＤ“Ｅ２”及び値“６”を含むビジー検索応答が、検索部８１８から送信される。

次に、ＣＬＫ“１４”において、ビジー検索応答に含まれる値“６”が、リクエストキューエントリ２のビジーカウンタに設定され、リクエストキューエントリ２のエントリセットフラグＳが論理“１”に変更される。リクエストキューエントリ２のビジーカウンタは、クロックサイクル毎に１ずつデクリメントされ、ＣＬＫ“２０”において“０”になる。

ＣＬＫ“２０”において、リクエストキューエントリ１及びリクエストキューエントリ２のビジーカウンタが“０”になったため、リクエストキューエントリ１及びリクエストキューエントリ２のリクエストが調停部８１４へ出力される。

次に、ＣＬＫ“２１”において、リクエストキューエントリ１のリクエストが選択されて、そのリクエストに対応するコマンドが発行される。このとき、リクエストパイプラインエントリ０が無効になり、リクエストパイプラインエントリ１が有効になる。

そして、リクエストキューエントリ１のアドレス“Ａ１”及び“１６”が、リクエストパイプラインエントリ１のアドレス及びカウンタにそれぞれ設定される。さらに、“１６”から１を減算することで更新値“１５”が求められ、バンクアドレス“Ｂ０”及び更新値“１５”を含む更新要求が、生成部８１７から送信される。

リクエストパイプラインエントリ１に保持されるリクエストは、第２処理済みエントリの一例であり、発行されたコマンドは、第２発行済みコマンドの一例である。

次に、ＣＬＫ“２２”において、リクエストキューエントリ１の有効フラグＶ及びエントリセットフラグＳが、論理“０”に変更される。リクエストパイプラインエントリ１のカウンタは、クロックサイクル毎に１ずつデクリメントされる。

リクエストキューエントリ２のアドレス“Ａ２”に含まれるバンクアドレス“Ｂ０”は、更新要求に含まれるバンクアドレス“Ｂ０”と一致する。このため、ＣＬＫ“２２”において、リクエストキューエントリ２のビジーカウンタに、更新要求に含まれる更新値“１５”が設定される。リクエストキューエントリ２のビジーカウンタは、クロックサイクル毎に１ずつデクリメントされる。

図１１は、図８のメモリ制御装置１２２が行うリクエスト処理の例を示すフローチャートである。まず、受付部８１２は、コア１２１から送信されたリクエストが入力部８１１から入力されたとき、入力されたリクエストを受け付ける（ステップ１１０１）。そして、受付部８１２は、リクエストキュー８１３から空きエントリを検索し、空きエントリであるエントリ９１１－ｋに、受け付けたリクエストを設定する（ステップ１１０２）。

次に、受付部８１２は、エントリ９１１－ｋのエントリＩＤと、エントリ９１１－ｋのアドレスに含まれるバンクアドレスとを含むビジー検索要求を生成して、検索部８１８へ送信する。

検索部８１８は、リクエストパイプライン８１５から、受信したビジー検索要求に含まれるバンクアドレスを含むアドレスを有するエントリを検索し、そのエントリからカウンタの値を取得する（ステップ１１０３）。そして、検索部８１８は、ビジー検索要求に含まれるエントリＩＤと、取得した値に基づく待ち時間を示す値とを含むビジー検索応答を生成して、リクエストキュー８１３の各エントリ９１１－ｉに対応付けられた比較部９１２へ送信する。

この場合、ビジー検索応答に含まれるエントリＩＤは、エントリ９１１－ｋのエントリＩＤと一致する。そこで、エントリ９１１－ｋに対応付けられた比較部９１２は、エントリ９１１－ｋのビジーカウンタに、ビジー検索応答に含まれる待ち時間を示す値を設定する（ステップ１１０４）。

次に、エントリ９１１－ｋに対応付けられた減算部９１４は、クロックサイクル毎にビジーカウンタから１を減算する（ステップ１１０５）。そして、エントリ９１１－ｋに対応付けられたチェック部９１５は、エントリ９１１－ｋのビジーカウンタの値を０と比較する（ステップ１１０６）。ビジーカウンタの値が０でない場合（ステップ１１０６，ＮＯ）、メモリ制御装置１２２は、ステップ１１０５以降の処理を繰り返す。

ビジーカウンタの値が０になった場合（ステップ１１０６，ＹＥＳ）、チェック部９１５は、エントリ９１１－ｋに保持されているリクエストを調停部８１４へ出力し、調停部８１４は、そのリクエストをリクエストパイプライン８１５へ出力する。そして、発行部８１９は、調停部８１４から出力されたリクエストに対応するコマンドを、ＩＯ制御装置１２３に発行する（ステップ１１０７）。

次に、生成部８１７は、出力されたリクエストのアクセス対象であるバンクのバンクアドレスと、待ち時間を示す更新値とを含む更新要求を生成して、リクエストキュー８１３の各エントリ９１１－ｉに対応付けられた比較部９１３へ送信する。

各エントリ９１１－ｉに対応付けられた比較部９１３は、エントリ９１１－ｉのアドレスに含まれるバンクアドレスと、更新要求に含まれるバンクアドレスとを比較する。更新要求に含まれるバンクアドレスがエントリ９１１－ｉのアドレスに含まれるバンクアドレスと一致する場合、比較部９１３は、更新要求に含まれる更新値を用いて、エントリ９１１－ｉのビジーカウンタを更新する（ステップ１１０８）。

図１の情報処理装置１０１の構成は一例に過ぎず、情報処理装置１０１の用途又は条件に応じて一部の構成要素を省略又は変更してもよい。例えば、情報処理装置１０１は、補助記憶装置又は通信装置を含んでいてもよく、ＣＰＵ１１１は、複数のコアを含んでいてもよい。

図４のメモリ制御装置１２２の構成は一例に過ぎず、情報処理装置１０１の構成又は条件に応じて一部の構成要素を省略又は変更してもよい。図５のチェック部４２１の構成は一例に過ぎず、メモリ制御装置１２２の構成又は条件に応じて一部の構成要素を省略又は変更してもよい。

図６の制御装置６０１の構成は一例に過ぎず、制御装置６０１の用途又は条件に応じて一部の構成要素を省略又は変更してもよい。図８のメモリ制御装置１２２の構成は一例に過ぎず、情報処理装置１０１の構成又は条件に応じて一部の構成要素を省略又は変更してもよい。図９のリクエストキュー８１３の構成は一例に過ぎず、メモリ制御装置１２２の構成又は条件に応じて一部の構成要素を省略又は変更してもよい。

図２、図３、及び図１０に示したタイミングチャートは一例に過ぎず、リクエスト処理は、メモリ制御装置１２２に入力されるリクエストに応じて変化する。図７及び図１１のフローチャートは一例に過ぎず、制御装置６０１又はメモリ制御装置１２２の構成又は条件に応じて一部の処理を省略又は変更してもよい。

開示の実施形態とその利点について詳しく説明したが、当業者は、特許請求の範囲に明確に記載した本発明の範囲から逸脱することなく、様々な変更、追加、省略をすることができるであろう。

図１乃至図１１を参照しながら説明した実施形態に関し、さらに以下の付記を開示する。
（付記１）
それぞれが待ち時間情報を含む複数の処理待ちエントリと、
前記複数の処理待ちエントリそれぞれに対応付けられた設定部と、
前記複数の処理待ちエントリそれぞれに対応付けられた減算部と、
アクセス対象に対するアクセス要求を受け付け、前記複数の処理待ちエントリのうち何れかの処理待ちエントリに前記アクセス要求を設定する受付部と、
前記アクセス要求に対応するコマンドを発行する発行部と、
前記何れかの処理待ちエントリの前記待ち時間情報に基づいて、前記コマンドの発行を制御する制御部とを備え、
前記何れかの処理待ちエントリに対応付けられた前記設定部は、前記何れかの処理待ちエントリの前記待ち時間情報に、前記アクセス要求に対する待ち時間を示す値を設定し、
前記何れかの処理待ちエントリに対応付けられた前記減算部は、単位時間毎に、前記何れかの処理待ちエントリの前記待ち時間情報から所定値を減算することを特徴とする制御装置。
（付記２）
それぞれが残り時間情報を含む複数の処理済みエントリと、
前記残り時間情報を管理する管理部と、
前記残り時間情報を取得する取得部とをさらに備え、
前記複数の処理済みエントリ各々は、前記コマンドよりも前に発行された発行済みコマンドに対応するアクセス要求をさらに含み、
前記複数の処理済みエントリ各々の前記残り時間情報は、前記発行済みコマンドの次のコマンドが発行可能になるまでの残り時間を示し、
前記管理部は、第１発行済みコマンドが発行されたとき、前記複数の処理済みエントリのうち、前記第１発行済みコマンドに対応するアクセス要求を含む第１処理済みエントリの前記残り時間情報に、所定時間を示す値を設定し、前記単位時間毎に、前記第１処理済みエントリの前記残り時間情報から前記所定値を減算し、
前記受付部は、前記アクセス要求を受け付けたとき、時間取得要求を前記取得部へ送信し、
前記取得部は、前記時間取得要求に基づいて、前記第１処理済みエントリから前記残り時間情報を取得し、取得した前記残り時間情報に基づいて、前記アクセス要求に対する待ち時間を示す値を、前記何れかの処理待ちエントリに対応付けられた前記設定部へ送信することを特徴とする付記１記載の制御装置。
（付記３）
前記何れかの処理待ちエントリは、前記何れかの処理待ちエントリを示す第１識別情報をさらに含み、
前記時間取得要求は、前記第１識別情報を含み、
前記取得部は、前記時間取得要求に含まれる前記第１識別情報を第２識別情報として含み、かつ、前記アクセス要求に対する待ち時間を示す値を含む時間取得応答を、前記複数の処理待ちエントリそれぞれに対応付けられた前記設定部へ送信し、
前記何れかの処理待ちエントリに対応付けられた前記設定部は、前記時間取得応答に含まれる前記第２識別情報が前記何れかの処理待ちエントリの前記第１識別情報と一致する場合、前記何れかの処理待ちエントリの前記待ち時間情報に、前記時間取得応答に含まれる前記アクセス要求に対する待ち時間を示す値を設定することを特徴とする付記２記載の制御装置。
（付記４）
前記第１発行済みコマンドよりも後に第２発行済みコマンドが発行されたとき、前記所定時間を示す値に基づいて、前記アクセス要求に対する更新後の待ち時間を示す更新値を、前記何れかの処理待ちエントリに対応付けられた前記設定部へ送信する更新部をさらに備え、
前記何れかの処理待ちエントリに対応付けられた前記設定部は、前記何れかの処理待ちエントリの前記待ち時間情報に前記更新値を設定し、
前記管理部は、前記第２発行済みコマンドが発行されたとき、前記複数の処理済みエントリのうち、前記第２発行済みコマンドに対応するアクセス要求を含む第２処理済みエントリの前記残り時間情報に、前記所定時間を示す値を設定することを特徴とする付記２又は３記載の制御装置。
（付記５）
前記アクセス対象は、記憶装置に含まれる複数のバンクのうち何れかのバンクであり、
前記受付部は、前記アクセス要求を受け付けたとき、前記何れかのバンクを示す第１バンク情報を前記何れかの処理待ちエントリに設定し、
前記更新部は、前記複数のバンクのうち、前記第２発行済みコマンドに対応するアクセス要求のアクセス対象であるバンクを示す第２バンク情報と、前記更新値とを含む更新要求を、前記複数の処理待ちエントリそれぞれに対応付けられた前記設定部へ送信し、
前記何れかの処理待ちエントリに対応付けられた前記設定部は、前記更新要求に含まれる前記第２バンク情報が前記何れかの処理待ちエントリの前記第１バンク情報と一致する場合、前記何れかの処理待ちエントリの前記待ち時間情報に、前記更新要求に含まれる前記更新値を設定することを特徴とする付記４記載の制御装置。
（付記６）
アクセス対象に対するアクセス要求を受け付け、
それぞれが待ち時間情報を含む複数の処理待ちエントリのうち何れかの処理待ちエントリに、前記アクセス要求を設定し、
前記何れかの処理待ちエントリの前記待ち時間情報に、前記アクセス要求に対する待ち時間を示す値を設定し、
単位時間毎に、前記何れかの処理待ちエントリの前記待ち時間情報から所定値を減算し、
前記何れかの処理待ちエントリの前記待ち時間情報に基づいて、前記アクセス要求に対応するコマンドの発行を制御する、
処理を制御装置が実行することを特徴とする制御方法。
（付記７）
前記制御装置は、前記コマンドよりも前に発行された発行済みコマンドに対応するアクセス要求と、前記発行済みコマンドの次のコマンドが発行可能になるまでの残り時間を示す残り時間情報とをそれぞれ含む、複数の処理済みエントリを有し、
前記制御装置は、
第１発行済みコマンドが発行されたとき、前記複数の処理済みエントリのうち、前記第１発行済みコマンドに対応するアクセス要求を含む第１処理済みエントリの前記残り時間情報に、所定時間を示す値を設定し、
前記単位時間毎に、前記第１処理済みエントリの前記残り時間情報から前記所定値を減算し、
前記アクセス要求を受け付けたとき、時間取得要求を生成し、
前記時間取得要求に基づいて、前記第１処理済みエントリから前記残り時間情報を取得する、
処理をさらに実行し、
前記アクセス要求に対する待ち時間を示す値を設定する処理は、取得した前記残り時間情報に基づいて、前記何れかの処理待ちエントリの前記待ち時間情報に、前記アクセス要求に対する待ち時間を示す値を設定する処理を含むことを特徴とする付記６記載の制御方法。
（付記８）
前記何れかの処理待ちエントリは、前記何れかの処理待ちエントリを示す第１識別情報をさらに含み、
前記時間取得要求は、前記第１識別情報を含み、
取得した前記残り時間情報に基づいて、前記何れかの処理待ちエントリの前記待ち時間情報に、前記アクセス要求に対する待ち時間を示す値を設定する処理は、
前記時間取得要求に含まれる前記第１識別情報を第２識別情報として含み、かつ、前記アクセス要求に対する待ち時間を示す値を含む時間取得応答を生成する処理と、
前記時間取得応答に含まれる前記第２識別情報が前記何れかの処理待ちエントリの前記第１識別情報と一致する場合、前記何れかの処理待ちエントリの前記待ち時間情報に、前記時間取得応答に含まれる前記アクセス要求に対する待ち時間を示す値を設定する処理とを含むことを特徴とする付記７記載の制御方法。
（付記９）
前記第１発行済みコマンドよりも後に第２発行済みコマンドが発行されたとき、前記複数の処理済みエントリのうち、前記第２発行済みコマンドに対応するアクセス要求を含む第２処理済みエントリの前記残り時間情報に、前記所定時間を示す値を設定し、
前記所定時間を示す値に基づいて、前記アクセス要求に対する更新後の待ち時間を示す更新値を、前記何れかの処理待ちエントリの前記待ち時間情報に設定する、
処理を前記制御装置がさらに実行することを特徴とする付記７又は８記載の制御方法。
（付記１０）
前記アクセス対象は、記憶装置に含まれる複数のバンクのうち何れかのバンクであり、
前記何れかの処理待ちエントリに前記アクセス要求を設定する処理は、前記何れかのバンクを示す第１バンク情報を前記何れかの処理待ちエントリに設定する処理を含み、
前記更新値を前記何れかの処理待ちエントリの前記待ち時間情報に設定する処理は、
前記複数のバンクのうち、前記第２発行済みコマンドに対応するアクセス要求のアクセス対象であるバンクを示す第２バンク情報と、前記更新値とを含む更新要求を生成する処理と、
前記更新要求に含まれる前記第２バンク情報が前記何れかの処理待ちエントリの前記第１バンク情報と一致する場合、前記何れかの処理待ちエントリの前記待ち時間情報に、前記更新要求に含まれる前記更新値を設定する処理とを含むことを特徴とする付記９記載の制御方法。

１０１ 情報処理装置
１１１ ＣＰＵ
１１２ メモリ
１２１ コア
１２２ メモリ制御装置
１２３ ＩＯ制御装置
１３１、１３２ コマンドバス
１４１、１４２ データバス
３０１－１～３０１－３ ＡＣＴ
３０２－１～３０２－３ ＲＤ
３０３－１～３０３－３ ＰＲＥ
４１１、８１１ 入力部
４１２、６１１、８１２ 受付部
４１３、８１３ リクエストキュー
４１４、６１５ 制御部
４１５、８１５ リクエストパイプライン
４１６、６１６、８１９ 発行部
４１７、８２０ 出力部
４２１、９１５ チェック部
４２２、８１４ 調停部
５１１ 比較器
６０１ 制御装置
６１２－１～６１２－Ｎ 処理待ちエントリ
６１３－１～６１３－Ｎ 設定部
６１４－１～６１４－Ｎ、９１４ 減算部
８１６ 管理部
８１７ 生成部
８１８ 検索部
８２１ ビジーカウンタ
９１１－０～９１１－（Ｎ－１） エントリ
９１２、９１３ 比較部

Claims (6)

1. それぞれが待ち時間情報を含む複数の処理待ちエントリと、
   前記複数の処理待ちエントリそれぞれに対応付けられた設定部と、
   前記複数の処理待ちエントリそれぞれに対応付けられた減算部と、
   アクセス対象に対するアクセス要求を受け付け、前記複数の処理待ちエントリのうち何れかの処理待ちエントリに前記アクセス要求を設定する受付部と、
   前記アクセス要求に対応するコマンドを発行する発行部と、
   前記何れかの処理待ちエントリの前記待ち時間情報に基づいて、前記コマンドの発行を制御する制御部とを備え、
   前記何れかの処理待ちエントリに対応付けられた前記設定部は、前記何れかの処理待ちエントリの前記待ち時間情報に、前記アクセス要求に対する待ち時間を示す値を設定し、
   前記何れかの処理待ちエントリに対応付けられた前記減算部は、単位時間毎に、前記何れかの処理待ちエントリの前記待ち時間情報から所定値を減算することを特徴とする制御装置。
2. それぞれが残り時間情報を含む複数の処理済みエントリと、
   前記残り時間情報を管理する管理部と、
   前記残り時間情報を取得する取得部とをさらに備え、
   前記複数の処理済みエントリ各々は、前記コマンドよりも前に発行された発行済みコマンドに対応するアクセス要求をさらに含み、
   前記複数の処理済みエントリ各々の前記残り時間情報は、前記発行済みコマンドの次のコマンドが発行可能になるまでの残り時間を示し、
   前記管理部は、第１発行済みコマンドが発行されたとき、前記複数の処理済みエントリのうち、前記第１発行済みコマンドに対応するアクセス要求を含む第１処理済みエントリの前記残り時間情報に、所定時間を示す値を設定し、前記単位時間毎に、前記第１処理済みエントリの前記残り時間情報から前記所定値を減算し、
   前記受付部は、前記アクセス要求を受け付けたとき、時間取得要求を前記取得部へ送信し、
   前記取得部は、前記時間取得要求に基づいて、前記第１処理済みエントリから前記残り時間情報を取得し、取得した前記残り時間情報に基づいて、前記アクセス要求に対する待ち時間を示す値を、前記何れかの処理待ちエントリに対応付けられた前記設定部へ送信することを特徴とする請求項１記載の制御装置。
3. 前記何れかの処理待ちエントリは、前記何れかの処理待ちエントリを示す第１識別情報をさらに含み、
   前記時間取得要求は、前記第１識別情報を含み、
   前記取得部は、前記時間取得要求に含まれる前記第１識別情報を第２識別情報として含み、かつ、前記アクセス要求に対する待ち時間を示す値を含む時間取得応答を、前記複数の処理待ちエントリそれぞれに対応付けられた前記設定部へ送信し、
   前記何れかの処理待ちエントリに対応付けられた前記設定部は、前記時間取得応答に含まれる前記第２識別情報が前記何れかの処理待ちエントリの前記第１識別情報と一致する場合、前記何れかの処理待ちエントリの前記待ち時間情報に、前記時間取得応答に含まれる前記アクセス要求に対する待ち時間を示す値を設定することを特徴とする請求項２記載の制御装置。
4. 前記第１発行済みコマンドよりも後に第２発行済みコマンドが発行されたとき、前記所定時間を示す値に基づいて、前記アクセス要求に対する更新後の待ち時間を示す更新値を、前記何れかの処理待ちエントリに対応付けられた前記設定部へ送信する更新部をさらに備え、
   前記何れかの処理待ちエントリに対応付けられた前記設定部は、前記何れかの処理待ちエントリの前記待ち時間情報に前記更新値を設定し、
   前記管理部は、前記第２発行済みコマンドが発行されたとき、前記複数の処理済みエントリのうち、前記第２発行済みコマンドに対応するアクセス要求を含む第２処理済みエントリの前記残り時間情報に、前記所定時間を示す値を設定することを特徴とする請求項２又は３記載の制御装置。
5. 前記アクセス対象は、記憶装置に含まれる複数のバンクのうち何れかのバンクであり、
   前記受付部は、前記アクセス要求を受け付けたとき、前記何れかのバンクを示す第１バンク情報を前記何れかの処理待ちエントリに設定し、
   前記更新部は、前記複数のバンクのうち、前記第２発行済みコマンドに対応するアクセス要求のアクセス対象であるバンクを示す第２バンク情報と、前記更新値とを含む更新要求を、前記複数の処理待ちエントリそれぞれに対応付けられた前記設定部へ送信し、
   前記何れかの処理待ちエントリに対応付けられた前記設定部は、前記更新要求に含まれる前記第２バンク情報が前記何れかの処理待ちエントリの前記第１バンク情報と一致する場合、前記何れかの処理待ちエントリの前記待ち時間情報に、前記更新要求に含まれる前記更新値を設定することを特徴とする請求項４記載の制御装置。
6. アクセス対象に対するアクセス要求を受け付け、
   それぞれが待ち時間情報を含む複数の処理待ちエントリのうち何れかの処理待ちエントリに、前記アクセス要求を設定し、
   前記何れかの処理待ちエントリの前記待ち時間情報に、前記アクセス要求に対する待ち時間を示す値を設定し、
   単位時間毎に、前記何れかの処理待ちエントリの前記待ち時間情報から所定値を減算し、
   前記何れかの処理待ちエントリの前記待ち時間情報に基づいて、前記アクセス要求に対応するコマンドの発行を制御する、
   処理を制御装置が実行することを特徴とする制御方法。

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