JPH0277858A - 複数のプロセッサを有する計算機システムの記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記憶制御方式に関し、特にベクトル処理装置
における主記憶装置とバッファ記憶装置の一致制御方式
に関するものである。

〔従来の技術〕

従来より、計算機システムにおいては、主記憶装置（Ｍ
ａｉｎ　　Ｓ　ｔｏｒａｇｅ、以下、ＭＳと略記する）
の写しを、ＭＳよりも高速の素子で構成されたバッファ
記憶装置（Ｂ　ｕｆｆｅｒ　　Ｓ　ｔｏｒａｇｅ又はキ
ャッシュ、以下ＢＳと略記する）に格納することにより
、処理装置から高速にアクセスするようにしている。

各々にＢＳを備えた複数の命令プロセッサが１つのＭＳ
を共有する、いわゆるマルチプロセッサシステムにおい
て、他の命令プロセッサからＭＳに対してストア動作が
行われたときのＭＳと８８間の一致制御を行う方式とし
ては、例えば特公昭５４−４０１８２号公報（ＵＳＰ　
４０５６８４４）に記載されている。この方式において
は、ＢＳに、ＭＳ内アドレスを登録しておく管理テーブ
ル（Ｂ　ｕｆｆｅｒ　　Ａ　ｄｄｒｅｓｓ　　Ａ　ｒｒ
ａｙ　　以下、ＢＡＡと略記する）とは別個に独立して
第２の管理テーブル（Ｆ　ｒｏｎｔ　　Ａ　ｄｄｒｅｓ
ｓ　　Ａ　ｒｒａｙ　　以下、ＦＡＡと略記する）を設
ける。このＦＡＡは、他の処理装置から参照されるスト
ア・アドレスチエツクのための管理テーブルであって、
ＭＳと８８間の一致制御を高速に処理するものである。

〔発明が解決しようとする課題〕

科学技術演算を高速に処理するために、ベクトル処理装
置（Ｖｅｃｔｏｒ　　Ｐｒｏｃｅｓｓｏｒ、以下、ｖｐ
と略記する）が用いられている。このＶＰは、ベクトル
・データを保持するベクトルレジスタ（Ｖ　ｅｃｔｏｒ
　　Ｒｅｇｉｓｔｅｒ、以下、ＶＲと略記する）と、上
記ベクトル・データを演算する演算器とをそれぞれ複数
個備え、１つのベクトル命令で処理されるベクトル・デ
ータを複数個のプループに分割して、各グループ毎に並
列に演算を実行する要素並列方式を採用するものが多く
なってきている。

この場合には、ＶＰからＭＳをアクセスする際に、分割
された要素単位に並列に複数のりクエスタ（ＭＳをアク
セスし、ＭＳとＶＲの間のデータ転送を行う。）に割り
当てられる。

従来では、このような複数のＶＰと、ＢＳを備えてスカ
ラ演算およびｖＰに対するセットアツプ動作等を実行す
る複数のスカラ処理装置（ＳｃａｌａｒＰ　ｒｏｃｅｓ
ｓｏｒ、以下、ｓｐと略記する）と、これらのＶＰおよ
びＳＰにより共有されるＭＳとから構成されたスーパー
コンピュータのマルチプロセッサに対しては、ＭＳと８
８間の一致制御に関し、何も考慮されていなかった。従
って、このようなスーパーコンピュータのマルチプロセ
ッサにおいては、次のような問題が生じていた。

すなわち、ＶＰからＭＳに対してストア動作が行われた
場合、ＭＳと８８間の一致制御を行う方法として、前述
のようなストア・アドレスをチエツクするためのＦＡＡ
を設ける方式では、ＶＰが同時に複数のストア・リクエ
ストを発行するために、ＦＡＡ検索待ちによるストア・
リクエストの大幅なスルー・プツトの低減が避けられな
い。また、ｖＰのストア・リクエスタに対応して複数の
ＦＡＡを設けると、大幅なハードウェア物量の増大を招
き、装置内がＦＡＡのみで満杯になってしまうという問
題があった。

本発明の目的は、このような従来の課題を解決し、複数
のストア・リクエスタを備えた複数のＶＰと、それぞれ
ＢＳを備えた複数のＳＰと、これらのｖＰおよびＳＰに
より共有されるＭＳから構成されるスーパーコンピュー
タのマルチプロセッサシステムにおいて、少ないＦＡＡ
で、効率的にＭＳと８８間の一致制御を行うことが可能
な記憶制御方式を提供することにある。

〔課題を解決するための手段〕

上記目的を達成する為、本発明の記憶制御方式は、主記
憶装置に対して各々ストア・リクエスタを備えた複数の
ベクトル処理装置と、該主記憶装置の写しを記憶し、か
つ記憶している写しの主記憶内アドレスを登録している
管理テーブルを付加したバッファ記憶装置をそれぞれ備
えた複数のスカラ処理装置とで構成されるマルチプロセ
ッサ・システムにおいて、上記主記憶装置を上記バッフ
ァ記憶装置の記憶単位であるブロックに分割し、該主記
憶装置上のブロックが上記バッファ記憶装置内に存在す
るか否かを示すＢｌｏｃｋ　　ＶａｌｉｄＭｅｍｏｒｙ
　（以下、ＢＶＭと略記する）を具備する。

ＢＶＭは、ブロック対応に設けられたＢ　１ｏｃｋＶａ
ｌｉｄ　　ｂｉｔ　（以下、ＢＶと略記）を含んでおり
、各ｂｉｔは対応するブロックがバッファ装置内に存在
するどきＶａｌｉｄとなる。上記ベクトル処理装置から
上記主記憶装置に対してストア動作が行われたときに、
上記管理テーブルを参照する前に、上記ＢＶＭを参照す
ることにより、主記憶装置とバッファ記憶装置間の一致
制御を行う。また、上記Ｂ　Ｖ　Ｔ−１は、その入力側
に複数の連続したストア・アドレスを持つリクエストを
１つのリクエストに間引きする回路を具備する。さらに
、主記憶装置をバッファ記憶装置の記憶単位であるブロ
ックを複数個集めたグループに分割し、各グループ内の
一部ないし全部のブロックがバッファ記憶装置内に存在
するか否かを示すＢ　１ｏｃｋ　　Ｇ　ｒｏｕｐ　　Ｖ
　ａｌｉｄＴａｂｌ、ｅ　（以下、ＢＧＶＴと略記）を
設ける。ＢＧＶ１゛は、ブロックグループ対応に設けら
れたＢ］、ｏｃｋ　　Ｇｒｏｕｐ　　Ｖａｌｉｄ　　Ｂ
ｊ、ｔ　（以下、ＢＧＶと略記する。）を含んでおり、
各ｂｉｔは対応するグループブロック内の一部ないし全
部のブロックがバッファ記憶装置内に存在するとき、有
効となる。ベクトル処理装置から主記憶装置に対するス
トア動作が行われる際に、上記ＢＶＭを参照する前に、
該ＢＧＶＴを参照する。

〔作　用〕

本発明においては、ＭＳをＢＳの記憶単位であるブロッ
クに分割しておき、さらにＭＳ上のこれらのブロックが
ＢＳ内に存在するか否かを示すＢＶＭを複数のＳＰのＢ
Ｓに対応して設ける。そして、ｖＰからストア・リクエ
ストが発行されると、Ｆ’　Ａ　Ａをアクセスする前に
ＢＶＭでこのストア・アドレスをチエツクし、このスト
ア・アドレスを含むブロックに対応するＢＶがバリッド
であるときにのみ、ＦＡＡをアクセスしてＭＳの内容と
一致させるのである。これにより、少ないＦＡＡしか設
けなくても、これらのＦＡＡ内に必ずストア・アドレス
が存在することを確認してからアクセスするので、無駄
なアクセスがなくなるため、待ち時間を減少させること
ができる。また、ＢＶＭを複数のバンクにインタリーフ
して、各々が独立して動作できるようにする。これによ
っても、待ち時間を短縮できる。

さらに、ＢＶＭの入力部において、ＶＰの要素並列方向
の複数のストア・リクエストのストア・アドレスを比較
するとともに、ＶＰの時間軸方向の複数のストア・リク
エストのストア・アドレスを比較することにより、ＢＳ
の同一ブロック内に対するストア・リクエストか否かを
判定して、同一ブロック内に対するストア・リクエスト
を１つのリクエストにパックする。これによって、アク
セス回数を減少させることができる。

さらに、ＭＳをＢＳの記憶単位であるブロックを複数個
集合したグループに分割して、ＭＳ上のこれらグループ
内の一部ないし全部のブロックがＢＳ内に存在するか否
かを示すＢＧＶＴを、ＶＰのストア・リクエスタ対応に
設ける。そして、ＶＰからストア・リクエストが発行さ
れると、ＢＶＭをアクセスする前に、このＢＧＶＴでス
トア・アドレスをチエツクして、このストア・アドレス
を含むブロック・グループに対応するＢＧＶがバリッド
であるときのみ、ＢＶＭをアクセスする。

これにより、ＢＶＭのアクセスも減少するので、待時間
が短縮される。

〔実施例〕

以下、本発明の原理および実施例を、図面により詳細に
説明する。

〔第１の実施例〕 第１図において、複数のＳＰ３．４および複数゛１６　
゛ のＶＰ５，６に共有されるＭＳＩ、入出力処理装置（Ｉ
／○　Ｐ　ｒｏｃｅｓｓｏｒ、以下、ＩＯＰと略記する
）７，８、拡張記憶装置（Ｅ　ｘｔｅｎｄｅｄ　　Ｓ　
ｔｏｒａｇｅ、以下、ＥＳと略記する）９、これらのＳ
Ｐ３，４、ＶＰ５，６、ｌ０Ｐ７．８およびＥ　Ｓ　９
７）１ら（７１ＭＳ１に対するリクエストを制御する記
憶制御装置（Ｓｔｏｒａｇｅ　　Ｃｏｎｔｒｏｌｌｅｒ
、　ＳＣと略記する）２が示されている。

ＳＰ３．４は、それぞれＢ５３１および４１と、これら
のＢ５３１．．４１のＭＳＩ内アドアドレス録しておく
ＢＡＡ３０および４０を備えている。

また、ＶＰ５，６は、それぞれＶＲ５１Ａ−５１Ｄ、Ｖ
Ｒ６１Ａ〜６１　Ｄと、それぞれＭＳＩに対するストア
・リクエスタ５０Ａ〜５０Ｄと、６０Ａ〜６０Ｄを備え
ている。ＶＲ５１Ａ〜６１Ｄは、ＭＳＩのベクトル・デ
ータの写しを記憶するもので、ＳＰ３．４におけるＢ５
３１．４１と同じ役目を果す。

ＶＰ５，６は、要素並列方式で演算を実行し、例えば、
ＶＰ５でＶＲ５１Ａ（７）データをＭＳＩ（７）ある領
域に連続して格納するストア命令が発行されると、ＶＲ
５１Ａ〜５１Ｄのデータを要素単位に４分割して、第１
の要素はりクエスタ５０Ａ、第２要素はりクエスタ５０
Ｂ、・・・のように、４つのりクエスタに分割して割り
当てる（いわゆる要素並列方式）。リクエスタ５０Ａ〜
５０Ｄは、それぞれＭＳＩに対してストア・リクエスト
を発行する。

Ｓ０２は、Ｂ　Ａ　Ａ　３０および４０の写しであるＦ
ＡＡ２１Ａまたは２１Ｂと、ＭＳＩ上のブロックがＢ５
３１および４１内に存在するか否かを示すＢＶＭ２０Ａ
および２０Ｂと１Ｍ５ｌ上のブロック・グループ内の一
部ないし全部のブロックがＢＳ３］または４１内に存在
するか否かを示すＢ　Ｇ　Ｖ　Ｔ　２２　Ａ〜２２Ｈが
、ＶＦ６，６のストア・リクエスタ５０Ａ〜５０Ｄおよ
び６０Ａ〜６０Ｄに対応して設けられている。

先ず、ＶＦ６のストア命令が発行された際には、要素並
列方式によりベクトル・ストア・データを複数個のスト
ア・リクエスタ５０Ａ〜５０Ｄに分割して割り当てる。

複数個のストア・リクエスタ５０Ａ〜５０Ｄから発行さ
れるストア・リクエスト・アドレスは、先ずＢ　Ｇ　Ｖ
　１’　２２　Ａ〜２２Ｄでチエツクされる。ＢＧＶＴ
２２Ａ〜２２Ｄは、前述のように、Ｂ５３１．４１のブ
ロックを複数個集めたグループ、例えばセグメント（１
０４８５７６バイト）又、はページ（４０９６バイト）
単位に１−ビットのＢＧＶを備えたテーブルであって、
そのエントリ数はＭＳＩの容量分である。ＢＧＶＴ２２
Ａ〜２２Ｄは、複数個のストア・リクエスタ５０Ａ〜５
０Ｄに対応して複数個（この場合は４個）設けられてお
り、ストア・リクエストが発行されると、それぞれこの
ストア・アドレスに含まれるブロック・グループのＢＧ
Ｖを調べる。このＢＧＶがバリッドであるとき、っまり
ＢＧＶ＝１であるときには、このストア・リクエストは
ＢＶＭ２０Ａと２０Ｂに対しリクエストを発行し、また
インバリッドであるとき、つまりＢＧＶ＝０であるとき
には、ＢＶＭ２０Ａと２０Ｂに対しリフニス匁を発行し
ナイ。

°２０　。

複数個のＢＧＶＴ２２Ａ〜２２Ｄから発行されたＢＶＭ
リクエストに伴うストア・アドレスは、それぞれＢＧＶ
Ｔ２０Ａ〜２０Ｄに対応した要素並列方向の複数のスト
ア・アドレスを比較する回路（後述）に入力され、Ｂ５
３１．４１の同一ブロック内に対するストア・リクエス
トであるか否かが調べられる。同一ブロック内に対する
ＢＶＭリクエストは、１つのＢＶＭリクエストに間引か
れる。これについては、後で第３図を用いて説明する。

次に、それぞれ要素並列方向に間引かれたＢＧＶＴ２２
Ａ〜２２Ｄに対応するＢＶＭリクエストは、さらに時間
軸方向の複数のストア・アドレスを比較する回路（後述
）に入力される。この時間軸方向の比較回路では、要素
並列方向の比較回路と同じように、Ｂ５３１．４１の同
一ブロック内に対するＢＶＭリクエストであるか否かが
調べられる。同一ブロック内に対するＢＶＭリクエスト
は、１つのＢＶＭリクエストに間引かれ、ＢＶＭｔ＋ノ ＢＶＭ２０Ａ、２０Ｂは、Ｂ５３１．４１のブロック単
位に１ビツトのＢＶを備えたメモリであって、システム
内のＢ５３１．４１に対応して設けられている。例えば
、Ｂ５３１を有するＳＦ３およびＢ５４１を有するＳＦ
３の２台で構成されているシステムでは、２組のＢＶＭ
２ＯＡ、２０Ｂが設けられる。また、ＢＶＭ２０Ａ、２
０Ｂの各エントリ数は、ＭＳＩの容量分である。ＢＶＭ
２０Ａ、２０Ｂは、それぞれ複数のバンクにインタリー
フされ、ＢＶＭ２ＯＡ、２０Ｂに対するリクエストを連
続して処理することが可能になって、イル。複数組（７
）ＢＶＭ２０Ａ、２０Ｂは、同時に、入力されたＢＶＭ
リクエストのストア・アドレスに含まれるブロックのＢ
Ｖを調べて、バリッドであるとき、つまりＢＶ＝１であ
るときには、そのＢＶＭに対応するＦＡＡ２１Ａ、２１
Ｂに対してリクエストを発行し、インバリッドであると
き、つまりＢＶ＝Ｏであるときには、そのＢＶＭに対応
スるＦＡＡ２１Ａ、２１Ｂに対してリクエストを発行し
ない。ＦＡＡに発行されたリクエストは、ＦＡＡ２１Ａ
、２１Ｂを検索して、そのストア・アドレスをチエツク
する。そのストア・アドレスがＦＡＡ２１Ａ、２１Ｂ内
に存在するとき、つまりＶＦ６または６のストア・リク
エストにより、Ｂ５３１および４１のデータを書き替え
るときには、Ｂ５３１．４１内のそのブロックを無効化
することにより、ＭＳと８８間の一致制御が可能となる
。

ＢＧＶＴ２２Ａ〜２２Ｈ，ＢＶＭ２０Ａ、２０Ｂのバリ
ッド・ビットの登録、および無効化は、ト”Ａ’Ａ２１
Ａ、２１Ｂに対するＢ５３１．４１のＭＳ内アドレスの
登録、および無効化と同期して。

そのＢＳにデータが登録されたり、無効化される時点で
行われる。すなわち、Ｂ５３１．４１にＭＳｌのデータ
を登録するリクエストが発行されると、そのＢＳのブロ
ックに対応するＦＡＡ２１Ａ。

２１ＢのエントリにＢＳのＭＳ内アドレスを登録すると
同時に、システム内の全ＢＶＭ２０Ａ。

２０Ｂをそのブロックを含むＢＧＶＴ２２Ａ〜２２Ｈの
ブーロック・グループ単位に読み出す。例えば、ブロッ
クが１２８バイトであるとして、ブロック・グループが
１０４８５７６バイトであると、そのブロックを含む８
１９２エントリのＢＶを読み出す。

次に、そのＢＶＭのそのブロックに対応するエントリに
対して、バリッド・ビットを登録する。

すなわち、ＢＶ＝１として、次にそのブロックを含む８
１９２エントリのＢＶを調べる。システム内の全ＢＶＭ
の全てのＢＶが、ＢＶ＝Ｏであるとき、つまりそのＦＡ
Ａ登録リクエスト以前は、そのブロック・グループに対
応するＢＧＶＴのＢＧｖ＝０であったとき、そのブロッ
ク・グループに対応する全ＢＧＶＴのそのエントリに対
して、バリッド・ビットを登録する。つまり、ＢＧＶ＝
１にする。そのブロックを含む８１９２エントリのシス
テム内の全ＢＶＭのＢＶのうち、いずれか１つでもＢＶ
＝１のエントリがあるとき、つまりそのＦＡＡ登録リク
エスト以前に、そのブロック・グループに対応するＢＧ
ＶＴのＢＧＶ＝１であっめ、ＢＧＶＴをアクセスしない
。ＢＧＶＴ、ＢＶＭのバリッド・ビットの無効化も、登
録と同じように行われる。すなわち、ｖｐ’ｅｓｐ等の
他処理装置からＭＳｌに対するストア・リクエストによ
って、Ｂ５３１．．４１のデータを書き替えたとき、そ
のＢＳのブロックおよびＦＡＡのそのエントリを無効化
すると同時に、そのＢＶＭのそのブロックに対応するエ
ントリを無効化、つまりＢＶ＝０にする。次に、そのブ
ロックを含むシステム内金ＢＶＭの８１９２エントリの
ＢＶを読み出して、システム内金ＢＶＭの８１９２エン
トリのＢＶを調べ、全てのＢＶ＝Ｏであるとき、つまり
他処理装置からのストア・リクエストにより、そのブロ
ック・グループの全ブロックが無効となったとき、その
ブロック・グループに対応する全ＢＧＶＴのそのエント
リを無効化、つまりＢＧＶ＝Ｏとする。

システム内金ＢＶＭの８１９２エントリのＢＶのうち、
いずれか１つでもＢＶ＝１のエントリがあるとき、ＢＧ
ＶＴのそのエントリを無効化する必ようニシテ、ＦＡＡ
、ＢＶＭおよびＢＧＶＴ（７）−数制御を行うことによ
り、ＭＳＩとＢ５３１．４１間の一致制御が可能となる
。

第２図は、第１図＋７１Ｍ５Ｉ、ＶＦ６　（又は６）、
ＳＦ３　（又ＬＩ：４）ＢＧＶＴ２２．ＢＶＭ２０およ
びＦＡＡ２１のアドレス関係を理解するための概略図で
ある。図においては、説明の簡単化のために、第１図の
すべての構成要素は示していない。

図において、ＶＦ６は４ｂｙｔｅ　（３１ｂｉｔ）の実
アドレスを発生する。このアドレスはＭＳＩ（２３１ハ
イド（２Ｇバイトの容量を有する））のアドレスである
。発生された実アドレスの上位１１ビツト（０，１−１
，３）は、まずＢ　ＧＶＴ　２２に与えられる。ＢＧＶ
Ｔ２２は前述の通り、２ｘ（ｚｌｉ）のＢＧＶを持ち、
そのうちの１つが実アドレスの上位１１ビツトにより読
出される。

読出されたＢＧＶが１１１１＋である時、このＢＧＶに
対応するブロックグループの中のブロックが、ＢＳ３　
（ｏｒ４）に登録されている可能性があるので、ＢＶＭ
２０を参照する。

ＢＶＭ２０には、ｖＰ５からの実アドレスの上位２４ビ
ツト（０，１−３，０）が与られる。ＢＶＭ２０は前述
の通り、１６Ｍ（２２４）のＢＶを持ち、そのうちの１
つが読出される。

読出されたＢＶが“１”である時、このＢＶに対応する
ブロックがＢＳ３　（ｏｒ４）の登録されている。ＢＶ
が“１”であればＦ’ＡＡ３１を索引するまでもなく、
ＢＳ３　（ｏｒ４）に、このＢＶに対応するブロックが
登録されていることが分かる。したがって、ＢＶが１１
１１＋となれば、ＦＡＡ３１を索引しないで、Ｂ５３１
のブロックをキャンセルすることができる。しかし乍ら
、ＢＡＡに対する無効化のパスが増え、ＦＡＡ３１とＢ
ＡＡ３０の一致制御が複雑となる為、ＢＶＭから読出さ
れたＢＶを直接ＢＡＡ３０の無効化には使用せず、ＦＡ
Ａ２１にｖＰ（５ｏｒ６）からの実アドレスを与えて、
検索させる為の、セレクタ２１４Ａ　ｏ　ｒ　Ｂへの選
択信号としている。セレクタ２１４ＡｏｒＢには、他の
リクエスト元（ＩＯＰ等）からのアドレスも与えられて
いる。

ＦＡＡ２１において、一致が検出されると、・　Ｂ５３
１内のブロックを無効化する為、ＢＡＡ３０内の該ブロ
ックに対応するエントリのＶａｌｉｄ　　ｂｉｔがＩＩ
　Ｏｌ＋にリセットされる。

第３図は、第１図におけるｖＰによりストア・リクエス
トが発行されたときのＢＧＶＴおよびＢＶＭの動作を説
明する図である。

Ｖ　Ｐ　５およびｖＰ６からストア・リクエスト（スト
アアドレス付）が発行されたときのＭＳＩとＢ５３１お
よび３２間の一致制御を行う動作を、第３図により説明
する。

ｖＰ５およびｖＰ６のストア・リクエスタ５０Ａ〜５０
Ｄおよび６０Ａ〜６０Ｄから発行されるストア・リクエ
スト２００Ａ〜２００Ｈ（ストアアドレス付）は、ＳＣ
２で受は付けられ、それぞれ対応するＢＧＶＴ２２Ａ〜
２２Ｈに入力される。

ＢＧＶＴ２２Ａ　〜２２Ｈは、先に示したように２２０
バイト単位（ブロック・グループ）に１ビツトのＢＧＶ
を有するテーブルであって、それぞれ・２８− アドレスを含むブロック・グループのＦＩＶＶを読み出
す。ＢＧＶ＝１であるとき、つまりそれらのストア・リ
クエストによりＢＳのデータを書き替える可能性がある
とき、そのストア・リクエストは比較回路２０２に対す
るリクエスト２０１Ａ〜２０１Ｈ（ストアアドレス付）
となる。また、ＢＧＶ二〇であるとき、つまりそれらの
ストア・リクエストによりＢＳのデータを書き替える可
能性がないとき、そのストア・リクエストは比較回路２
０２に対するリクエストを発行することなく終了する。

このとき、これらのストア・リクエストは、ＢＶＭ２Ｏ
Ａおよび２０Ｂをアクセスする必要がないというだけで
、当然ＭＳＩに対するストア動作は実行する。

比較回路２０２は、ＢＧｖＴ２２Ａ〜２２Ｈから発行さ
れたストア・リクエスト２０１Ａ〜２０ＩＨ（ストアア
ドレス付）を、要素並列方向に聞くだめの回路である。

すなわち、比較回路２０２は、入力されたストア・リク
エスト２０１Ａ〜２０１Ｈ（ストアアドレス付）のスト
ア・アドレスを比較し、Ｂ５３１の同一ブロックに対す
るリクエストが複数個あれば、１つのリクエストに間引
く。比較回路２０２で間引かれたリクエスト２０３（ス
トアアドレス付）は、比較回路２０６およびブリップフ
ロップ２０４に入力される。比較回路２０６とフリップ
フロップ２０４は、要素並列方向に間引かれたリクエス
ト２０３を、さらに時間軸方向に間引くための回路であ
る。フリップフロップ２０４は、リクエスト２０３（ス
トアアドレス付）を−時保持するためのものである。

リクエスト２０３（ストアアドレス付）が連続して発行
されると、１回目のリクエストはフリップフロップ２０
４に保持されると同時に、比較回路２０６を通過して、
ＢＶＭ２０Ａおよび２０Ｂをアクセスするリクエスト２
０７（ストアアドレス付）となる。次に、２回目のリク
エストが、フリップフロップ２０４に保持されると同時
に、比較回路２０６に入力されて、フリップフロップ２
０４にそれまで保持されていた１回目のリクエストが比
較回路２０６に対するリクエスト２０５となる。比較回
路２０６は、比較回路２０２と同じように、リクエスト
２０３および２０５（ストアアドレス付）のアドレスを
比較して、Ｂ５３１の同一ブロックに対するリクエスト
であれば、１つのリクエストに間引く。３回目のリクエ
スト以降も同じようにして、順次、連続するストア・ア
ドレスを時間軸方向に間引く。以上のようにして、ＢＧ
ＶＴ２２Ａ〜２２Ｈを通過したリクエスト２０１、　Ａ
〜２０１Ｈ（ストアアドレス付）は、要素並列方向およ
び時間軸方向に間引かれて、ＢＶＭ２０Ａおよび２０Ｂ
に対するリクエスト２０７（ストアアドレス付）となる
。

ベクトルプロセッサからのデータストアは、−船釣にス
トア・アドレスが連続する為、このような間引きにより
、ＢＶＴ２０の索引回数を大幅に減らすことができる。

ＢＶＭ２０Ａおよび２０Ｂは、ＢＳのブロック単位に１
ビツトのＢＶを有するメモリであって、先に示したよう
に各々１６，７７７．２１６エントリから構成されてい
る。ＢＶＭ２０Ａは、ＳＦ３内のＢ５３１に対応するも
のであり、ＢＶＭ２０ＢはＳＦ３内のＢ５４１に対応す
るものであって、各々Ｂ５３１または４１内の有効なブ
ロックニ対応したＢＶＭ２０Ａまたは２０Ｂ（７）ＢＶ
は、ＢＶ＝１である。また、ＢＶＭ２０Ａおよび２０Ｂ
は、各々４つのバンク２０８Ａ〜２０８Ｄ。

２０８Ｅ〜２０８Ｈにインタリーフされている。

ＢＶＭ２０Ａおよび２０Ｂに対するリクエスト２０７（
ストアアドレス付）が発行されると、ＢＶＭ２０Ａおよ
び２０Ｂでは、各々それらのストア・アドレスに対応す
るエントリのＢＶを読み出す。それらのＢＶ＝１のとき
、つまりストア・リクエストによりＢ５３１又は４１の
データを書き替えるとき、それらのＢＶＭに対応するＦ
ＡＡ２１Ａまたは２１Ｂに対するリクエスト２０９Ａま
たは２０９Ｂ　（ストアアドレス付）を発行する。

また、これらのＢＶ＝Ｏのとき、つまりこれらのストア
・リクエストによりＢＳのデータを書き替えないときに
は、これらのＢＶＭに対応するＦＡＡ２１Ａまたは２１
Ｂに対するリクエスト２０９Ａまたは２０９Ｂを発行す
ることなく終了する。

ＢＶＭ２０Ａおよび２０Ｂは、ＢＧＶＴ２２Ａ−２２Ｈ
より大容量であるため、ＢＧＶＴ２２Ａ〜２２Ｈより高
密度ではあるが、定速なメモリで構成されている（例え
ば４ＭＤＲＡＭのＬＳＩ４ケ）。

従って、各々４つのバンク２０８Ａ〜２０８Ｄおよび２
０８Ｅ〜２０８Ｈにインタリーフされ、ＢＶＭに対する
リクエストを連続して処理することが可能である。ＢＶ
Ｍ２０Ａまたは２０Ｂからのリクエスト２０９Ａまたは
２０９Ｂは、ＢＳ９からのストア・リクエスト２１０．
ｌ０Ｐ７または８からのストア・リクエスト２１１Ａま
たは２１１Ｂ、およびＳＦ３または４からのストア・リ
クエスト２１２または２１３とともに、セレクタ２１４
Ａまたは２１４Ｂに入力される。これらのセレクタ２１
４Ａ、２１４Ｂは、複数のリクエストの優先準位がとら
れ、セレクトされたリクエスト２１５Ａまたは２１５Ｂ
は、ＦＡＡ２ＬＡまたは２１Ｂをアクセスする。ＢＳ９
、ｌ０Ｐ７および８のリクエスト２１０．２１１Ａおよ
び°３２　゛ ２１１Ｂは、ＦＡＡ２１Ａおよび２１Ｂの両方をアクセ
スする必要があるため、セレクタ２１４Ａおよび２１４
Ｂの両方に入力される。一方、ＳＦ３のリクエストは、
ＳＦ３内のＢ５３１にストア動作を行うため、このＢ５
３１に対応するＦ’　Ａ　Ａ２　］、　Ａをアクセスす
る必要はなく、ＳＦ３内のＢ５４１のデータを書き替え
たか否かのチエツクのみ行えばよいため、このＢ５４１
に対応するＦＡＡ２１Ｂに対するセレクタ２１４Ｂにの
み入力される。同じように、ＳＦ３のリクエストは、セ
レクタ２１４Ａのみに入力される。ＦＡＡ２１Ａまたは
２１Ｂでは、上記セレクタ２１４Ａまたは２１４Ｂでセ
レクトされたストア・リクエストのリクエスト・アドレ
スをチエツクし、このリクエスト・アドレスがＢ５３１
または４１に登録されているデータのアドレスと一致し
たとき、つまりそのストア・リクエストによりＢ５３１
または４１のデータを書き替えるときには、ＳＦ３また
は４に対して、これらＢＳのエントリの無効化リフニス
、）２１６Ａまたは２１６Ｂを発行する。

第４図は、第１図におけるＢＶＭおよびＢＧＶＴの登録
、無効化の動作を説明する図である。

第４図により、ＢＶＭ２０Ａ、２０Ｂ（７）ＢＶおよび
ＢＧＶＴ２２Ａ　〜２２ＨのＢＧＶの登録および無効化
の動作について、詳述する。

ＳＦ３からＦＡＡ登録リクエスト２１７Ａ（リクエスト
アドレス付）が発行されると、先ずＦＡＡ２１Ａに対し
て登録動作を行う。次にＦＡＡ２１ＡからＢＶＭ読み出
しリクエスト２１８Ａ（リフニス１−アドレス付）を発
行する。このリクエスト２１８Ａは、セレクタ２１９Ａ
および２１９Ｂに入力され、これらのセレクタ２１９Ａ
。

２１９Ｂでセレクトされたリクエスト２２０Ａおよび２
２０Ｂとなって、ＢＶＭ２０Ａおよび２０Ｂに入力され
る。ＢＶＭ２０Ａおよび２０Ｂでは、これらの登録リク
エストのリクエスト・アドレスを含むブロック・グルー
プの全エントリを読み出す。本実施例の場合、各々８１
９２エントリのＢＶを読み出す。

次犀１．ＢＶＭ登録リクエスト２１８Ａを発行する。こ
のリクエスト２１８Ａはセレクタ２１９Ａに入力され、
このセレクタ２１９Ａでセレクトされたリクエスト２２
０Ａは、ＢＶＭ２０Ａに入力される。ＢＶＭ２０Ａでは
、この登録リクエストのリクエスト・アドレスを含むブ
ロックのエントリに対して、バリッド・ビットを登録、
つまりＢＶ＝１とする。

前のＢＶＭ２０Ａおよび２０Ｂからの読み出し動作によ
り、読み出された各々８１９２エントリのＢＶ２２１Ａ
および２２１Ｂは、ＯＲ回路２２２Ａおよび２２２Ｂに
入力される。ＯＲ回路２２２Ａおよび２２２Ｂにおいて
、論理ＯＲがとられた結果の２２３Ａおよび２２３Ｂは
、さらにＮＯＲ回路２２４で２つの論理ＮＯＲがとられ
る。

次に、ＮＯＲ回路２２４の出力２２５が論理値１である
とき、つまりＢＶＭ２０Ａおよび２０Ｂの登録リクエス
ト・アドレスを含むブロック・グループのＢＶが全部Ｏ
であり、今回の登録リクエスト受付は以前のＢＧＶが、
ＢＧＶ＝Ｏであったと、３６　・ を登録する必要がある。ＮＯＲ回路２２４の出力２２５
は、ＡＮＤ回路２２６Ａに入力され、この出力２２５が
論理値１であるとき、ＡＮＤ回路２２６Ａは能動化され
て、ＦＡＡＯからのストアリフニス１−（リクエストア
ドレス付）はＢ　ＧＶＴ登録リクエスト２２７Ａ　（リ
クエストアドレス）となる。このＢ　Ｇ　Ｖ　Ｔ　’１
１録リクエスト２２７Ａは、セレクタ２２８に入力され
、セレクタ２２８でセレクトされたリクエスト２２９　
（リクエストアドレス付）は、ＢＧＶＴ２２Ａないし２
２Ｈに入力される。そして、これらの登録リクエスト・
アドレスを含むブロック・グループのエントリに対して
、バリッド・ビットを登録、つまりＢＧＶ＝１にする。

ＮＯＲ回路２２４の出力２２５が論理値Ｏであるとき、
つまりＢＶＭ２０Ａおよび２０Ｂの登録リクエストのリ
クエスト・アドレスを含むブロック・グループのＢＶの
いずれかが１であり、今回の登録リクエスト受は付は以
前、既にＢ　ＧＶ＝　１してＢＧＶを登録する必要がな
い。ＮＯＲ回路２２４の出力２２５が論理値Ｏであると
、ＡＮＤ回路２２６Ａは能動化されず、ＢＧＶＴ登録リ
クエスト２２７Ａは発行されない。

ＳＦ３からＦＡＡ登録リクエスト２１７Ｂ、（リクエス
トアドレス付）が発行されたときにも、上述と全く同じ
処理を行う。

次に、ＳＦ３からＦＡＡ無効化リクエストが発行された
ときの動作を、説明する。

ＳＦ３からＦＡＡ無効化リクエスト２１７Ｂ（リクエス
トアドレス付）が発行されると、先ずＦＡＡ２１Ｂに対
して無効化動作を行う。次に、ＦＡＡ２１Ｂ７）”らＢ
ＶＭ無効化リクエスト２１８Ｂ　（リクエストアドレス
付）が発行される。このリクエストはセレクタ２１９Ｂ
に入力され、このセレクタ２１９Ｂでセレクトされたリ
クエスト２２０Ｂ　（リクエストアドレス付）はＢＶＭ
２０Ｂに入力される。ＢＶＮ２０Ｂでは、無効化リクエ
ストのリクエスト・アドレスを含むブロックのエントリ
を無効化、つまりＢＶ＝Ｏとする。次に、ＢＶＭ読み出
しリクエスト２１８Ｂ　（リクエストアドレス付）を発
行することにより、このリクエストはセレクタ２１９Ａ
および２１９Ｂに入力され、このセレクタ２１９Ａ、２
１９Ｂでセレクトされたリクエスト２２０Ａ、２２０Ｂ
　（リクエストアドレス付）となってＢＶＭ２ＯＡおよ
び２０Ｂに人力される。ＢＶＭ２０Ａおよび２０Ｂでは
、無効化リクエスト・アドレスを含むブロック・グルー
プの全エントリを読み出す。読み出された各々８１９２
エントリのＢＶ２２１Ａおよび２２１Ｂは、ＯＲ回路２
２２Ａおよび２２２Ｂに入力される。論理ＯＲ出力２２
３Ａおよび２２３Ｂは、さらにＮＯＲ回路２２４に入力
され、論理ＮＯＲがとられる。この論理ＮＯＲ出力２２
５が論理値１であるとき、つまりＢＶＭ２０Ａおよび２
０Ｂの無効リクエストのリクエスト・アドレスを含むブ
ロック・グループのＢＶが全部Ｏであり、今回の無効化
処理により、このブロック・グループ内の全ＢＶＭ（７
）ＢＶ＝Ｏとなったとき、ＢＧＶＴ２２Ａ〜２２ＨのＢ
ＧＶ＝Ｏにする必要がある。

ＮＯＲ回路２２４の出力２２５は、ＡＮＤ回路２２６Ｂ
に入力され、出力２２５はＡＮＤ回路２２６Ｂに入力さ
れ、その出力２２５の論理値１であるとき、ＡＮＤ回路
２２６Ｂは能動化されて、ＢＧＶＴ無効化リクエスト２
２７Ｂ　（リクエストアドレス付）となる。

このＢＧＶＴ無効化リクエスト２２７Ｂ　（リクエスト
アドレス付）は、セレクタ２２８に入力され、セレクタ
２２８でセレクトされたリクエスト２２９　（リクエス
トアドレス付）が、Ｂ　ＧＶＴ２２Ａ〜２２Ｈに入力さ
れて、無効化リクエストのリクエスト・アドレスを含む
ブロック・グループのエントリを無効化、つまりＢＧＶ
＝Ｏとする。

ＮＯＲ回路２２４の出力２２５が論理値０であるとき、
つまりＢＶＭ２０Ａおよび２０Ｂの無効化リクエストの
リクエスト・アドレスを含むブロック・グループのＢＶ
のいずれかが１であり、今回の無効化リクエスト処理後
も、そのブロック・グループのＢＶＭに、ＢＶ＝１であ
るエントリが存在するときには、ＢＧＶＴ２２Ａ　〜２
２Ｈ（７）ＢＧＶ＝Ｏとする必要がない。ＮＯＲ回路２
２４の出力２２５が論理値Ｏであるとき、ＡＮＤ回路２
２６Ｂは能動化されず、ＢＧＶＴ無効化リクエスト２２
７Ｂは発行されない。

Ｓ　Ｐ　３からト’　Ａ　Ａ無効化リクエスト２１７Ａ
が発行されたときにも、全く同じような処理が行われる
。

〔第２の実施例〕 第２の実施例は、第１の実施例において、ＢＶＭを複数
のスカラプロセッサ３および４に共用させるものである
。

本実施例においては、ＢＶＭには、各スカラプロセッサ
のＦＡＡの登録状況が−っのＢＶＭに反映される。

本実施例においては、ある■Ｐからのストア動作の際に
、先述の実施例と同様ＢＧＶＴおよび必要な場合にＢＶ
Ｍを検索する。検索結果ＢＶＭでヒツトした場合は、各
ＳＰ３および４のＦＡＡに対し、検索を実行させる。こ
こにおいて、先の実施例と異なるのは、先の実施例にお
いては、ＢＶ、４０　。

ＭとＦ’　Ａ　Ａが一対一に対応していたので、ＢＶＭ
でヒツトした場合は対応するＦＡＡでは必ずヒツトした
ものであって、ＦＡＡの検索は装置の構成上の都合によ
り行っていた。−古本実施例では、ＢＶＭでヒツトした
としても、いずれのＦＡＡでヒツトするか分らない為、
両方を検索し、いずれのＦＡＡでヒツトするかを求める
ことが必要である。

また、本実施例においては、あるＳＰからのストア動作
に伴なう他ＳＰのＢＳの無効化処理を行なう際に、該ス
トアするブロックが、ストア要求を発行したＳＰのＢＳ
内に取込まれていることを検出すると、他ＳＰのＢＳを
無効化したとしても、該ブロックが少くとも１台のＳＰ
のＢＳには取込まれていると判断して、ＢＶＭ−ＢＧＶ
Ｔのリセット（ＢＶ、ＢＧＶ）処理は行なわない。当然
、該ストアを要求したＳＰのＢＳに該ブロックが取込ま
れておらず、他ＳＰのＢＳに取込まれていた場合には、
当該ブロックのＢＶＭ−ＢＧＶＴのリセット処理を起動
する。

更に、あるＳＰからのブロックのＢＳへの取込動作に伴
なうＦＡＡへの登録処理を行なう際に、登録によって追
出される旧ブロックおよび追加される新ブロックが、他
ＳＰのＢＳに取込まれていることを検出すると、該ＳＰ
のＦＡＡの登録内容を変更したとしても、該ブロックが
少くとも１台のＳＰのＢＳには取込まれていると判断し
て、ＢＶＭ−ＢＧＶＴの更新処理を行なわないようにす
る。以上示したような複数のＳＰに対応するＦＡＡの一
括参照制御によって、複数台のＳＰのＢＳがＢＶＭを共
有する構成であっても、ＢＡＡ　（ＦＡＡ）とＢＶＭ−
ＢＧＶＴの内容の一致性を保証することができる。

また、システムで障害等が発生した場合の後処理として
、あるＳＰのＢＳの内容を全て無効化する必要が生じた
場合にも、当該ＳＰのＢＳのみならず、他ＳＰのＢＳも
全無効化をするとともに、ＢＶＭ−ＢＧＶＴ（７）リセ
ット（ＢＶ・ＢＶＧ）を行なうことにより、ＢＡＡ　（
ＦＡＡ）　とＢＶＭ−Ｂ　（ｉ　Ｖ　Ｔの内容の一致性
を保証することができる。

以下、図面を参照して、第２の実施例を説明する。

第５図において第３図と同一の符号が付いているものは
、同一のものである。

ＭＳ、ＢＧＶＴ、ＢＶＭ、ＦＡＡ、ＢＡＡおよびＢＳア
ドレス関係についても、第２図において示したのと同じ
である。

第５図に示すとおり、スカラプロセッサが複数であるの
に対しＢＶＭは１つのみ設けられている。

第５図において、ｖＰからストア・リクエスト（ストア
アドレス付）が発行されたとき、ＢＧＶＴ２２Ａ−Ｈ，
比較回路２０２．フリップフロップ２０４および比較回
路２０６の動作は、第３図に示したものと同じである。

ＢＶＭ２０は先に述したＢＶＭ２ＯＡ、Ｂと同様ＢＳの
ブロック単位に１ビツトのＢＶを有するメモリであって
、ここでは２２４エントリから構成されている。ＢＶＭ
２０は、ＳＰ３内のＢ５３１とＳＰ４内のＢ５４１に対
応するものであり、Ｂ４４゜ したＢＶはＢＶ＝１となるよう制御している。また、Ｂ
ＶＭ２０は、ＢＧＶＴ２２Ａ−２２Ｈより大容量である
為、ＢＧＶＴ２２Ａ〜２２Ｈより大容量・低速のメモリ
で構成される。そこで、ＢＶＭ２０では、四つのバンク
２０８Ａ〜２０８０にインタリーフする構成を採り、こ
れによって、ＢＶＭに対するリクエストを連続に処理す
ることを可能にしている。ＢＶＭ２０に対するリクエス
ト２０７（ストアアドレス付）が発行されると、ＢＶＭ
２０では、該リクエスト・アドレスに対応するエントリ
のＢＶを読出す。該ＢＶ＝１のとき、つまりストア・リ
クエストによりＢ５３１または４１のデータを書替える
とき、ＦＡＡ２１Ａおよび２１Ｂに対するリクエスト２
０９（ストアアドレス付）を発行する。一方、該ＢＶ＝
Ｏのとき、つまりこのストア・リクエストによりＢ５３
１または４１のデータを書替えないときには、ＦＡＡ２
１Ａおよび２１Ｂに対するリクエスト２０９を発行する
こと無く終了する。ＢＶＭ２０からのりタエスト２０９
は、ＢＳ９からのストア・リクエスト２１０．ｌ０Ｐ７
・８からのストア・リクエスト２１１ａ・２１１ｂ　（
ストアアドレス付）およびＳＰ３・４からのストア・リ
クエスト２１２・２１３（ストアアドレス付）とともに
、セレクタ２１４に入力される。このセレクタ２１４で
は、複数のリクエスト間の優先順位がとられ、セレクト
されたリクエスト２１５ａ、２５１ｂ　（ストアアドレ
ス付）は、ＦＡＡ２１Ａ・２１Ｂをアクセスする。ＦＡ
Ａ２１Ａ・２１Ｂでは、セレクタ２１４でセレクトされ
たストア・リクエストのストア・アドレスをチエツクし
、このストア・アドレスがＢ５３１または４１に登録さ
れているデータのアドレスと一致したとき、つまり該ス
トア・リクエストによりＢ５３１または４１のデータを
書替えるときには、ＳＰ３または４に対して、該ＢＳの
エントリの無効化リクエスト２１６ａまたは２１６ｂを
発行する。

第６図は、第５図に於けるＢＶＭおよびＢＧＶＴの登録
／無効化の動作を説明する図である。

第６図により、ＢＶＭ２０のＢＶおよびＢＧＶ′ｒ　２
２　Ａ〜２２ＨのＢＧＶの登録および無効化の動作につ
いて詳述する。

ＳＰ３からＦ　Ａ　Ａ　Ｗ録すクエスト２３ｊ　（リク
エストアドレス付）が発行されると、まずＦＡＡ２１Ａ
に対して登録に伴なって追出される旧ブロックのアドレ
スの読出を行ない、判定回路２４から信号線２４ｂを介
してセレクタ２１４に送る。

次に、）”ＡＡ２１Ａに対しては、登録動作を、ＦＡＡ
２１Ｂに対しては、信号線２４ｂを介して送られた追出
されるブロックが登録されているか否かの検索を並行し
て行なう。この検索の結果、該登録に伴なって追出され
るブロックがＳＰ４のＢ５４１に登録されていなければ
、つまり、該追出しによって該ブロックがＢ５３１また
は４１のいずれかにも存在しなくなることを検出すると
、ＢＶＭ２０に対して無効化のリクエスト２４ａ　（リ
クエストアドレス付）を発行する。

ＳＰ４からＦＡＡｕ録リクエスト２３ｊ　（リクエスト
アドレス付）が発行されたときの、ＢＶＭ・２０に対す
るリクエスト発行までの処理も、上述と同様の処理を行
なう。

ｌ０Ｐ７・８およびＥＳ９からのＭＳＩに対するストア
・リクエストに伴なうＦＡＡの無効化要求２１１ａ　・
２１１ｂおよび２１０（リクエストアドレス付）が送ら
れると、セレクタ２１４を介してＦＡＡ２１Ａ・２１Ｂ
に送られる。この無効化要求のリクエストアドレスでＦ
Ａ　Ａ　２１　Ａ・２１Ｂを検索し、その結果Ｂ５３１
または４１に、該リクエストアドレスを含むブロックが
登録されていることを判定回路２４で検出すると、ＦＡ
Ａの該エントリの無効化を行なうとともにＢＶＭ２０に
対して無効化のリクエスト２４ａ　（リクエストアドレ
ス付）を発行する。

また、ＳＰ３からのＭＳＩに対するストア・リクエスト
に伴なうＦＡＡ２１Ａの無効化の要求２３１　（リクエ
ストアドレス付）が送られると、該要求のアドレスでＦ
ＡＡ２１Ａ・２１Ｂを検索する。この結果、判定回路に
於て、ＦＡＡの無効化要求を発行したＳＰ　（ＳＰ３）
以外の５Ｐ（ＳＰ４）のＢＳ　（ＢＳ４１）に、該アド
レスを含むブロックが登録されており、且つＦＡＡの無
効化要求を発行したＳＰ　（ＳＰ３）のＢＳ　（ＢＳ３
１）に該アドレスを含むブロックが登録されていないこ
とを検出すると、該ＦＡＡ２１Ａの無効化を行なうとと
もに、ＢＶＭ２０に対して無効化のリフニスｈ２４ａ（
リクエストアドレス付）を発行する。もし、上述の検索
に於て、該無効化要求のリフニス１〜アドレスを含むブ
ロックが、Ｂ５３１およびＢ５４１に登録されているこ
とを検出すると、該Ｂ５４１に対応するＦＡＡ２１Ｂの
無効化を行なうのみで、ＢＶＭ２０に対するリクエスト
は発行しない。これは、Ｂ５４１に対する無効化を行な
っても、Ｂ５３１には該ブロックが登録されたままにな
り、ＢＶＭ２０の更新は不要になる為である。

尚、ＳＰ４からＦＡＡの無効化要求が発行されたときの
、ＢＶＭ２０に対するリクエスト発行までの処理も、」
二連と同様の処理を行なう。

ＢＶＭ２０に登録のリクエスト２４ａ　（リクエストア
ドレス付）が発行されると、ＢＶＭ２０に・４８ 人力され、登録リクエストのリクエスト・アドレスを含
むブロック・グループの全エントリ（２１３エントリ）
のＢＶを読出す。その後、該登録リクエストのリクエス
ト・アドレスを含むブロックのエントリに対して、ＢＶ
＝１とする。この処理と並行して、先の読出動作で読出
した２１３エントリのＢ　Ｖ　２０　ａは、ＮＯＲ回路
２２３に入力される。

ＮＯＲ回路２２３で論理ＮＯＲがとられた結果の２２３
ａが′１′である、つまり、登録リクエスト・アドレス
を含むブロック・グループのＢＶが全部′０′であり、
今回の登録リクエスト受付は以前のＢＧＶがｇ　Ｏｊで
あるときには、Ｂ　ＧＶＴ２２Ａ〜２２Ｈに対してＢＧ
Ｖを登録する必要がある。ＮＯＲ回路２２３の出力２２
３ａは、ＡＮＤ回路２２６に入力され、この２２３ａが
１１′のとき、ＡＮＤ回路２２６は能動化されて登録リ
クエスト２４ａ　（リクエストアドレス付）は、ＢＧＶ
Ｔ登録リクエスト２２６ａ　（リクエストアドレス付）
になる。このＢＧＶＴ登録リクエスト２２Ａないし２２
Ｈに入力される。そして、このリクエストアドレスを含
むブロック・グループのエントリに対して、Ｂ　Ｇ　Ｖ
を１１１　にする。また、ＮＯＲ回路２２３の出力２２
３ａが′Ｏ１であるとき、つまりＢＶＭ２０の登録リク
エストのリクエスト・アドレスを含むブロック・グルー
プのＢＶのいずれかが′１′であり、今回の登録リフニ
ス１−受付は以前に既にＢＧＶ＝　’１’であったとき
には、ＢＧＶＴ２０Ａ〜２２Ｈに対してＢＧＶを登録す
る必要がない。ＮＯＲ回路２２３の出力２２３ａが１　
Ｏｒであると、ＡＮＤ回路２２６は能動化されず、ＢＧ
ＶＴｕ録リクエスト２２６ａは発行されない。

一方、ＢＶＭ２０に無効化のリクエスト２４　ａ（リク
エストアドレス付）が発行されると、ＢＶＭ２０に入力
され、無効化リクエストのリフニス１〜・アドレスを含
むブロックのエントリを無効化、つまりＢＶ＝　’Ｏ’
　とする。次に、無効化アドレスを含むブロック・グル
ープの全エントリをＢＶ−Ｍ２Ｏから読出す。読出され
た２１３エントリのＢＶ２０　ａは、ＮＯＲ回路２２３
に入力される。このＮＯＲ回路２２３の出力２２３ａが
′１′であるとき、っまりＢＶＭ２０の無効リクエスト
のリクエスト・アドレスを含むブロック・グループのＢ
Ｖが全部′０′であり、今回の無効化処理により、この
ブロック・グループ内のＢＶがｌ　□　ｌ　になるとき
、ＢＧＶＴ２２Ａ〜２２ＨのＢＧＶを′０′にする必要
がある。ＮＯＲ回路２２３の出力２２３ａは、ＡＮＤ回
路２２６に人力され、その２２３ａが１１′のとき、Ａ
ＮＤ回路２２６は能動化されて、ＢＧＶＴ無効化リクエ
スト２２６ａ　（リクエストアドレス付）になる。この
ＢＧＶＴ無効化リクエスト２２６ａは、ＢＧＶＴ２２Ａ
〜２２Ｈに入力されて、無効化リクエストのリクエスト
・アドレスを含むブロック・グループのエントリを無効
化、つまりＢＧＶ＝　’Ｏ’　にする。

また、ＮＯＲ回路２２３の出力２２３ａが１０′である
とき、つまりＢＶＭ２０の無効化リクエストのアドレス
を含むブロック・グループのＢＶのト処理後も、そのブ
ロック・グループのＢＶＭにＢＶ＝　’１’であるエン
トリが存在するときには、ＢＧＶＴ２２Ａ〜２２ＨのＢ
ＧＶをＩ　Ｏ＋にする必要がない。ＮＯＲ回路２２３の
出力２２３ａが１０′であると、ＡＮＤ回路２２６は能
動化されず、ＢＧＶＴ無効化リクエスト２２６ａは発行
されない。

また、マルチプロセッサ・システムに於て、障害が発生
した場合等のときに、あるＳＰのＢＳを全て無効化する
必要が生じることがある。この時には、該ＢＳに対応す
るＦＡＡの無効化を行なうだけでなく、ＢＶＭ−ＢＧＶ
Ｔの無効化も行なう必要がある。更に、ＢＶＭ−ＢＧＶ
Ｔを無効化する場合には、ＢＶＭ−ＢＧＶＴを共有して
いる他ＳＰのＢＳも全て無効化する必要がある。初期化
回路２５は、Ｓ　ＴＪ　３・４からのＢＶＭ−ＢＧＶＴ
の全無効化要求２５ｊ・２５Ｊ（リクエストアドレス付
）を受は取ると、ＢＶＭの第Ｏエントリから最終エント
リまで、ＢＶをｌ　Ｏｒ　にするりクエ２０に発行する
。このリクエスト２５ａにより、ＢＶＭ２０内は全て無
効化され、これに伴なって、ＢＧＶＴに対してもＢＧＶ
の無効化リクエストが発行されて、ＢＧＶＴが全て無効
化される。尚、ｓｐ間のＢＳの全無効化指示は、図示し
ないインタフェースにより、ＳＰ間で直接送受してＢ、
Ｓの全無効化が行なわれる。

この場合には、マルチプロセッサを構成するＳＰのＢＳ
をグルーピングし、このグループの単位でＢＶＭに対応
させて、制御する。つまり、同一のグループに含まれる
ＢＳのいずれかに、あるブロックが登録されているか否
かで対応するＢＶＭのＢＶを制御するようにし、グルー
プが異なるＢＳでのブロックの登録状況には影響を受け
ないように制御するわけである。尚、この場合、ＢＧＶ
Ｔは各ＢＶＭに対応したテーブルを各々備える必要があ
る。

〔発明の効果〕

以上説明したように、本発明によれば、各々ストア・リ
クエスタを備えた複数の■Ｐと、各々ＢＳを備えた複数
のＳＰと、これらの■ＰおよびＳＰにより共有されるＭ
Ｓから構成されるマルチプロセッサシステムに於ても、
ＢＳとＭＳ間の一致制御を効率的に行なうことができる
。

【図面の簡単な説明】

第１図は本発明の一実施例を示す記憶制御装置を含むス
ーパーコンピュータのマルチプロセッサシステムの構成
図、第２図は第１図のシステムにおけるＭａｉｎ　　Ｓ
ｔｏｒａｇｅ、　ＢＧＶＴ、　ＢＶＭおよびＦＡＡのア
ドレス関係を示す図、第３図は第１図において、Ｖ　Ｐ
のストア・リクエストが発行された場合のＢＧＶＴとＢ
ＶＭの動作説明図、第４図は第１図におけるＢＶＭおよ
びＢＧＶＴの登録、無効化の動作説明図、第５図は第２
の実施例において、■Ｐのストア・リクエストが発行さ
れた場合のＢ　Ｇ　Ｖ　ＴとＢＶＭの動作図、第６図は
第２の実施例においてＢＶＭおよびＢＧＶＴの登録無効
化の動作説明図である。 ２０−＝　＋３　Ｖ　Ｍ、２２Ａ−２２Ｈ−ＲＧＶＴ。 ２１Ａ・２１Ｂ・・・ＦＡＡ、２４・・・判定回路、５
５・ ２０２・２０６・・・比較回路、２１４・・・セレクタ
、２５・・・初期化回路。 ・５６・

Claims (1)

1. 【特許請求の範囲】 １、複数のプロセッサと、該複数プロセッサに共有され
   る共有記憶装置と、各プロセッサに設けられ該共有記憶
   装置のデータの一部写し格納するバッファ記憶とを有す
   る計算機システムの記憶制御装置において、 該共有記憶装置は複数のブロックに分割されており、 各ブロックに対応すると伴に、バッファ記憶内に対応す
   るブロックの写しが記憶されているか否かを表す有効ビ
   ットを複数保持するブロックバリッドメモリと、 あるプロセッサが該共有記憶装置のあるブロックにデー
   タを格納する際、そのあるブロックに対応する有効ビッ
   トが有効であるか否かを検出する手段と、他のプロセッ
   サに属するバッファ記憶内に記憶されたそのあるブロッ
   クの写しを無効化する手段とを有することを特徴とする
   複数プロセッサを有する計算機システムの記憶制御装置
   。 ２、上記ブロック・バリッド・メモリは、複数のバンク
   にインタリーフされることを特徴とする特許請求の範囲
   第１項記載の記憶制御方式。 ３、上記ブロック・バリッド・メモリは、その入力側に
   複数の連続したストア・アドレスを持つリクエストを１
   つのリクエストに間引く回路を具備することを特徴とす
   る特許請求の範囲第１項記載の記憶制御装置。 ４、上記間引き回路は、複数のストアアドレスを持つリ
   クエストのうち、同一のブロックに含まれるストアアド
   レスを持つリクエストが複数あれば、１つのリクエスト
   にする手段を含む特許請求の範囲第３項記載の記憶制御
   方式。 ５、上記間引き回路は、連続して発生される複数のスト
   アアドレスを持つリクエストか、同一のブロックに含ま
   れる場合、１つのリクエストにする手段を含む、特許請
   求の範囲第３項記載の記憶制御装置。 ６、上記記憶制御装置は、さらにブロックグループバリ
   ッドテーブルを含み、該ブロックグループバリッドメモ
   リは、多数のブロックから成るブロックグループに対し
   て夫々設られ、かつ対応するブロックグループ内に含ま
   れるブロックに対応する有効ビットの一つでも有効であ
   るか否かを示すグループバリッドビットを複数含むもの
   である特許請求の範囲第１項記載の記憶制御装置。 ７、上記記憶制御装置は、さらに参照手段と取下げ手段
   とを有し、該参照手段は、あるプロセッサがストアアド
   レスと伴にストアリクエストを発行した際、ブロックバ
   リッドメモリを参照する前に、ブロックグループバリッ
   ドテーブルを参照するものであり、該間引き手段は、該
   ストアアドレスに対応するブロックグループバリッドビ
   ットが無効である場合に、ブロックバリッドメモリの参
   照を取下げるものである特許請求の範囲第６項記載の記
   憶制御装置。 ８、上記ブロック・バリッド・メモリは、その入力側に
   複数の連続したストア・アドレスを持つリクエストを１
   つのリクエストに間引く回路を具備することを特徴とす
   る特許請求の範囲第７項記載の記憶制御装置。 ９、上記間引き回路は、複数のストアアドレスを持つリ
   クエストのうち、同一のブロックに含まれるストアアド
   レスを持つリクエストが複数あれば、１つのリクエスト
   にする手段を含む、特許請求の範囲第８項記載の記憶制
   御装置。 １０、上記間引き回路は、連続して発生される複数のス
   トアアドレスを持つリクエストが、同一のブロックに含
   まれる場合、１つのリクエストにする手段を含む、特許
   請求の範囲第８項記載の記憶制御装置。 １１、主記憶装置と、基本プロセッサと、少なくとも一
   つの付加プロセッサとを有する計算機システムの記憶制
   御装置において、 主記憶装置のデータの一部コピーをブロック単位で保持
   するバッファメモリと、 該バッファメモリに保持されたコピーに対応するデータ
   の主記憶装置上のアドレスを保持するバッファアドレス
   アレイと、 該バッファアドレスアレイに接続され、基本プロセッサ
   から発生されたアドレスが、該バッファアドレスアレイ
   に保持されているか否かを検出する第１の検出手段と、 該バッファアドレスアレイの内容の写しを保持するフロ
   ントアドレスアレイと、 該フロントアドレスアレイに接続され、付加プロセッサ
   により発生されたアドレスが、該フロントアドレスアレ
   イに保持されているか否かを検出する第２の検出手段と
   、 バッファメモリ内の、該付加プロセッサが発生したアド
   レスに対応するブロックデータを無効化する手段と、 該バッファメモリ内にブロックデータの写しが格納され
   ているか否かを表わす有効ビットを、主記憶装置の全ブ
   ロックに対応して保持するブロックバリッドメモリと、 該付加プロセッサによる主記憶装置のあるブロックに対
   する書込み要求に応答して、そのブロックに対応する有
   効ビットをブロックバリッドメモリから読出す手段と、 該読出された有効ビットが有効である時のみに、該第２
   の検出手段を起動する手段とを含む複数プロセッサを有
   する計算機システムの記憶制御装置。 １２、上記付加プロセッサは、ストアアドレスと伴にス
   トアリクエストを発生する複数のメモリリクエスタを有
   するベクトルプロセッサである特許請求の範囲第１１項
   記載の記憶制御装置。 １３、上記記憶制御装置はさらに、ブロックグループバ
   リッドテーブルを含み、該ブロックグループバリッドテ
   ーブルは、複数のブロックからなるブロックグループ対
   応に設けられ、ブロックグループ内の少なくとも１つの
   ブロックに対応する有効ビットが有効であるか否かを表
   わすブロックグループバリッドビットを主記憶装置の全
   ブロックグループについて保持する特許請求の範囲第１
   １項記載の記憶制御装置。 １４、上記ブロック・バリッド・メモリは、その入力側
   に複数の連続したストア・アドレスを持つリクエストを
   １つのリクエストに間引く回路を具備することを特徴と
   する特許請求の範囲第１２項記載の記憶制御方式。 １５、主記憶装置と、複数の基本プロセッサと、少なく
   とも一つの付加プロセッサとを有する計算機システムの
   記憶制御装置において、 各基本プロセッサは、主記憶装置のデータの一部コピー
   をブロック単位で保持するバッファメモリと、該バッフ
   ァメモリに保持されたコピーに対応するデータの主記憶
   装置上のアドレスを保持するバッファアドレスアレイと
   、該バッファアドレスアレイに接続され、基本プロセッ
   サから発生されたアドレスが、該バッファアドレスアレ
   イに保持されているか否かを検出する第１の検出手段と
   を含んでおり、 おのおのが対応する基本プロセッサのバッファアドレス
   アレイの内容の写しを保持する複数のフロントアドレス
   アレイと、 おのおのが対応するフロントアドレスアレイに接続され
   、付加プロセッサにより発生されたアドレスが、対応す
   るフロントアドレスアレイに保持されているか否かを検
   出する複数の第２の検出手段と、 複数の基本プロセッサに対して共通に設けられ、ブロッ
   クデータの写しがいずれか一つのバッファメモリに格納
   されている場合に有効となる有効ビットを、主記憶装置
   の全ブロックに対応して保持するブロックバリッドメモ
   リと、該付加プロセッサによる主記憶装置のあるブロッ
   クに対する書込み要求に応答して、そのブロックに対応
   する有効ビットをブロックバリッドメモリから読出す手
   段と、 該読出された有効ビットが有効である時のみに、全ての
   第２の検出手段を起動する手段とを含む、複数プロセッ
   サを有す計算機システムの記憶制御装置。 １６、上記記憶制御装置はさらに、ブロックグループバ
   リッドテーブルを含み、該ブロックグループバリッドテ
   ーブルは、複数のブロックからなるブロックグループ対
   応に設けられ、ブロックグループ内の少なくとも１つの
   ブロックに対応する有効ビットが有効であるか否かを表
   わすブロックグループバリッドビットを、主記憶装置の
   全ブロックグループについて保持する特許請求の範囲第
   １５項記載の記憶制御装置。 １７、複数のストアアドレスを持つリクエストのうち、
   同一のブロックに含まれるストアアドレスを持つリクエ
   ストが複数あれば、１つのリクエストにする手段を含む
   、特許請求の範囲第１６項記載の記憶制御装置。 １８、上記間引き回路は、連続して発生される複数のス
   トアアドレスを持つリクエストが、同一のブロックに含
   まれる場合、１つのリクエストにする手段を含む、第１
   ６項記載の記憶制御方式。 １９、あるプロセッサが備えるバッファ記憶装置内の情
   報を全て無効化する必要が生じた場合に、該要求を、ブ
   ロック・バリッド・メモリを有効している他のプロセッ
   サに通知し、該プロセッサのバッファ記憶装置の全情報
   を無効化するとともに、ブロック・バリッド・メモリお
   よびブロック・グループ・バリッド・テーブルを初期化
   するよう制御することを特徴とする特許請求の範囲第１
   ５項記載の記憶制御方式。