JPS6133219B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は承認されていないデータの変更又はア
クセスを防止するために使用される“記憶キー”
バイトを保持する記憶キー配列を制御し、以てデ
ータ処理システムの主記憶に置かれた諸ブロツク
に対するアクセス情報を供給することに係る。 刊行物である“IBM System／370、Principles
of Operation”（Form No.GA22−7000−４）の
第38頁には、“記憶キー”を主記憶に置かれた2K
バイト・ブロツクの各々と関連づけるという記憶
保護方式が定義されている。記憶キーは、４ビツ
トのアクセス制御キー（ACC）、取出保護ビツト
（Ｆ）、参照ビツト（Ｒ）及び変更ビツト（Ｃ）を
含む。実行プログラムが主記憶に置かれたデータ
をアクセスすることができるのは、当該プログラ
ムのプログラム状況ワード（PSW）に保持され
た保護キーがアクセスすべきブロツクの記憶キー
と一致するか、又は当該プログラムがゼロに等し
い保護キーを有する場合だけである。ここで、ゼ
ロ・キーは主記憶中のどのブロツクをもアクセス
することができるマスタ・キーであつて、一般に
はシステム制御プログラムによつて使用される。
もし取出保護ビツト（Ｆ）がセツトされているな
らば、前記の如き一致キー又はゼロ・キーを持た
ない限り該当ブロツクの取出し又は書込みを行な
うことができない。参照ビツト（Ｒ）は該当ブロ
ツクが情報の取出し又は書込みのために参照され
るたびにセツトされ、変更ビツト（Ｃ）は該当ブ
ロツクへ情報が書込まれるたびにセツトされる。
記憶キー・バイトの前記各フイールドを適切な値
をセツトしたりリセツトするために幾つかの特殊
命令が設けられる。 先行技術 本発明によつて制御される型の記憶キーは、
IBMシステム／360及びIBMシステム／370の如き
商業計算機で長い間使用されてきた。例えば、
IBMシステム／370モデル168及びIBM3033プロセ
ツサでは、すべての記憶キーは１つのキー配列に
保持され、これにより主記憶に対するアクセスを
直接的に制御するように構成されている。取出要
求が受取られる場合、これらのキーは変換索引緩
衝機構（DLAT）へコピーされるので、高速緩衝
記憶即ちキヤツシユのアクセスに際してはDLAT
に保持されたキーを使用することができる。 米国特許第3761883号は、高速緩衝記憶のデイ
レクトリーで記憶保護キーのコピーを取扱う制御
方式を開示する。 米国特許第3825903号は、それぞれのプログラ
ミング・レベルにおける記憶キーのコピーを受取
るために複数のレジスタを設け、割込まれた先行
プログラムによつて使用されている記憶領域をシ
ステム制御プログラム中の各後続命令がアクセス
できるようにした方式を開示する。また米国特許
第3576544号は、Ｉ／Ｏチヤンネルと主記憶との
間のデータ転送に使用できるように、記憶キーを
ローカル記憶へ挿入する方式を開示する。 発明の要約 本発明は、主記憶が再構成されるとき又は主記
憶の再構成とは無関係に、記憶キー配列を容易に
再構成することができるような制御方式を提供す
る。 さらに本発明は、複数のシステム制御装置に設
けられた記憶キー配列の各々に主記憶に対する記
憶キーの一部だけを保持させ、そして１つのシス
テム制御装置へプロセツサの要求が受取られたと
きすべてのシステム制御装置にある記憶キー配列
を使用して主記憶の完全なキー照合を行なうこと
を可能にする。 本発明は、主記憶における物理アドレスの特定
の割当様式、即ち主記憶の再構成を容易ならしめ
るように計画された割当様式に関連して、その記
憶キー配列を編成する。つまり、これらの記憶キ
ー配列は、絶対アドレスの諸レンジを主記憶の各
部分へ割当てる様式及びこのような絶対アドレ
ス・レンジ間のブロツク・インタリービング・ア
ドレスの割当様式に関連して、編成されるのであ
る。このような主記憶の再構成に起因して主記憶
の諸部分が以前とは異なる絶対アドレス・セツト
へ再割当てされる場合、従来の型式の記憶キー配
列ではそのかなりの部分が使用されないままに放
置され、かくて再構成時の状況を取扱うために記
憶キー配列のサイズ又は数を増すことが必要であ
つた。 従つて、本発明の目的は、主記憶の再構成とは
無関係に、例えば記憶キー配列の任意の部分に障
害が生じたような場合に、該配列を再構成するこ
とができる制御方式を提供することにある。 本発明の他の目的は、主記憶が再構成されると
き記憶キー配列の諸エントリを効率的に再配置す
ることができる制御方式を提供することにある。 本発明の他の目的は、記憶キー配列を複数の記
憶保護グループへ分割してこれらのグループを絶
対アドレスの諸レンジへ再割当てすることができ
るようにするとともに、主記憶を構成する基本記
憶モジユールのブロツク・インタリービングを使
用することにより絶対アドレスの対応するレンジ
について任意の基本記憶モジユールを再構成でき
るようにすることにある。 本発明の他の目的は、記憶キー配列の各記憶保
護グループに設けられたレンジ識別レジスタへ所
与の絶対アドレス・レンジの上位ビツトを挿入す
ることにより、任意の記憶保護グループを該絶対
アドレス・レンジへ割当てることにある。 本発明の他の目的は、所与のレンジ識別レジス
タに置かれた諸ビツトを前とは異なる絶対アドレ
ス・レンジの上位ビツトに等しく設定し且つ記憶
キー・エントリをロードすることによつて、任意
の記憶保護グループ中にある記憶キー・エントリ
該絶対アドレス・レンジへ再割当てすることにあ
る。こうすることにより、不良の記憶保護グルー
プを他の記憶保護グループで置換えることができ
るので、この置換を行なつた後は正常なシステ
ム・オペレーシヨンを継続することができ、しか
も不良の記憶保護グループを計画されたシステム
保守の間に修理することができる。 本発明の他の目的は、２対の基本記憶モジユー
ル間で偶数及び奇数ページのインタリービングが
使用され且つ基本記憶モジユールの各対が偶数又
は奇数ページの一方のみを有するような環境で、
記憶キー配列の記憶保護グループ間で前記とは別
のページ・アドレス・インタリービング方式を使
用することによつて該記憶キー配列のアクセス効
率を向上させることにある。このため、要求され
た記憶キー・エントリを有する記憶保護グループ
を見出すべく要求の絶対アドレス・ビツトを使用
して記憶保護グループ・アドレスが発生され、こ
れにより偶数−奇数ページの境界で１対の記憶保
護グループ間のページ・インタリービングが行わ
れる。１対の基本記憶モジユールを取除くか又は
付加する場合には、主記憶を再構成するために
「変更」（VARY）コマンドを使用することができ
る。かくして、記憶キー配列のレンジ識別レジス
タに置かれたレンジ値を変更するために初期マイ
クロプログラム・ロードを必要とすることなく、
記憶保護グループの再割当てをシステム・コンソ
ールの制御下で（再構成の間に）行なうことがで
きる。 本発明の他の目的は、複数のシステム制御装置
の各々に記憶キー配列を別々に設け、各記憶キー
配列により共有主記憶の異なる部分をサービスし
且つ全部の記憶キー配列により主記憶全体をサー
ビスすることにある。 一般的説明 第２図を参照するに、本発明に従つた再構成可
能な記憶キー（KIS）装置はデータ処理システム
の主記憶に対するアクセスを制御するためにシス
テム制御装置（SC）の各々に設けられる。主記
憶は基本記憶エレメント（BSE）０−３から成
る。BSEの各々は１対の基本記憶モジユール
（BSM）０−１から成り、その各々は4Mバイト
の記憶容量を有する。 主記憶をアクセスすることができるのは、中央
プロセツサ（CP）０−３のどれか、チヤネル制
御装置（CH CTRL）０−１のどれか、又はシス
テム・コンソール（SYS CONS）中に設けられ
たサービス・プロセツサのどれかである。SC−
０プロセツサのサブセツト、即ちCP−０、CP−
２、チヤネル制御装置−０及びサービス・プロセ
ツサからの記憶要求は、SC−０によつて処理さ
れる。一方、SC−１プロセツサの他のサブセツ
ト、即ちCP−１、CP−３、チヤネル制御装置−
１及びサービス・プロセツサからの記憶要求は、
SC−１によつて処理される。SC−０又はSC−１
の各々はそのプロセツサのサブセツトに対し“ロ
ーカルSC”と呼ばれ、他方のサブセツトに対し
“リモートSC”と呼ばれる。SC−０及びSC−１
は、それぞれのオペレーシヨンを同期させるため
に同じ記憶要求について同時的に動作する。この
結果、ローカル／リモートの如何に拘わりなく任
意のプロセツサからの要求を、両方のSCで検査
してデイレクトリの衝突及び記憶キーの違反を決
定することができる。 前記SCサブセツト中の各BSE、SC、CP及びチ
ヤネル制御装置は別個の電源へ接続されるので、
保守のために一方の電源へ接続された系を遮断し
ている間、他方の電源へ接続された系を動作させ
ることができる。 各記憶要求は、絶対アドレスの形で、所与のプ
ロセツサからそのローカルSCへ送られる。各要
求は相互照会レジスタ（XIR）に置かれ、そこか
ら相互照会（XI）バス１０を介してリモートSC
へ送られる。受取られたローカル及びリモート要
求の各々は、SC−０及びSC−１の両方に含まれ
るローカルCPのキヤツシユ・デイレクトリ
（DIR）コピーと照合されるが、これは同義的即
ちシノニム・エントリー、キー、機密保護フラグ
を決定するとともに、他のプロセツサのキヤツシ
ユ・デイレクトリに置かれた同じ絶対アドレスに
対するエントリを無効化するために行われるもの
である。かくて、SC−０中のデイレクトリ
（DIR）はCP−０及びCP−２中のキヤツシユ・デ
イレクトリのコピーをそれぞれ含み、SC−１中
のデイレクトリ（DIR）はCP−１及びCP−３中
のキヤツシユ・デイレクトリのコピーをそれぞれ
含む。このように、各要求は相互照会レジスタ
（XIR）によつてSC−０及びSC−１中のデイレク
トリ（DIR）及びKIS装置へ送られるので、各要
求は４つのCPに含まれた４つのデイレクトリ全
部並びにSC−０及びSC−１中のKIS装置の内容
と照合されることになる。所与のSCによつて受
取られた各記憶要求は該要求が主記憶へ送られる
間ローカルSC中の要求待ち行列（Ｑ）に置か
れ、そこで相互照会を開始する優先順位の付与を
待機するとともに、デイレクトリ（DIR）及び
KIS装置の内容と照合される。待ち行列（Ｑ）、
デイレクトリ（DIR）及び相互照会レジスタ
（XIR）のオペレーシヨンは、米国特許第4136386
号に開示されている。 BSE０−３中のBSMへ絶対アドレスを割当て
るオペレーシヨンは、各SCに設けられるように
図示された記憶構成制御装置（CFG）によつて
制御される。CFGはローカル要求の絶対アドレ
スをBSMの物理ロケーシヨンへ変換することを
制御し、よつてアドレス・インタリービング、再
配置及びアクセス制御に適応させる（特開昭55−
88155号公報参照）。所与のSCによつて受取られ
た各記憶要求はCFGによつて或る物理アドレス
へ変換される。このため、CFGは対応するBSE
へのポートＰ０，Ｐ３を選択し、該ポート中の
BSMを選択し、そして該BSMと授受すべき１ラ
インのデータ（例えば、16ダブルワード）に対す
る該BSM中の物理アドレスを選択する。 主記憶の通常のオペレーシヨンは、SC−０及
びSC−１中のCFGにより諸BSM間で2Kバイト単
位のブロツク・インタリービングを行なわせるこ
とを含む。このことは、殆んどの大型商業計算機
で行なわれているダブルワード単位のインタリー
ビングと著しく対照的である。以下の表−１は、
BSE−０及びBSE−１にある４つのBSMに対し
０−16Mバイトの絶対アドレスを割当てる様式を
表わす。つまり、表−１は一連の2Kバイト・ブ
ロツク（BL）が４つのBSM（BSE−０中のBSM
−０、BSE−１中のBSM−１、BSE−１中の
BSM−０、BSE−１中のBSM−１）へ逐次にマ
ツプされることを示す。

【表】 表−１において、逐次的な２つの偶数及び奇数
ブロツクはそれぞれ4Kバイト・ページ（Ｐ）を
形成する。各ページは主記憶の4Kバイト境界に
置かれた１つの4Kバイト領域から成る。例え
ば、表−１において、ブロツクBL０及びBL１は
偶数ページＰ０を構成し、ブロツクBL２及びBL
３は奇数ページＰ１を構成する、等々である。 従つて、表−１のブロツク・インタリービング
様式によれば、BSE−０は偶数ページのみを有
し、BSE−１は奇数ページのみを有する。またこ
の様式によれば、各BSEのBSM−０は偶数ブロ
ツクのみを有し、BSM−１は奇数ブロツクのみ
を有する。 表−１にはBSE−０及びBSE−１に対する絶対
アドレスの物理的割当てが示されているが、これ
は表−２において4Mバイト・レンジに基く別の
形式で示されている。即ち、表−２における4M
バイト・レンジの各記述は指示されたレンジにお
ける４つおきのブロツクのみを含んでおり、それ
らのブロツク番号は種々のBSMに対する４つの
レンジ・ステートメントの順にスタガされてい
る。

【表】 BSE−２及びBSE−３に16Mバイト乃至32Mバ
イトの絶対アドレスを割当てることによつて、表
−１と同じインタリービング技法をBSE−２及び
BSE−３に適用することができる。この結果、以
下の表−３に示すブロツク及びページ・マツピン
グが得られる。

【表】 プロセツサ又はチヤネル制御装置からの各記憶
要求は両方のSCにあるKIS装置へ入力され、そ
れと同時に該要求の絶対アドレスは一方のSCに
ある相互照会レジスタ（XIR）に置かれる。KIS
装置はアドレスされたブロツクに対する記憶キー
を１つの記憶保護（SP）グループ配列に見出
し、そのアクセス・コードをPSWの保護キーと
照合する。もし両者が一致しなければ、アクセス
は禁止され、保護割込みが生ぜられて要求中のプ
ロセツサ又はチヤネル制御装置へ送られる。 各SC中のKIS装置は主記憶全体に対する記憶
キー・バイトを保持する必要はない。本発明の実
施態様では、それぞれのSCに設けられたKIS装
置は32Mバイトの主記憶のうちその24Mバイトを
サービスするに足る数の記憶キー・エントリを有
するにすぎない。この実施態様では、BSE−０及
びBSE−１にある主記憶の16MバイトはSC−０
の中のKIS装置によつてサービスされ、BSE−２
及びBSE−３にある主記憶の残りの16Mバイトは
SC−１中のKIS装置によつてサービスされる。
従つて、各SCにあるKIS配列の一部（主記憶の
16Mバイトに対応するエントリ）のみが各SCで
使用されるにすぎない。各KIS配列の残りの未使
用部分は予備用であつて、障害のあるKIS配列の
他の部分の代わりに使用することができる。ま
た、一方のSCに設けられた24Mバイトの容量を
有するKIS装置で主記憶の24Mバイトをサポート
し、他方のSCに設けられた8Mバイトの容量を有
するKIS装置で主記憶の残りの8Mバイトをサポ
ートすることもできる。 また、もし一方のSCを取除くようにシステム
が再構成されたならば、他方のSCにあるKIS装
置は１つのSCを含むシステムにおける主記憶の
24Mバイトまでをサポートすることができる。か
くて、システム保守又は構成要素の障害のために
一方のSCがシステムから切離されると、他方の
SCは主記憶の24Mバイトをサービスするように
そのKIS配列へ再ロードさせることができる。例
えば、このような場合、SC−０が単独で動作し
てBSE０−２へのアクセスを制御することができ
る。 実施態様の詳細な説明 第１Ａ図及び第１Ｂ図は第２図の各SCに設け
られた再構成可能なKIS装置の詳細を示す。この
KIS装置のKIS配列は12のSPグループ０−１１を
含み、グループ０−５から成る左ハーフ１１Ｌ及
びグループ６−１１から成る右ハーフ、１１Ｒに
分割される。KIS配列をこのよう左及び右ハーフ
に分割したのは、実装上の制約に起因する。 SPグループ０−１１の各々におけるハードウ
エアは同じものである。SPグループの各々は、
SPグループ０について第１Ａ図で詳細に示すよ
うに、４つの記憶チツプＣ１−Ｃ４をそれぞれ含
む。各チツプは256エントリを記憶し、該エント
リの各々は９ビツト位置を有する。各エントリは
１つの記憶キーとそのパリテイ・ビツトを受取る
ことができる。かくて、SPグループの各々は
1024個の2Kバイト・ブロツクに対する1024個の
記憶キー・エントリを有する。従つて、各SPグ
ループは主記憶の2Mバイトをサービスすること
ができる。 記憶キー配列の左ハーフ１１Ｌ及び右ハーフ１
１Ｒは別個のSPアドレス・レジスタ１４Ｌ及び
１４Ｒによつてそれぞれアドレスされる。これら
のレジスタが別個に設けられるのは、使用された
回路テクノロジーに起因する内部電源及びタイミ
ング上の制約による。 各SPグループの復号器（DEC）１６はSPアド
レス・レジスタ１４Ｌ又は１４Ｒ中の下位フイー
ルド・ビツト１２−１８，２０へ接続される。
SPアドレス・レジスタ１４Ｌ及び１４Ｒ中のビ
ツト番号は、再構成可能なKIS装置へ入力されて
いる現記憶要求の絶対アドレスにおけるビツト位
置を識別する。入力される絶対アドレスはローカ
ル又は遠隔の相互照会レジスタ（XIR）から供給
される。 復号器１６は受取られた下位フイールドの８ビ
ツトを復号して、記憶チツプＣ１−Ｃ４の各々に
ある256個の記憶キーのうち１つを選択する。従
つて、一時に４つの記憶キー・エントリが見出さ
れる。見出されたエントリのうち１つの記憶チツ
プにある１つのエントリのみが第２の復号器
（DEC）１７の出力によつて選択され、該復号器
は絶対アドレス・ビツト１０及び１１を保持する
SPアドレス・レジスタ１４Ｌ又は１４Ｒ中の中
間フイールドへその入力を接続されている。復号
器１７はこれらのビツト１０及び１１を復号して
ゲートＧ１−Ｇ４の１つを付勢することにより、
グループ選択ゲートＧ０への入力として選択され
た４つの記憶キーのうち１つを選択する。ゲート
Ｇ０が付勢されるのは、その入力された記憶キ
ー・バイトがKIS配列の出力レジスタ２１及びフ
ラグ・レジスタ２２へ出力される場合だけであ
る。 SPグループ０−１１のうち１つのグループだ
けが選択された記憶キーを出力することができ
る。このSPグループはSPアドレス・レジスタ１
４Ｌ又は１４Ｒの上位フイールドによつて選択さ
れ、該フイールドは現要求の絶対アドレスのうち
ビツト位置６−９，１９から成る。 第３図は相互照会レジスタ（XIR）１３に置か
れた現要求の絶対アドレスにおけるビツト位置と
各SPアドレス・レジスタ１４における対応する
ビツト位置との間の関係を示す。絶対アドレスの
ビツト位置１９は主記憶のページ境界でスイツチ
する。4Kバイトのページ境界は、主記憶におけ
る１つおきの2Kバイト・ブロツク境界ごとに生
ずる。SPアドレス・レジスタ１４において、こ
のビツト位置１９はビツト位置９の直後に続き、
後者のビツト位置９は主記憶における4Mバイト
境界でスイツチする。ここで主記憶における各
BSMのサイズは4Mバイトであることに注意され
たい。 SPグループの選択は、レンジ識別子レジスタ
（RG ID REG）１８に５ビツト値を割当てるこ
とによつて、連想的に行なわれる。主記憶の各
4Mバイト・レンジへ２つのSPグループを割当て
ることが望ましい。こうするため、レンジ識別子
レジスタ１８の上位４ビツト位置には要求された
レンジにおける各絶対アドレスのビツト位置６−
９に対応する値が割当てられる。ここで、ビツト
９は4Mバイトの境界でスイツチする。SPグルー
プの連想的性質のために、12グループのうち任意
の２グループが対をなして同じ4Mバイト・レン
ジへ割当てられうる。割当てられたSPグループ
の各対はそれらのレンジ識別子レジスタ１８に同
じ値の上位４ビツトを有するが、該レジスタにお
ける下位の第５ビツトは一方のSPグループにつ
いては０へセツトされ、他方のSPグループにつ
いては１へセツトされる。この結果、同じ4Mバ
イト・レンジにおいて、偶数ページの各々はその
２つの記憶キーをそのレンジ識別子レジスタ１８
の第５ビツトが０であるようなSPグループへマ
ツプされ、奇数ページの各々はその２つの記憶キ
ーをそのレンジ識別子レジスタ１８の第５ビツト
が１であるような他のSPグループへマツプされ
る。 すべてのSPグループは相互照会レジスタ
（XIR）１３中の現要求アドレスについて並列に
且つ連想的に処理されるので、物理的なSPグル
ープのどれがどんな順序で割当てられるかという
ことには関係がない。 以下の表−４は記憶キー（Ｋ）の各々が12の
SPグループへどのようにマツプされるかという
こと及び記憶キーの各対が主記憶中の4Kページ
（Ｐ）とどのように関連するかということを例示
する。接頭辞としてＫが付いた各数字はこのキー
が関連する処の主記憶中のブロツク番号であり、
接頭辞としてＰが付いた各数字はページ番号であ
る。

【表】 諸SPグループ中の比較器（CMPR）１９は、
特定の要求についてSPアドレス・レジスタ１４
Ｌ及び１４Ｒ中のビツト６−９，１９の値に応答
して、12個のSPグループ０−１１のうち１つの
連想的に選択する。比較器１９の各々は、それぞ
れのレンジ識別子レジスタ１８にある割当てられ
たレンジ識別値を、SPアドレス・レジスタ１４
Ｌ及び１４Ｒにある同じ上位フイールド（ビツト
６−９，１９）と比較する。高々１つの比較器１
９がSPアドレス・レジスタ１４中の上位フイー
ルドとそのレンジ識別子レジスタ１８中のレンジ
識別値の比較一致を検出し、これに応じてグルー
プ選択出力信号を供給する。かくて、特定の4M
バイト・レンジに該当するような任意の絶対アド
レス中のビツト１９に応じて、このビツトに等し
い第５ビツトを有する１つのSPグループが１対
のSPグループから選択される。 比較器１９からのグループ選択出力信号はその
ゲート１５を活勢化して復号器１７を付勢すると
ともに、ゲートＧ０をも付勢し、かくてゲートＧ
１−Ｇ４の１つによつて選択された記憶キーを
KIS配列の出力レジスタ２１へ出力する。このよ
うにして出力される記憶キー・バイトの最後の３
ビツト（Ｒ、Ｃ、Ｐ）は変更回路（MOD）２６
を通過し、そして出力レジスタ２１のビツト位置
R′、C′、P′へ達する前に変更されうる。Ｐは選
択された記憶キー・バイトに対するパリテイ・ビ
ツトである。変更されないビツトＲ、Ｃ、Ｐはフ
ラグ・レジスタ２２へ入力される。 変更回路２６は出力レジスタ２１中の値R′、
C′P′を周知の様式で変更するように動作する。変
更回路２６は新規ではなく、商業計算機に見出さ
れるものである。取出及び記憶オペレーシヨンご
とに要求コマンドが変更回路２６の変更入力線を
活勢化すると、変更回路２６はR′ビツトを１状
態へセツトする。また要求コマンドが変更回路２
６のＣ変更線を活勢化して当該要求が主記憶への
書込オペレーシヨンであることを指示する場合に
は、C′ビツトが１状態へセツトされる。R′又は
C′ビツトが変更されるときは、それに応じてパ
リテイ・ビツトP′も変更回路２６で更新される。 KIS配列の出力レジスタ２１へ所与の値が入力
されるたびに、その内容は比較器１９からのグル
ープ選択信号によつてゲート１５が付勢されてい
る間線２７を介して記憶チツプＣ１−Ｃ４の１つ
における現にアドレスされているロケーシヨンへ
出力されるので、記憶キー・バイトの更新された
値を常に次の要求のためにKIS配列内で利用する
ことができる。 フラグ・レジスタ２２中のビツトＲ、Ｃ、Ｐの
値は、現要求が発せられたときに存在していたそ
れぞれの値を反映する。フラグ・レジスタ２２の
内容は出力レジスタ２１中のアクセス・コード
（ACC）及びビツトＦとともに現アクセス要求を
発したプロセツサへ出力されるので、該プロセツ
サは該要求がなされたときに存在していたこの情
報を使用することができる。もし当該要求がロー
カル・プロセツサからのものであれば、アクセス
された記憶キー・バイトはこのバイトをアクセス
したSCによつてローカル・プロセツサへ直接的
に送られる。もし当該要求が遠隔プロセツサから
のものであれば、ローカルでアクセスされた記憶
キー・バイトはXIバス１０へ送られ、さらに該
バスを介して遠隔プロセツサのための遠隔SCへ
送られる。もし遠隔要求がローカルSCで見出さ
れなければ、ローカルSCはこの要求には関係し
ない。ローカル／遠隔制御は第１Ｂ図に関連して
以下で詳述される。 第１Ｂ図はそれぞれKIS装置に関する調整回路
であつて、２つのKIS装置間で共有された各SPオ
ペレーシヨンごとにSC−０及びSC−１の間で記
憶キー情報のローカル及び遠隔転送を調整するた
めの回路を示す。この場合、一方のKIS装置は記
憶キー・バイトをアクセスし、他方のKIS装置は
このアクセスされた記憶キー・バイトを使用して
必要なオペレーシヨンを遂行する。これら２つの
KIS装置は第２図の相互照会（XI）バス１０によ
つて接続される。システム中のすべての主記憶要
求はSC−０及びSC−１へ同時に供給される。第
１Ｂ図の優先順位回路（PRTY）４２は、両方の
SCへなされたローカル及び遠隔の主記憶要求へ
交互に優先順位を与えるように、SCの各々を制
御する。SC−０及びSC−１の諸要求がSCの各々
で同時的に競合する限り、それらの優先順位は
SC−０、SC−１、SC−０、SC−１等の順序で
与えられる。もし同義的衝突が存在しなければ、
それぞれのSCは４機械サイクルごとに他の要求
を受取ることができる。しかしながら、もし一方
のSCだけが他方のSCからの干渉なしに諸要求を
所与の時間にわたつて供給しているならば、前者
のSCは後者のSCからの要求が供給されるまで４
機械サイクルごとにその要求を受取らせることが
できる。競合期間中は、SCの各々は８機械サイ
クルごとにローカル要求を受取る。線４２Ｅ及び
４２Ｆは相互照会（XI）バス１０を介してSC−
０及びSC−１に設けられた優先順位回路４２を
相互接続し、かくて同一要求を同時に処理するよ
うにこれらの回路のオペレーシヨンを同期させ
る。 第１Ｂ図のローカル要求は、ローカルSCへ直
接に接続されたCP、チヤネル制御装置及びコン
ソール・プロセツサから供給される。遠隔SCか
ら第２図の相互照会（XI）バス１０を介して受
取られる遠隔要求は、遠隔SCがその接続された
任意のプロセツサから要求を受取るときはいつで
も供給される。SCの各々において、ローカル及
び遠隔要求の両者は線４２Ａ及び４２Ｂを介し
て、優先順位回路４２へそれぞれ供給される。こ
の回路は、競合するローカル及び遠隔要求に交互
に優先順位を与える。この優先順位回路の例は、
IBMシステム／370モデル168多重処理システムに
見出される。 優先順位出力線４２Ｃは、任意のローカル又は
遠隔要求が優先順位回路４２によつて優先順位を
与えられるときはいつでも活勢化される。このよ
うに活勢化された場合、線４２Ｃは４サイクルの
タイミング・チエーン４３を開始させる。線４２
Ｄは、優先順位回路４２によつて遠隔要求に優先
順位が与えられた場合にのみ活勢化される。タイ
ミング・チエーン４３は或る期間を指定し、そし
てその間に現在優先順位を与えられている要求が
SC−０及びSC−１に設けられた全デイレクトリ
（DIR）中の同様のエントリについて検査され、
またその記憶保護がSC−０又はSC−１に設けら
れたKIS装置で検査される。もし当該要求が受取
可能であれば、この要求はそのプロセツサのSC
デイレクトリに記入され、そして主記憶のアクセ
スを待機するためにローカルSCの要求待ち行列
Ｑに置かれる。 オペレーシヨン終了トリガ４４は線４２Ｃにあ
る任意の要求優先順位信号によつてリセツトされ
る。該トリガはタイミング・チエーン４３から線
４３Ａを介して加えられるタイム・アウト信号に
よつてセツトされ、これにより優先順位を与えら
れた現要求に対するSC事前処理オペレーシヨン
の終了を指示する。線４４Ａはトリガ４４のオペ
レーシヨン終了出力を優先順位回路４２のリセツ
ト入力へ供給するので、該回路はこの時点で次の
優先順位を決定することができるようになる。線
４４Ａはまた遠隔要求トリガ４５をリセツトす
る。このトリガは優先順位回線４２が遠隔要求へ
優先順位を与える場合にのみセツトされる。 ローカル要求の存在は、AND回路４８がその
出力線４８Ａを活勢化するとき、該AND回路に
よつて検出される。このため、AND回路４８は
遠隔要求トリガ４５からの遠隔要求不在線４５Ａ
及びオペレーシヨン終了トリガ４４からの要求受
信号４４Ｂを受取る。 それぞれのKIS装置に設けられたOR回路４１
Ｌ及び４１Ｒは、線４１Ａ上の信号の状態によつ
て、（ローカル又は遠隔の）現要求に対する記憶
キー・バイトがローカルのKIS装置に見出された
か否かを指示する。OR回路４１Ｌ及び４１Ｒは
それらの入力を第１Ａ図の各比較器１９から到来
する12本のグループ選択線１９−０乃至１９−１
１へ接続される。従つて、もし任意の比較器１９
が当該SPグループについて活勢化されるなら
ば、記憶キー・バイトが見出されたことを指示す
るために線４１Ａが活勢化される。 AND回路４６がその出力を線４６Ａに供給す
るのは、ローカルのKIS装置で見出された記憶キ
ー・バイトが遠隔要求のためのものであると決定
された場合である。AND回路４６の入力は、所
与の記憶キーがローカルのKIS配列で見出された
ことを指示する線４１Ａからの信号と、優先順位
を与えられた現要求が遠隔要求であることを指示
する線４５Ｂからの信号である。AND回路４６
の出力４６Ａは、記憶キーを第２図の相互照会
（XI）バス１０へ出力ゲートするために、第１Ａ
図のAND回路５１及び５２へ接続される。記憶
キー・バイトは、KIS配列の出力レジスタ２１中
のアクセス・コード（ACC）及びＦビツト、並
びにフラグ・レジスタ２２中のフラグ・ビツト
Ｒ、Ｃ及びＰから成る。 第１Ｂ図のAND回路４７は、ローカル要求の
ための記憶キー・バイトがローカルのKIS装置に
見出されなかつたこと、従つて相互照会（XI）
バス１０に記憶キー・バイトを供給する遠隔SC
のKIS装置から得られなければならないことを指
示する。線４１Ａはそのダウン状態により記憶キ
ーがローカルのKIS装置に見出されなかつたこと
を指示する。従つて、記憶キーが遠隔SCのKIS
装置で見出されたこと、そしてこの記憶キーが相
互照会（XI）バス１０で利用可能であることが
堆定される。反転器４９は線４１Ａのダウン状態
を反転して線４９Ａにアツプ状態を供給し、これ
により（ローカル又は遠隔の）現要求に対する記
憶キーが遠隔SCで見出され且つ相互照会（XI）
バス１０で利用可能であることを指示する。
AND回路４７は、線４９Ａと、優先順位を与え
られた現要求がローカル・プロセツサからのもの
であることを指示する線４８Ａによつて条件付け
られる。AND回路４７の出力４７Ａは第１Ａ図
のAND回路２５を条件付け、該回路はこれに応
じて相互照会（XI）バス１０から記憶キー・バ
イトを入力ゲートする。この場合、アクセス・コ
ード（ACC）及びＦビツトがKIS配列の出力レジ
スタ２１へ入力ゲートされるのに対し、Ｒ、Ｃ、
Ｐビツトはフラグ・レジスタ２２へ入力ゲートさ
れ、さらに出力レジスタ２１へビツトR′、C′、
P′を出力する変更回路２６にも入力ゲートされ
る。しかしながら、遠隔から与えられた出力レジ
スタ２１の内容はKIS配列へ記憶するために線２
７には出力されない。この点に関連して、AND
回路１５を作動させるようなグループ選択線１９
を有するローカル・グループについては、出力レ
ジスタ２１の内容がKIS配列へ記憶されたことを
想起されたい。次いで、出力レジスタ２１及びフ
ラグ・レジスタ２２中の値は、該レジスタの出力
を通して要求を発したローカル・プロセツサへ利
用可能となる。 もし優先順位を与えられた現要求が遠隔要求で
あり且つその記憶キーが遠隔のKIS装置で見出さ
れたならば、AND回路４６及び４７のどちらも
付勢されず、かくて記憶キー・オペレーシヨン全
体は遠隔のKIS装置で遂行されることになる。 このように、第１Ｂ図の回路は、遠隔のKIS装
置が記憶キーをアクセスすることを可能にし且つ
ローカルのKIS装置がローカル要求のための記憶
保護及びフラグ・バイトを検査することを可能に
することにより、任意のローカル要求に対する記
憶キー・オペレーシヨンがSC−０及びSC−１に
それぞれ設けられた２つのKIS装置の間で共有さ
れることを可能にする。 記憶要求コマンドと関連して、PSWキー・レ
ジスタ３１にPSWキーが受取られる。非ゼロ検
出回路３４はPSWキーがゼロでないとき非ゼ
ロ・キー出力を供給してアクセス禁止用AND回
路３６を条件付ける。もしPSWキーがゼロであ
れば、現要求は出力レジスタ２１中の記憶キー・
バイトの値に拘わりなく主記憶をアクセスするこ
とができる。かくて、ゼロに等しいPSWキーは
非ゼロ検出回路３４からの出力を禁止し、該回路
はこれに応じてAND回路３６を脱勢する。従つ
て、記憶保護回路によつてアクセスを禁止するこ
とはできないし、また記憶保護割込みも生ぜられ
ないのである。 比較器３２は、すべての要求について、PSW
キーと出力レジスタ２１中のアクセス・コード
（ACC）とを比較する。比較器３２はその両入力
キー・コードが等しくないとき出力を供給して
AND回路３３及び３７を条件付ける。AND回路
３３は出力レジスタ２１にセツトされているＦビ
ツトによつても条件付けられるので、AND回路
３３はキー不一致の間にＦビツトのセツト状態に
よつて付勢され、かくて非ゼロ・キーに対する禁
止信号をAND回路３６を介して出力する。従つ
て、このような要求については主記憶がアクセス
されることはなく、また記憶保護違反割込みが要
求を発したプロセツサへ通知される。 線３９上の書込要求信号は書込オペレーシヨン
のための各要求コマンドとともに供給される。こ
の書込要求信号はAND回路３７を条件付け、該
回路は比較器３２からのキー不一致出力によつて
も条件付けられるので、AND回路３７はキー不
一致の間に書込要求の非ゼロ・キーについてアク
セス禁止及びプロセツサ割込み出力をAND回路
３６を介して供給する。 第１Ａ図の配列から記憶キーを出力するすべて
の命令が主記憶をアクセスするわけではない。例
えば、或るCPが「記憶キー挿入」命令を実行す
る場合、１つのSPグループにある指定された記
憶キー・ロケーシヨンがKIS配列の出力レジスタ
２１へ出力され、そこからさらに前記CPへ送ら
れてこの命令によつて指定された汎用レジスタへ
挿入される。この場合、変更回路２６による変更
は全く行なわれないし、主記憶がアクセスされる
こともない。 同様に、IBMシステム／370の「参照ビツト・
リセツト」命令は、或るSPグループから出力レ
ジスタ２１へ指定された記憶キー・バイトを読出
し、変更回路２６により出力レジスタ２１中の
R′ビツトをリセツトし、そして出力レジスタ２
１の内容を選択されたSPグループの指定された
ロケーシヨンへ記憶するように機能する。この場
合も、記憶はアクセスされないのである。 さらに、「記憶キー設定」命令は、該命令で指
定された汎用レジスタ中の記憶キー・フイールド
を第１Ａ図のSSKバス５１を介してKIS配列の出
力レジスタ２１へ転送し、次いでこの出力レジス
タ２１の内容をこの命令で指定された他の汎用レ
ジスタ中のブロツク・アドレスによつて指示され
たKIS配列のロケーシヨンへ出力するように機能
する。

【図面の簡単な説明】

第１Ａ図及び第１Ｂ図は本発明の詳細な実施例
を示す図、第２図は第１Ａ図及び第１Ｂ図の実施
例を包含する多重処理システムを示す図、第３図
は第１Ａ図の実施例で記憶キーを見出すために使
用されるアドレスの様式及び記憶要求からこれら
のアドレス・ビツトを抽出する様式を示す図、第
４図はインタリーブ式主記憶の偶数及び奇数ペー
ジに対する記憶キーがインタリーブ式記憶キー配
列でどのように配置されるかということを示す
図、第５図はインタリーブ式主記憶の偶数及び奇
数ページに対する記憶キーが非インタリーブ式記
憶キー配列でどのように配置されるかということ
を示す図である。

Claims (1)

1. 【特許請求の範囲】 １ 記憶キーで保護される主記憶装置のために下
   記の(イ)乃至(ホ)を設けたことを特徴とする再構成可
   能な記憶保護配列。 (イ) それぞれが複数のキーを保持する複数の記憶
   保護グループ（SPグループ０〜１１）。 (ロ) 前記主記憶装置に対する要求アドレスを受取
   るアドレス・レジスタ１４Ｌ，１４Ｒ。 (ハ) 前記複数の記憶保護グループのそれぞれに設
   けられ、当該グループを前記主記憶装置の特定
   のアドレス・レンジに割当てる変更可能なレン
   ジ識別レジスタ１８。 (ニ) 前記複数の記憶保護グループのそれぞれに設
   けられ、前記アドレス・レジスタにおいて前記
   アドレス・レンジに対応する部分と前記レンジ
   識別レジスタの内容とを比較し、一致すると当
   該グループが選択されたことを示す比較器１
   ９。 (ホ) 前記複数の記憶保護グループのそれぞれに設
   けられ、前記比較器の制御のもとに、前記アド
   レス・レジスタの残りの部分に応答して当該グ
   ループから記憶キーを読出す手段１５，１６，
   １７。