JP2561261B2 - バッファ記憶アクセス方法 - Google Patents
バッファ記憶アクセス方法Info
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- JP2561261B2 JP2561261B2 JP62035357A JP3535787A JP2561261B2 JP 2561261 B2 JP2561261 B2 JP 2561261B2 JP 62035357 A JP62035357 A JP 62035357A JP 3535787 A JP3535787 A JP 3535787A JP 2561261 B2 JP2561261 B2 JP 2561261B2
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- JP
- Japan
- Prior art keywords
- address
- buffer storage
- data
- bank
- access
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
- G06F12/0851—Cache with interleaved addressing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバッファ記憶を有する記憶システムに係り、
特に複数の要求元が同時にバッファ記憶をアクセスする
場合に好適なバッファ記憶アクセス方法に関する。
特に複数の要求元が同時にバッファ記憶をアクセスする
場合に好適なバッファ記憶アクセス方法に関する。
バッファ記憶をもつ記憶システムにおいては、バッフ
ァ記憶装置を主記憶装置より小容量でかつ高速な記憶装
置とし、主記憶装置が保持する利用頻度の高い一部のデ
ータを該バッファ記憶装置に格納することにより、バッ
ファ記憶よりデータを高速に入手することができる。こ
のバッファ記憶は、データを保持するデータ部の他にバ
ッファ記憶アドレス部を備えている。バッファ記憶アド
レス部はデータ部が保持するデータのアドレスを保持
し、アクセスを要求するアドレスのデータがデータ部に
存在するかどうかを示す。
ァ記憶装置を主記憶装置より小容量でかつ高速な記憶装
置とし、主記憶装置が保持する利用頻度の高い一部のデ
ータを該バッファ記憶装置に格納することにより、バッ
ファ記憶よりデータを高速に入手することができる。こ
のバッファ記憶は、データを保持するデータ部の他にバ
ッファ記憶アドレス部を備えている。バッファ記憶アド
レス部はデータ部が保持するデータのアドレスを保持
し、アクセスを要求するアドレスのデータがデータ部に
存在するかどうかを示す。
この種バッファ記憶がパイプライン方式の命令処理装
置より直接アクセスされるような構成の場合、バッファ
記憶に対し、命令読出し、オペランド読出し及びオペラ
ンドストアの要求が独立に発行されるため、これらの要
求が同時に発生することがある。この場合、優先順位の
低い要求は待たされることなり、命令処理装置の処理性
能が低下する。これを改善する為に、特開昭59−48879
号公報はバッファ記憶のアドレス部とデータ部をそれぞ
れ独立にアクセス可能な命令読出し用とオペランド読出
し用に分割して構成する方法、更にストア用にアドレス
部を持つ方式を開示している。
置より直接アクセスされるような構成の場合、バッファ
記憶に対し、命令読出し、オペランド読出し及びオペラ
ンドストアの要求が独立に発行されるため、これらの要
求が同時に発生することがある。この場合、優先順位の
低い要求は待たされることなり、命令処理装置の処理性
能が低下する。これを改善する為に、特開昭59−48879
号公報はバッファ記憶のアドレス部とデータ部をそれぞ
れ独立にアクセス可能な命令読出し用とオペランド読出
し用に分割して構成する方法、更にストア用にアドレス
部を持つ方式を開示している。
また、命令処理装置により直接アクセスされるバッフ
ァ記憶と主記憶との間に中間バッファ記憶を追加する３
階層記憶方式の場合、通常、中間バッファには命令処理
装置の他に入出力制御装置が接続される為、これらの装
置からのアクセス要求が同時に発生することがあり、こ
の場合も上記と同様、優先順位の低い要求が待たされる
ことになる。更に、マルチプロセッサ構成時は複数の命
令処理装置及び複数の入出力制御装置が中間バッファに
接続される為、これらのアクセス要求の競合が増加す
る。これを改善する為に中間バッファを複数個持ち、各
々を独立に動作させることによりアクセス要求の競合を
減少させる方式も考えられている。
ァ記憶と主記憶との間に中間バッファ記憶を追加する３
階層記憶方式の場合、通常、中間バッファには命令処理
装置の他に入出力制御装置が接続される為、これらの装
置からのアクセス要求が同時に発生することがあり、こ
の場合も上記と同様、優先順位の低い要求が待たされる
ことになる。更に、マルチプロセッサ構成時は複数の命
令処理装置及び複数の入出力制御装置が中間バッファに
接続される為、これらのアクセス要求の競合が増加す
る。これを改善する為に中間バッファを複数個持ち、各
々を独立に動作させることによりアクセス要求の競合を
減少させる方式も考えられている。
上記従来技術はいずれもバッファ記憶を複数個持つこ
とにより、スループットを向、させるものであるが、物
量が増加する上に複数個のバッファ記憶の内容を一致さ
せるために複雑な制御が必要となるという問題があっ
た。
とにより、スループットを向、させるものであるが、物
量が増加する上に複数個のバッファ記憶の内容を一致さ
せるために複雑な制御が必要となるという問題があっ
た。
本発明の目的は物量の増加を最少におさえ、しかも比
較的単純な制御でバッファ記憶におけるアクセス競合の
減少を可能にするバッファ記憶アクセス方法を提供する
ことにある。
較的単純な制御でバッファ記憶におけるアクセス競合の
減少を可能にするバッファ記憶アクセス方法を提供する
ことにある。
本発明はバッファ記憶アドレス部を二つのバンクに分
割し、各バンクをブロック単位にインタリーブさせ、偶
数ブロックのアドレスと奇数ブロックのアドレスをバン
ク分けして登録し、バッファ記憶データ部も複数バンク
に分割し、各バンクをアクセス巾単位にインタリーブ
し、バッファ記憶アドレス部の各バンクが、バッファ記
憶データ部の各バンクをそれぞれアクセスできるように
する。
割し、各バンクをブロック単位にインタリーブさせ、偶
数ブロックのアドレスと奇数ブロックのアドレスをバン
ク分けして登録し、バッファ記憶データ部も複数バンク
に分割し、各バンクをアクセス巾単位にインタリーブ
し、バッファ記憶アドレス部の各バンクが、バッファ記
憶データ部の各バンクをそれぞれアクセスできるように
する。
複数の要求元がバッファ記憶アドレス部とデータ部の
異なるバンクをアクセスする場合は、複数の要求元のバ
ッファ記憶アクセスを同時に処理する。
異なるバンクをアクセスする場合は、複数の要求元のバ
ッファ記憶アクセスを同時に処理する。
初めに、第２図により従来のバッファ記憶におけるア
ドレス部とデータ部の構成例を説明する。
ドレス部とデータ部の構成例を説明する。
第２図（ａ）はバッファ記憶がバッファアドレス部１
と４バンクのデータ部20〜23により構成される例であ
る。データ部の各バンクのアクセス巾が８バイトの場
合、各バンクを８バイト単位にインタリーブさせる。第
１の要求元アドレス線30と第２の要求元アドレス線31は
独立にアドレス部１のアクセスを要求するが、アドレス
部１は一度に１つの要求しか処理できないので、両方の
要求が同時に発生すると、一方の要求が待たされること
になる。アドレス部１を参照した要求は、データ部アド
レス線40〜43によりデータ部20〜23をアクセスし、読出
しの場合は、第１の要求先に対するデータ線500,510,52
0,530と第２の要求元に対するデータ線501,511,521,531
上に各データ部のバンクから読出したデータを確定さ
せ、要求元へデータを転送する。
と４バンクのデータ部20〜23により構成される例であ
る。データ部の各バンクのアクセス巾が８バイトの場
合、各バンクを８バイト単位にインタリーブさせる。第
１の要求元アドレス線30と第２の要求元アドレス線31は
独立にアドレス部１のアクセスを要求するが、アドレス
部１は一度に１つの要求しか処理できないので、両方の
要求が同時に発生すると、一方の要求が待たされること
になる。アドレス部１を参照した要求は、データ部アド
レス線40〜43によりデータ部20〜23をアクセスし、読出
しの場合は、第１の要求先に対するデータ線500,510,52
0,530と第２の要求元に対するデータ線501,511,521,531
上に各データ部のバンクから読出したデータを確定さ
せ、要求元へデータを転送する。
第２図（ｂ）は第２図（ａ）のアドレス部を２面化し
た例で、アドレス部10は第１の要求元アドレス線30に接
続し、アドレス部11は第２の要求元アドレス線31に接続
する。データ部20〜23とデータ線500,510,520,530及び
データ線501,511,521,531の動作は、第２図（ａ）の場
合と同じである。アドレス部10と11は同一内容であり、
第１の要求元によりアドレス部10の参照と第２の要求元
によるアドレス部11の参照は独立に並行して行われ、各
要求元がアクセスするデータ部のバンクが異なれば、そ
れぞれデータ部アドレス線400,410,420,430とデータ部
アドレス線401,411,421,431は同時に異なるデータ部の
バンクをアクセス可能である。従って、第２図（ｂ）は
第２図（ａ）の方式に比べてアドレス部のスループット
が２倍に改善されるが、（ｂ）の方式の問題はアドレス
部の物量が２倍になる点である。
た例で、アドレス部10は第１の要求元アドレス線30に接
続し、アドレス部11は第２の要求元アドレス線31に接続
する。データ部20〜23とデータ線500,510,520,530及び
データ線501,511,521,531の動作は、第２図（ａ）の場
合と同じである。アドレス部10と11は同一内容であり、
第１の要求元によりアドレス部10の参照と第２の要求元
によるアドレス部11の参照は独立に並行して行われ、各
要求元がアクセスするデータ部のバンクが異なれば、そ
れぞれデータ部アドレス線400,410,420,430とデータ部
アドレス線401,411,421,431は同時に異なるデータ部の
バンクをアクセス可能である。従って、第２図（ｂ）は
第２図（ａ）の方式に比べてアドレス部のスループット
が２倍に改善されるが、（ｂ）の方式の問題はアドレス
部の物量が２倍になる点である。
次に、本発明の一実施例について説明する。第１図は
本発明の構成例を示したもので、第２図（ａ）のアドレ
ス部１を２バンクに分割し、各バンクをブロック単位に
インタリーブさせたものである。１ブロックを64バイト
とすると、偶数ブロックのアドレスをアドレス部12に登
録し、奇数ブロックのアドレスをアドレス部13に登録す
る。第１及び第２の要求元のアドレス線300,301及び31
0,311はそれぞれアドレス部12と13の両方に接線する。
第１の要求元のアドレスが偶数ブロックを指している場
合は、アドレス線300によりアドレス部12を参照し、奇
数ブロックを指している場合はアドレス線301によりア
ドレス部13を参照する。第２の要求元も同様に、偶数ブ
ロックの場合はアドレス線310によりアドレス部12を参
照し、奇数ブロックの場合はアドレス線311によりアド
レス部13を参照する。各アドレス部12,13の参照の結果
生成したデータ部アドレスはそれぞれデータ部アドレス
線400,410,420,430及びデータ部アドレス線401,411,42
1,431によりデータ部20〜23に入力され、同時に異なる
データ部のバンクをアクセスする。データ部20〜23及び
データ線500,510,520,530,501,511,521,531の動作は第
２図（ａ）及び（ｂ）と同じである。
本発明の構成例を示したもので、第２図（ａ）のアドレ
ス部１を２バンクに分割し、各バンクをブロック単位に
インタリーブさせたものである。１ブロックを64バイト
とすると、偶数ブロックのアドレスをアドレス部12に登
録し、奇数ブロックのアドレスをアドレス部13に登録す
る。第１及び第２の要求元のアドレス線300,301及び31
0,311はそれぞれアドレス部12と13の両方に接線する。
第１の要求元のアドレスが偶数ブロックを指している場
合は、アドレス線300によりアドレス部12を参照し、奇
数ブロックを指している場合はアドレス線301によりア
ドレス部13を参照する。第２の要求元も同様に、偶数ブ
ロックの場合はアドレス線310によりアドレス部12を参
照し、奇数ブロックの場合はアドレス線311によりアド
レス部13を参照する。各アドレス部12,13の参照の結果
生成したデータ部アドレスはそれぞれデータ部アドレス
線400,410,420,430及びデータ部アドレス線401,411,42
1,431によりデータ部20〜23に入力され、同時に異なる
データ部のバンクをアクセスする。データ部20〜23及び
データ線500,510,520,530,501,511,521,531の動作は第
２図（ａ）及び（ｂ）と同じである。
第１図の方式では、第１の要求元と第２の要求元のア
ドレスが異なるブロックを指定していれば、アドレス部
12,13を同時に参照可能である点で第２図（ａ）よりも
優れており、アドレス部12と13を合わせた物量が第２図
（ａ）のアドレス部１とほゞ同一である点で第２図
（ｂ）よりも優れている。
ドレスが異なるブロックを指定していれば、アドレス部
12,13を同時に参照可能である点で第２図（ａ）よりも
優れており、アドレス部12と13を合わせた物量が第２図
（ａ）のアドレス部１とほゞ同一である点で第２図
（ｂ）よりも優れている。
第１図のバッファ記憶アドレス部12,13とデータ部20,
21,22,23の詳細を第３図に示す。
21,22,23の詳細を第３図に示す。
第３図において、要求元アドレス線300,310及び301,3
11、アドレス部12及び13、データ部アドレス部400,410,
420,430及び401,411,421,431、データ部20〜23、データ
線500,510,520,530及び501,511,521,531は第１図と同一
である。
11、アドレス部12及び13、データ部アドレス部400,410,
420,430及び401,411,421,431、データ部20〜23、データ
線500,510,520,530及び501,511,521,531は第１図と同一
である。
アドレス部12はセレクタ120、アドレスレジスタ121、
アドレスアレイ1230〜1233、比較回路1250〜1253、ヒッ
ト・ロウ検出回路126及びデータ部アドレスレジスタ128
より構成される。アドレスアレイは４ロウ構成であり、
1230〜1233がそれぞれロウ０〜３に対応する。セレクタ
120は第１と第２の要求元アドレス線300,310の偶数ブロ
ックを指しているアドレスのうち優先順位の高い方を選
択し、アドレスレジスタ121に入力する。アドレスレジ
スタ121の出力は、アドレスアレイの各ロウ1230〜1233
及び各ロウの出力1240〜1243の比較回路1250〜1253に接
続される上位アドレス線1220とアドレスアレイの各ロウ
1230〜1233のアドレス入力に接続される下位アドレス線
1221及びデータ部アドレスレジスタ128の下位に接続さ
れる下位データ部アドレス線1222に分かれる。下位アド
レス線1221により、アドレスアレイの各ロウ1230〜1233
の該当カラムに保持されているアドレスがそれぞれ1240
〜1243に出力される。比較回路1250〜1253は上位アドレ
ス線1220のアドレスとアドレスアレイ1230〜1233から出
力されるアドレスを比較し、アドレスレジスタ121で示
すアドレスがアドレスアレイのいずれかに登録されてい
る場合、登録されているロウをヒット・ロウ検出回路12
6に伝える。ヒット・ロウ検出回路126はこれをエンコー
ドして、ロウ・アドレスを作成し、ロウ・アドレス線12
7によりデータ部アドレスレジスタ128の上位に入力す
る。この時、データ部アドレスレジスタ128の下位には
下位データアドレス線1222の内容が入力され、データ部
アドレスが確定する。
アドレスアレイ1230〜1233、比較回路1250〜1253、ヒッ
ト・ロウ検出回路126及びデータ部アドレスレジスタ128
より構成される。アドレスアレイは４ロウ構成であり、
1230〜1233がそれぞれロウ０〜３に対応する。セレクタ
120は第１と第２の要求元アドレス線300,310の偶数ブロ
ックを指しているアドレスのうち優先順位の高い方を選
択し、アドレスレジスタ121に入力する。アドレスレジ
スタ121の出力は、アドレスアレイの各ロウ1230〜1233
及び各ロウの出力1240〜1243の比較回路1250〜1253に接
続される上位アドレス線1220とアドレスアレイの各ロウ
1230〜1233のアドレス入力に接続される下位アドレス線
1221及びデータ部アドレスレジスタ128の下位に接続さ
れる下位データ部アドレス線1222に分かれる。下位アド
レス線1221により、アドレスアレイの各ロウ1230〜1233
の該当カラムに保持されているアドレスがそれぞれ1240
〜1243に出力される。比較回路1250〜1253は上位アドレ
ス線1220のアドレスとアドレスアレイ1230〜1233から出
力されるアドレスを比較し、アドレスレジスタ121で示
すアドレスがアドレスアレイのいずれかに登録されてい
る場合、登録されているロウをヒット・ロウ検出回路12
6に伝える。ヒット・ロウ検出回路126はこれをエンコー
ドして、ロウ・アドレスを作成し、ロウ・アドレス線12
7によりデータ部アドレスレジスタ128の上位に入力す
る。この時、データ部アドレスレジスタ128の下位には
下位データアドレス線1222の内容が入力され、データ部
アドレスが確定する。
アドレス部13の構成は上記アドレス部12と同様であ
る。このアドレス部13はアドレス部12と独立に動作し、
第１と第２の要求元アドレス線301,311の奇数ブロック
を指しているアドレスがアドレスアレイ1330〜1333のい
ずれかに登録されているかを調べる。登録されていれ
ば、データ部アドレスレジスタ138にデータ部アドレス
が確定する。
る。このアドレス部13はアドレス部12と独立に動作し、
第１と第２の要求元アドレス線301,311の奇数ブロック
を指しているアドレスがアドレスアレイ1330〜1333のい
ずれかに登録されているかを調べる。登録されていれ
ば、データ部アドレスレジスタ138にデータ部アドレス
が確定する。
アドレス部12と13のデータ部アドレスは、それぞれ各
データ部20〜23のセレクタ200,210,220,230へ入力さ
れ、各データ部のバンクをアクセスするのに用いられ
る。即ち、データ部20では、セレクタ200はアドレス部1
2と13のデータ部アドレス線400と401のデータ部アドレ
スのうち優先順位の高い方を選択してデータ部アドレス
レジスタ201に入力し、バンク０のデータアレイ202をア
クセスする。読出しの場合は、データアレイ202から読
出したデータをデータレジスタ203へ入力し、要求元へ
データ線500又は501により送出する。他のデータ部21〜
23の動作は、それぞれデータ部20と同様である。
データ部20〜23のセレクタ200,210,220,230へ入力さ
れ、各データ部のバンクをアクセスするのに用いられ
る。即ち、データ部20では、セレクタ200はアドレス部1
2と13のデータ部アドレス線400と401のデータ部アドレ
スのうち優先順位の高い方を選択してデータ部アドレス
レジスタ201に入力し、バンク０のデータアレイ202をア
クセスする。読出しの場合は、データアレイ202から読
出したデータをデータレジスタ203へ入力し、要求元へ
データ線500又は501により送出する。他のデータ部21〜
23の動作は、それぞれデータ部20と同様である。
以上の説明ではアドレス部12と13の優先順位とデータ
部20〜23の優先順位を別々に決定するように述べたが、
アドレス部12と13の優先順位を決定する時に同時にデー
タ部20〜23の優先順位も考慮し、２つは要求元が異なる
ブロックの異なる８バイトをアクセスする時のみアドレ
ス部12と13を同時に起動するように構成してもよい。
又、実施例では、要求元が２つでアドレス部を２面化
（偶数ブロック部と奇数ブロック部）の場合を説明した
が、一般にｍ個の要求元（ｍ２）、ｎ面のアドレス部
（ｎ２）に拡張することは容易である。
部20〜23の優先順位を別々に決定するように述べたが、
アドレス部12と13の優先順位を決定する時に同時にデー
タ部20〜23の優先順位も考慮し、２つは要求元が異なる
ブロックの異なる８バイトをアクセスする時のみアドレ
ス部12と13を同時に起動するように構成してもよい。
又、実施例では、要求元が２つでアドレス部を２面化
（偶数ブロック部と奇数ブロック部）の場合を説明した
が、一般にｍ個の要求元（ｍ２）、ｎ面のアドレス部
（ｎ２）に拡張することは容易である。
本発明によれば、バッファ記憶のアドレス部を複数の
バンクに分割し、各バンクをブロック単位にインタリー
ブし、該バッファ記憶アドレス部の各バンクが、バッフ
ァ記憶データ部のアクセス幅単位にインタリーブされた
各バンクをそれぞれアクセスするので、複数の要求元の
アドレスが指すブロックが異なる場合は同時に複数のア
ドレス部を参照することができ、物量を増加することな
くバンク記憶アドレス部におけるアクセスの競合を減少
させることができる。
バンクに分割し、各バンクをブロック単位にインタリー
ブし、該バッファ記憶アドレス部の各バンクが、バッフ
ァ記憶データ部のアクセス幅単位にインタリーブされた
各バンクをそれぞれアクセスするので、複数の要求元の
アドレスが指すブロックが異なる場合は同時に複数のア
ドレス部を参照することができ、物量を増加することな
くバンク記憶アドレス部におけるアクセスの競合を減少
させることができる。
第１図は本発明を適用したバッファ記憶の一実施例を示
す図、第２図（ａ）と（ｂ）は従来のバッファ記憶の構
成例を示す図、第３図は第１図の実施例の詳細構成を示
す図である。 300,301,310,311……要求元アドレス部、 12,13……バッファ記憶アドレス部、 400〜430,401〜431……データ部アドレス線、 20,21,22,23……バッファ記憶データ部、 500〜530,501〜531……データ線。
す図、第２図（ａ）と（ｂ）は従来のバッファ記憶の構
成例を示す図、第３図は第１図の実施例の詳細構成を示
す図である。 300,301,310,311……要求元アドレス部、 12,13……バッファ記憶アドレス部、 400〜430,401〜431……データ部アドレス線、 20,21,22,23……バッファ記憶データ部、 500〜530,501〜531……データ線。
Claims (1)
- 【請求項１】主記憶装置と、バッファ記憶アドレス部と
バッファデータ部とからなるバッファ記憶装置を有する
記憶システムにおけるバッファ記憶アクセス方法であっ
て、 前記バッファ記憶データ部は、複数のバンクに分割され
ており、前記主記憶装置に記憶されている所定のデータ
の一部を前記主記憶装置のデータの写しとしてある記憶
単位（以下ブロックという）ごとに前記複数のバンクに
わたって貯蔵して、各バンクをアクセス巾単位にインタ
ーリーブさせておき、 前記バッファ記憶アドレス部は、二つのバンクに分割さ
れており、前記ブロックのブロック単位にインターリー
ブしたアドレス番号が偶数であるか奇数であるによって
該各バンクにアドレス番号を登録して、該各バンクが前
記バッファ記憶データ部の各バンクをそれぞれアクセス
するようにし、 複数のアクセス要求元が、前記バッファ記憶アドレス部
に前記バッファ記憶データ部へのアクセス要求を発信
し、前記バッファ記憶アドレス部の各バンクが該要求を
受信すると、該要求が自バンクに登録されているブロッ
クであるかどうかをブロック単位のアドレス番号により
判断し、該アクセス要求を受けた前記バッファ記憶アド
レス部の各バンクが要求されたデータのある前記バッフ
ァ記憶データ部の所定のバンクをアクセスし、 前記複数のデータアクセス要求元が前記バッファ記憶ア
ドレス部の分割された異なるバンクにアクセスし、さら
に該バッファ記憶アドレス部のそれぞれのバンクが前記
バッファ記憶データ部のバンクの異なるバンクをアクセ
スする場合は複数のアクセス要求元のデータアクセスを
同時に行い、 前記複数のアクセス要求元が前記バッファ記憶アドレス
部の分割された異なるバンクにアクセスし、さらに該バ
ッファ記憶アドレス部のそれぞれのバンクが前記バッフ
ァ記憶データ部のバンクの同じバンクをアクセスしよう
とする場合には予め決められた前記バッファ記憶アドレ
ス部の優先順位によりデータアクセスを行うことを特徴
とするバッファ記憶アクセス方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62035357A JP2561261B2 (ja) | 1987-02-18 | 1987-02-18 | バッファ記憶アクセス方法 |
| DE3851241T DE3851241T2 (de) | 1987-02-18 | 1988-01-19 | Speicheranordnung. |
| EP88100696A EP0279189B1 (en) | 1987-02-18 | 1988-01-19 | Storage system |
| US07/148,859 US4949244A (en) | 1987-02-18 | 1988-01-27 | Storage system |
| US07/562,255 US5070444A (en) | 1987-02-18 | 1990-08-03 | Storage system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62035357A JP2561261B2 (ja) | 1987-02-18 | 1987-02-18 | バッファ記憶アクセス方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63201851A JPS63201851A (ja) | 1988-08-19 |
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