JP4336848B2 - マルチポートキャッシュメモリ及びマルチポートキャッシュメモリのアクセス制御方式 - Google Patents
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Description
100−0、100−1、800−0、800−1、900−0、900−1、1000−0、1000−1、1100−0、1100−1:アクセスアドレス
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103−0、103−1、803−0、803−1:ブロック部(Block)
104−0、104−1:インデックス部下位ビット
110−0、110−1,110−2,110−3、910−0、910−1、1010−0、1010−1、1110−0、1110−1:アドレスアレイ(AA)
111−0、111−1、111−2、111−3:タグ情報
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121−0、121−1、121−2、121−3、921−0、921−1、1021−0、1021−1、1121−0、1121−1:キャッシュヒット判定信号
140−0、140−1、140−2、806−0、806−1、807−0、807−1、940:比較器
141−0:タグ部一致判定信号
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150:選択制御信号生成回路
151−0、151−1、151−2、151−3:アドレス情報選択制御信号
160−0、160−1、160−2、160−3、860−0、860−1、860−2、860−3、960−0、960−1、960−2、960−3:セレクタ
161−0、161−1、161−2、161−3:選択されたタグ部
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170−0、170−1、170−2、170−3、870−0、870−1、870−2、870−3、970−0、970−1、970−2、970−3、1070−0、1070−1、1170−0:データアレイ(DA)
171−0、171−1、171−2、171−3、871−0、871−1、871−2、871−3:キャッシュブロックデータ
180−0、180−1:バンク選択回路
190−0、190−1:選択回路
191−0、191−1:ターゲットデータ
500:ロウ(ROW)デコーダ
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600−a、600−b、・・・、600−n、700−a、700−b、・・・、700−n:ロウ(ROW)デコーダ
610−0a、610−1a、610−0b、610−1b、・・・、610−0n、610−1n、710−0a、710−1a、710−0b、710−1b、・・・、710−0n、710−1n:ワード線ドライバ
620−0a、620−1a、620−0b、620−1b、・・・、620−0n、620、720−0a、720−1a、720−0b、720−1b、・・・、720−0n、720:メモリセルアレイ
621−0a、622−0a、621−1a、622−1b、621−0b、622−0b、621−1b、622−1b、・・・、621−0n、622−0n、621−1n、622−1n、721−0a、722−0a、721−1a、722−1b、721−0b、722−0b、721−1b、722−1b、・・・、721−0n、722−0n、721−1n、722−1n:ビット線
630、730:カラム(COLUMN)デコーダ
650−0、650−1、750−0、750−1:カラムセレクタ
660−0a、660−1a、660−0b、660−1b、・・・、660−0n、660−1n、760−0a、760−1a、760−0b、760−1b、・・・、760−0n、760−1n:ラッチ(Latch)型センスアンプ
701−0a、701−1a、701−0b、701−1b、・・・、701−0n、701−1n:ラッチ型センスアンプからの出力
804−0、804−1:インデックス部下位ビット
805−0、805−1:ラッチ
808−0、808−1:タグ部一致判定信号
809−0、809−1:インデックス部一致判定信号
850:選択制御信号生成回路
851−0、851−1、851−2、851−3:セレクタ選択制御信号
852−0、852−1、852−2、852−3:ホールド信号
875−0、875−1、875−2、875−3:ホールドラッチ(Hold Latch)
876−0、876−1、876−2、876−3:キャッシュブロックデータセレクタ
877−0、877−1、877−2、877−3:キャッシュブロックデータ
878−0、878−1、878−2、878−3:データ
880−0、880−1:バンク選択回路
890−0、890−1:選択回路
903−0、903−1:下位ビットを除くブロック部とインデックス部とを合わせたアドレス
904−0、904−1:ブロック部下位ビット
912:登録タグアドレス更新情報
930−0、930−1:デコーダ
931−0、931−1:デコード信号
941:比較結果信号
950:選択制御信号生成回路
951−0、951−1、951−2、951−3:アドレス情報選択制御信号
961−0、961−1、961−2、961−3:読み出しアドレス
971−0、971−1、971−2、971−3:読み出しデータ
980−0、980−1:セレクタ
981−0、981−1:ターゲットデータ
1003−0、1003−1:インデックス部とブロック部を合わせたアドレス
1011−0、1011−1:登録アドレス
1012:登録タグ更新データ
1071−0、1071−1:ターゲットデータ
1072、1172:ライトデータ/フィルデータ
1103−0、1103−1:インデックス部及びブロック部を合わせたアドレス
1111−0、1111−1:登録アドレス
1112:登録タグ更新データ
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1200、1210、1300、1310:インバータ
1220−0、1220−1:スイッチングトランジスタ
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Claims (7)
- キャッシュメモリの構成要素であるデータアレイに登録されているキャッシュブロックデータを、複数のアクセスアドレスにより索引し、前記複数のアクセスアドレスに対応したそれぞれのターゲットデータの読み出し処理を同時に行う、マルチポートキャッシュメモリであって、
前記アクセスアドレスはタグ部とインデックス部とブロック部を有するものであり、
アドレスアレイとデータアレイを、前記アクセスアドレスのインデックス部下位ビットにより一意に識別できる複数のバンクに分割し、
前記複数のアクセスアドレスのタグ部が互いに一致し、かつ、前記複数のアクセスアドレスのインデックス部が互いに一致した場合に、アクセスアドレスのインデックス部下位ビットにより一意に識別できるバンクのデータアレイから、ヒットした1つのキャッシュブロックデータを読み出した上で、当該1つのキャッシュブロックデータから、各アクセスアドレス毎に、当該アクセスアドレスのブロック部に対応するターゲットデータをそれぞれ選択することを特徴とするマルチポートキャッシュメモリ。 - セットアソシアティブ方式のキャッシュメモリであることを特徴とする請求項1に記載のマルチポートキャッシュメモリ。
- 演算の対象となる値や変数を記憶するオペランドキャッシュメモリであることを特徴とする請求項1又は請求項2に記載のマルチポートキャッシュメモリ。
- キャッシュメモリの構成要素であるデータアレイに登録されているキャッシュブロックデータを、複数のアクセスアドレスにより索引し、前記複数のアクセスアドレスに対応したそれぞれのターゲットデータの読み出し処理を同時に行う、マルチポートキャッシュメモリであって、
前記キャッシュメモリは複数のセットからなるセットアソシアティブ方式であり、
前記アクセスアドレスはタグ部とインデックス部とブロック部を有するものであり、
アドレスアレイとデータアレイを、前記アクセスアドレスのインデックス部下位ビットにより一意に識別できる複数のバンクに分割し、
前記複数のアクセスアドレスのタグ部が互いに一致せず、かつ、前記複数のアクセスアドレスのインデックス部が互いに一致した場合に、アクセスアドレスのインデックス部下位ビットにより一意に識別できるバンク内の各セットのデータアレイから、セット毎にそれぞれ1つづつのキャッシュブロックデータを読み出した上で、当該読み出した複数のキャッシュブロックデータから、各アクセスアドレス毎に、当該アクセスアドレスにヒットするキャッシュブロックデータをそれぞれ選択し、各アクセスアドレス毎に選択したキャッシュブロックデータから、当該アクセスアドレスのブロック部に対応するターゲットデータをそれぞれ選択することを特徴とするマルチポートキャッシュメモリ。 - ロウデコーダ、ワード線ドライバ、メモリセルアレイ及びラッチ型センスアンプを備えるSRAMを複数配置し、前記SRAMのラッチ型センスアンプのビット幅をキャッシュメモリのターゲットデータ幅と一致させると共に、前記SRAMをキャッシュブロックデータ幅に一致させるのに必要な数だけ有し、全てのSRAMのラッチ型センスアンプを通過した信号を、キャッシュブロックデータとして、複数のバンクに分割した各データアレイの読み出しデータとして使用するように構成した、請求項1又は請求項4に記載のマルチポートキャッシュメモリ。
- キャッシュメモリの構成要素であるデータアレイに登録されているキャッシュブロックデータを、複数のアクセスアドレスにより索引し、前記複数のアクセスアドレスに対応したそれぞれのターゲットデータの読み出し処理を同時に行う、マルチポートキャッシュメモリのアクセス制御方式であって、
前記アクセスアドレスはタグ部とインデックス部とブロック部を有するものであり、
アドレスアレイとデータアレイを、前記アクセスアドレスのインデックス部下位ビットにより一意に識別できる複数のバンクに分割し、
前記複数のアクセスアドレスのタグ部が互いに一致し、かつ、前記複数のアクセスアドレスのインデックス部が互いに一致した場合に、アクセスアドレスのインデックス部下位ビットにより一意に識別できるバンクのデータアレイから、ヒットした1つのキャッシュブロックデータを読み出した上で、当該1つのキャッシュブロックデータから、各アクセスアドレス毎に、当該アクセスアドレスのブロック部に対応するターゲットデータをそれぞれ選択することを特徴とするマルチポートキャッシュメモリのアクセス制御方式。 - キャッシュメモリの構成要素であるデータアレイに登録されているキャッシュブロックデータを、複数のアクセスアドレスにより索引し、前記複数のアクセスアドレスに対応したそれぞれのターゲットデータの読み出し処理を同時に行う、マルチポートキャッシュメモリのアクセス制御方式であって、
前記キャッシュメモリは複数のセットからなるセットアソシアティブ方式であり、前記アクセスアドレスはタグ部とインデックス部とブロック部を有するものであり、
アドレスアレイとデータアレイを、前記アクセスアドレスのインデックス部下位ビットにより一意に識別できる複数のバンクに分割し、
前記複数のアクセスアドレスのタグ部が互いに一致せず、かつ、前記複数のアクセスアドレスのインデックス部が互いに一致した場合に、アクセスアドレスのインデックス部下位ビットにより一意に識別できるバンク内の各セットのデータアレイから、セット毎にそれぞれ1つづつのキャッシュブロックデータを読み出した上で、当該読み出した複数のキャッシュブロックデータから、各アクセスアドレス毎に、当該アクセスアドレスにヒットするキャッシュブロックデータをそれぞれ選択し、各アクセスアドレス毎に選択したキャッシュブロックデータから、当該アクセスアドレスのブロック部に対応するターゲットデータをそれぞれ選択することを特徴とするマルチポートキャッシュメモリのアクセス制御方式。
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JP2008046685A (ja) * | 2006-08-10 | 2008-02-28 | Fujitsu Ltd | 二重化システム及び系切り換え方法 |
JP2008097572A (ja) * | 2006-09-11 | 2008-04-24 | Matsushita Electric Ind Co Ltd | 演算装置、コンピュータシステム、および携帯機器 |
US8027218B2 (en) * | 2006-10-13 | 2011-09-27 | Marvell World Trade Ltd. | Processor instruction cache with dual-read modes |
US7787324B2 (en) * | 2006-10-13 | 2010-08-31 | Marvell World Trade Ltd. | Processor instruction cache with dual-read modes |
KR100850515B1 (ko) * | 2007-01-24 | 2008-08-05 | 삼성전자주식회사 | 멀티레벨 셀 플래시 메모리를 갖는 메모리 시스템 및그것의 프로그램 방법 |
US8036061B2 (en) * | 2009-02-13 | 2011-10-11 | Apple Inc. | Integrated circuit with multiported memory supercell and data path switching circuitry |
JP5493954B2 (ja) * | 2010-02-10 | 2014-05-14 | 富士通株式会社 | キャッシュシステム |
KR101635395B1 (ko) | 2010-03-10 | 2016-07-01 | 삼성전자주식회사 | 멀티포트 데이터 캐시 장치 및 멀티포트 데이터 캐시 장치의 제어 방법 |
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US9189295B2 (en) * | 2011-12-01 | 2015-11-17 | Oracle International Corporation | Generating an ordered sequence in a database system using multiple interleaved caches |
US9141609B2 (en) * | 2011-12-01 | 2015-09-22 | Oracle International Corporation | Reducing sequence cache latch contention in a database system |
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US8868604B2 (en) | 2012-09-26 | 2014-10-21 | Oracle International Corporation | Methods and apparatus for implementing Semi-distributed Lock Management |
US9612970B2 (en) * | 2014-07-17 | 2017-04-04 | Qualcomm Incorporated | Method and apparatus for flexible cache partitioning by sets and ways into component caches |
WO2018175262A1 (en) * | 2017-03-21 | 2018-09-27 | Tora Holdings, Inc. | Secure order matching by distributing data and processing across multiple segregated computation nodes |
Family Cites Families (6)
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---|---|---|---|---|
JP2561261B2 (ja) | 1987-02-18 | 1996-12-04 | 株式会社日立製作所 | バッファ記憶アクセス方法 |
JPH06139144A (ja) | 1992-10-26 | 1994-05-20 | Nec Corp | キャッシュメモリ回路 |
JP3498673B2 (ja) * | 2000-04-05 | 2004-02-16 | 日本電気株式会社 | 記憶装置 |
US20020108021A1 (en) * | 2001-02-08 | 2002-08-08 | Syed Moinul I. | High performance cache and method for operating same |
US7219185B2 (en) * | 2004-04-22 | 2007-05-15 | International Business Machines Corporation | Apparatus and method for selecting instructions for execution based on bank prediction of a multi-bank cache |
US8886895B2 (en) * | 2004-09-14 | 2014-11-11 | Freescale Semiconductor, Inc. | System and method for fetching information in response to hazard indication information |
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