JPH077355B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、情報処理装置に関し、特に、比較的容量が大
きく且つ所定サイズの複数のブロックに分割された主メ
モリと、主メモリに比較して容量が小さく且つ高速処理
の可能なキャッシュメモリとを備えるハイラーキシステ
ムに適用して好適な情報処理装置に関する。

（従来の技術） 第５図は、従来の情報処理装置の概略構成図で、キャッ
シュメモリを用いたマイクロプロセッサシステムを例示
するものである。また、第６図は、第５図のキャッシュ
メモリの詳細を示すものである。

第５図及び第６図に示すように、キャッシュメモリ54は
ディレクトリ部55とデータメモリ部56とを有する。この
メモリ54はアドレスバス52及びデータバス53を通じてプ
ロセッサ51に接続され、且つアドレスバス57とデータバ
ス58を通じてシステムバス59に接続されている。なお、
システムバス59にはアドレスバス60とデータバス61を介
して主記憶装置64が、またアドレスバス62とデータバス
63を通じて1/O装置65がそれぞれ接続されている。今、
主記憶装置64の領域を所定サイズの単位毎に分割し、そ
れらをそれぞれブロックと呼ぶ。これらの各ブロックに
収納されるデータをデータブロックと呼び、このデータ
ブロック単位で主記憶装置64の内容をキャッシュメモリ
54に格納したり、キャッシュメモリ54の内容を主記憶装
置64に追い出しする。これらの各ブロックには、主記憶
装置64のアドレスに対応するブロック番号が付加されて
いる。これらのブロック番号をタグ情報と呼ぶ。主記憶
装置64の各ブロックをキャッシュメモリ54上にマッピン
グする場合、キャッシュメモリ54のデータメモリ部56に
各ブロック内のデータブロックを格納し、ディレクトリ
部55のタグ情報部66にはタグ情報を格納し、タグ有効ビ
ット部67にはそのタグ情報の有効性を示すバリッドビッ
トが格納される。

さて、かかる構成においてプロセッサ51によるデータの
アクセスは次のようにして行われる。即ち、第６図にお
いて、要求データのアドレス情報をキャッシュメモリ54
に入力する。キャッシュメモリ54は、そのアドレス情報
を基にして、タグ情報部66にあるタグ情報を検索する。
この動作は、比較器68で、プロセッサ51からアドレスバ
ス52に送出されるアドレスと、タグ情報部66から出力さ
れるタグ情報とを比較器68で比較することによって行な
われる。比較器68からのヒット／ミスヒット出力69によ
ってその検索結果が得られる。そして、タグ情報部66に
アドレス情報に一致するタグ情報が存在した場合、これ
をヒットしたといい、プロセッサ51は該当するデータを
アクセスする。これに対して、一致するタグ情報が存在
しない場合、ミスヒットしたといい、この場合は、プロ
セッサ51の要求するデータがキャッシュメモリ54上に存
在しない。この場合には、要求するデータが格納されて
いる主記憶装置64上のブロックのデータをキャッシュメ
モリ54（データメモリ部56）の空きブロックに格納する
トラップ処理を行なう。このとき、キャッシュメモリ54
（データメモリ部56）に空きブロックが存在しない場合
には、キャッシュメモリ54（データメモリ部56）のブロ
ックのうちの不要データを格納しているブロックからそ
の不要データを主記憶装置64に追い出して空きブロック
を作り、その空きブロックに主記憶装置64から必要なブ
ロックのデータを転送し格納する。

さて、主記憶装置64上のブロックをキャッシュメモリ54
に割り付ける方法には、フルアソシアティブ方式、ダイ
レクトマッピング方式及びセットアソシアティブ方式等
が知られている。ここでは、ダイレクトマッピング方式
を取り上げて説明する。ダイレクトマッピング方式は、
主記憶装置64上のブロックをキャッシュメモリ54上の特
定のブロックにマッピングするものである。

第７図は、32ビットのマイクロプロセッサによって駆動
されるキャッシュメモリであって、ダイレクトマッピン
グ方式のキャッシュメモリの構成例を示すブロック図で
ある。ここで、マイクロプロセッサのアドレスレジスタ
75等に出力するアドレスa0〜a31はバイトアドレスであ
るとする。ここで、１ワードが32ビットなので、ワード
へのアクセスはアドレスの上位の30ビットを使い、下位
ビットで１ワードを構成する４個のバイトデータ中の１
個を設定する。よって、第７図でのワードのアクセスに
a31〜a2の30ビットを使用している。１データブロック
は、データメモリ部56で４ワード（16バイト）、ディレ
クトリ部55で18ビット（タグ情報に17ビット、バリッド
ビットに１ビット）の構成になっている。つまり、デー
タブロックサイズは４ワード（４サブブロック）になっ
ている。また、ブロックのエントリ数は2¹¹＝2048個に
なっている。さて、第７図において、データメモリ部56
には書き込みバッファ70を通じてデータの書込みが行な
われ、データメモリ部56から読み出しバッファ71を介し
てデータの読出しが行なわれる。一方、ディレクトリ部
55には書き込みバッファ72を通じてバリッドビットライ
トデータ77の書込みが行なわれ、ディレクトリ部55から
読み出しバッファ73を介してデータの読出しが行なわれ
る。ディレクトリ部55から読出したデータのうち、タグ
有効ビット部67からの読出したデータは、バリッドビッ
ト74として取り出されて比較器68に与えられる。

さて、かかる構成において、次に、マイクロプロセッサ
がこのキャッシュメモリ54からデータの読出しを行なう
場合の動作を説明する。

先ず、マイクロプロセッサからアドレスa31〜a2をアド
レスレジスタ75を通じてキャッシュメモリ54に入力す
る。このアドレス中のアドレスa14〜a4でブロックのエ
ントリナンバーを指定する。指定されたエントリナンバ
ーのブロックのデータ32ビット、タグ情報17ビット、バ
リットビット１ビットがリードされる。このとき、１ブ
ロックを構成する４ワードの中から１ワードを指定する
が、これはアドレスa3、a2で行なう。次に、比較器68
で、アドレスa31〜a15と、リードしたタグ情報の17ビッ
トとを比較する。

この比較の結果が一致し、且つリードしたバリッドビッ
ト74が“1"で有効であるときには、ヒットしたことにな
り、比較器68からのヒット／ミスヒット出力69に基づい
てマイクロプロセッサはリードしたデータをそのまま使
用する。

これに対して、比較の結果が不一致、またはバリッドビ
ット74が“0"であった場合は、ミスヒットとなる。この
ため、マイクロプロセッサは、比較器68からのヒット／
ミスヒット出力69に基づいて、トラップ処理に入る。こ
の処理の後に要求するデータをアクセスする。

以上の方式によれば、第１表に示すように、 エントリナンバー（データメモリ部56のロウアドレス）
とアドレスa14〜a4で表わされる値とがダイレクトに一
致しているのが分かる。

（発明が解決しようとする課題） 従来の情報処理装置は以上のように構成されている。こ
のため、従来のキャッシュメモリにおいては１度に１ワ
ードのアクセスしかできず、任意の複数ワードのアクセ
スを１度に行なうことができない。このため、キャッシ
ュメモリを駆動するマイクロプロセッサにおいて、１回
のアクセスで任意の複数ワードをアクセスして処理速度
の向上を図る等の応用ができず、処理の高速化のネック
になっていた。

本発明は、上記に鑑みてなされたもので、その目的は、
１回のアクセスでキャッシュメモリから複数個のデータ
の読み出しを可能として、処理の高速化を実現した情報
処理装置を提供することにある。

〔発明の構成〕

（課題を解決するための手段） 本発明の第１の情報処理装置は、格納されたデータが複
数のデータブロックに分割されており、前記各データブ
ロックはそれぞれ複数のサブブロックに分割されている
主メモリと、その主メモリとの間でデータを前記データ
ブロック単位で相互に転送し合うキャッシュメモリであ
って、自己が格納する複数の前記データブロックのうち
のある１つのデータブロック中における、自己に入力さ
れたアドレスに対応する読み出し対象としての複数のサ
ブブロックを、前記読み出し対象としての複数のサブブ
ロックのアドレスが連続するか否かに拘りなく、複数の
ポートからそれぞれ出力可能である、キャッシュメモリ
と、複数のデータブロックのアドレスに対応する１つの
対応データブロックが前記キャッシュメモリに存するか
否かを判断する判断手段と、前記判断手段が前記キャッ
シュメモリ中に前記１つの対応データブロックが存する
と判断したときに、その１つの対応データブロック中の
複数のサブブロックのうちの複数のサブブロックのアド
レスに対応する複数のサブブロックを、それらの複数の
サブブロックのアドレスが連続するか否かに拘わりな
く、前記キャッシュメモリからそれぞれ読み出す第１読
出手段と、前記判断手段が前記キャッシュメモリ中に前
記１つの対応データブロックが存しないと判断したとき
に、その１つの対応データブロックを前記主メモリから
前記キャッシュメモリに転送し、この後に前記１つの対
応データブロック中の複数のサブブロックのうちの複数
の前記サブブロックのアドレスに対応する複数のサブブ
ロックを、それらの複数のサブブロックアドレスが連続
するか否かに拘わりなく、前記キャッシュメモリからそ
れぞれ読み出す第２読出手段と、を備えるものとして構
成される。

本発明の第２の情報処理装置は、格納されたデータが複
数のデータブロックに分割されており、前記各データブ
ロックはそれぞれ複数のサブブロックに分割されている
主メモリと、その主メモリとの間でデータを前記データ
ブロック単位で相互に転送し合うキャッシュメモリであ
って、自己が格納する複数の前記データブロックのうち
の任意数のデータブロック中における任意数のサブブロ
ックを、自己に入力されたアドレスに基づいて、複数の
データブロックのアドレスが連続するか否かに拘わりな
く且つ同一のデータブロック中における複数のサブブロ
ックのアドレスが連続するか否かに拘りなく、複数のポ
ートからそれそれ出力可能である、キャッシュメモリ
と、複数のデータブロックのアドレスに対応する任意数
の対応データブロックの全てが前記キャッシュメモリに
存するか否かを判断する判断手段と、前記判断手段が前
記キャッシュメモリ中に前記対応データブロックの全て
が存すると判断したときに、それらの任意数の対応デー
タブロック中の複数のサブブロックのうちの任意数のサ
ブブロックのアドレスに対応する任意数のサブブロック
を前記キャッシュメモリから読み出す第１読出手段と、
前記判断手段が前記キャッシュメモリ中に複数の前記対
応データブロックのうちの１つでもが存しないと判断し
たときに、存しないと判断された任意数のデータブロッ
クを前記主メモリから前記キャッシュメモリに転送し、
この後に前記キャッシュメモリ中の任意数の各データブ
ロック中の任意数のサブブロックのうちの前記サブブロ
ックのアドレスに対応する任意数のサブブロックを前記
キャッシュメモリから読み出す第２読出手段と、を備え
るものとして構成される。

（作用） 本発明の第１の情報処理装置においては、データブロッ
クアドレスに対応する対応データブロックがキャッシュ
メモリに存するか否かが判断手段で判断される。存する
と判断されれば、第１読出手段が、その対応データブロ
ックのサブブロックのうちのサブブロックアドレスに対
応する複数のサブブロックをキャッシュメモリから読み
出す。存しないと判断されれば、第２読出手段が、主メ
モリからキャッシュメモリに、対応データブロックを転
送した後に、第１読出手段と同様に、複数のサブブロッ
クを読み出す。

本発明の第２の情報処理装置においては、データブロッ
クアドレスに対応する複数の対応データブロックの全て
がキャッシュメモリに存するか否かが判断手段によって
判断される。存すると判断されれば、各対応データブロ
ックからサブブロックアドレスに対応するサブブロック
がキャッシュメモリから第１読出手段によって読み出さ
れる。対応データブロックのうちの１つでも存しないと
判断されれば、第２読出手段が存しないと判断したデー
タブロックを主メモリからキャッシュメモリに転送し、
その後に、すべての対応データブロック中の対応サブブ
ロックをキャッシュメモリから読み出す。

（実施例） 以下、図面を参照しながら本発明の実施例を説明する。

第１図は、本発明の一実施例に係る情報処理装置のブロ
ック図で、特に、デュアルポートのメモリをキャッシュ
メモリ54として用いた場合を例示するものである。第１
図において、アドレスレジスタ75Aはデータメモリ部56
のポート１へのアドレスp1a3、p1a2を与える。また、ア
ドレスレジスタ75Bはデータメモリ部56のポート２への
アドレスp2a3、p2a2を与える。また、アドレスレジスタ
75Cはブロックのエントリナンバーを指定するアドレスa
14〜a4をディレクトリ部55に与える。また、アドレスレ
ジスタ75Dはアドレスa31〜a15の17ビットのデータを比
較器68に与える。一方、アドレスレジスタ75Dは、この
データ（アレドスa31〜a15）を、書き込みバッファ72を
通じて、バリッドビットライトデータ77と共に都合18ビ
ットとしてディレクトリ部55のタグ情報部66に与える。
また、読み出しバッファ76はデータメモリ部56のポート
２のデータ読出しに用いられる。

さて、かかる構成の装置は次のように動作する。即ち、
マイクロプロセッサから、２つのワードを指定するため
のアドレスとして、アドレスa31〜a4なる共通アドレス
が、アドレスレジスタ75C及びアドレスレジスタ75Dを通
じてディレクトリ部55に入力され、且つデータメモリ部
56のポートを指定するアドレスp1a3、p1a2;p2a3、p2a2
がアドレスレジスタ75A及びアドレスレジスタ75Bを通じ
てデータメモリ部56に入力される。そして、デュアルポ
ート構成のデータメモリ部56のポート１のデータ指定は
アドレスp1a3、p1a2で行なわれ、ポート２のデータ指定
はアドレスp2a3、p2a2にて行なう。ここにおいても、１
度にリードできるワードは同一ブロック内のものに限ら
れているので、キャッシュミス検出機能及びリプレイス
機能等は従来と同じでよい。

第２図は、本発明の第２の実施例に係る情報処理装置の
ブロック図である。この第２図が第１図の構成と異なる
点は、第１図では１ブロック４ワードの2048エントリ構
成であったものを、第２図では１ブロック８ワードの10
24エントリ構成とした点にある。ちなみに、アドレスレ
ジスタ75Aとアドレスレジスタ75Bは、データメモリ部56
にそれぞれポート１のアドレスp1a4〜p1a2とポート２の
アドレスp2a4〜p2a2を与える。また、アドレスレジスタ
75Cはアドレスa14〜a5でブロックのエントリナンバーを
指定するアドレスをディレクトリ部55に与える。

第１図の構成では同時にリードできるワードは、４個の
ワードのうちの２個であったが、本実施例の構成では８
個のワードのうちの２個となり、プログラムの自由度が
大きくなるという利点がある。

なお、第１図及び第２図中の各データメモリ部56は、共
に、リードポートが２ポートで、ライトポートが１ポー
トであり、さらにリードとライトは同時にできないが、
１度に同一ブロック内のデータであれば、任意の２個の
データをリードすることができる。

第１図及び第２図において、キャッシュメモリ54として
３ポート以上の出力ポートのものを用いることもでき
る。この場合には、それらのポート数に応じた数のワー
ドを読み出すことができる。

第３図は、本発明の第３の実施例に係る情報処理装置の
ブロック図である。第３図の装置と先の第１及び第２の
実施例との異なる点は、データメモリ部56のリードポー
トを２ポート構造とした第１及び第２実施例に対し、デ
ータメモリ部56だけでなく、ディレクトリ部55もリード
ポートを２ポート構成とした点にある。同第３図におい
て、アドレスレジスタ75Cとアドレスレジスタ75Eはディ
レクトリ部55にそれぞれポート１のアドレスp1a14〜p1a
4とポート２のアドレスp2a14〜p2a4を与える。また、ア
ドレスレジスタ75D及びアドレスレジスタ75Fは、それぞ
れ比較器68と比較器68Bにポート１のアドレスp1a31〜p1
a15とポート２のアドレスp2a31〜p2a15与える。ちなみ
に、比較器68Bは、ディレクトリ部55から読み出しバッ
ファ73Bを通じてディレクトリ部55のポート２のデータ
をもらい、ヒット／ミスヒット出力69Bを出力する。

以上のような構成とした結果、同身にリードできるワー
ドは、同一ブロック内のものに限られることなく、任意
のブロックから選んでリードすることができる。また、
この場合、キャッシュミス検出のために比較器68と比較
器68Bが２系統で作用する。これは、同時にリードした
データが共にキャッシュメモリ54に存在し、ヒット／ミ
スヒット出力69及びヒット／ミスヒット出力69Bがいず
れも“1"になった場合のみをよしとするためである。そ
して、少なくともいずれか一方が、“0"となった場合に
は、リブレース等のトラップ処理を行なわせる。

この第３図において、各データブロックから複数のワー
ドを読み出すように構成することもできる。

第４図は、第１図から第３図に示した本発明の各実施例
に適用される32ビットマイクロプロセッサの処理ブロッ
クダイアグラムを示すものである。ここでは、キャッシ
ュメモリ54はデータキャッシュと命令キャッシュとに分
離し、データキャッシュのみを第１図〜第３図の如く構
成した場合について用いるマイクロプロセッサを示す。
なお、命令キャッシュもデータキャッシュと同様に構成
してもよいのは当然である。第４図において、命令キャ
ッシュユニット３はシステムバス59にデータバス39Aと
アドレスバス3Bで接続され、且つ命令デコードタイミン
グ発生レジスタアドレス発生ユニット５に命令を与える
ように構成されている。命令デコードタイミング発生エ
ジスタアドレス発生ユニット５は、コントロール信号を
発生すると共に、アドレス生成ユニット６にプログラム
カウンタの相対ジャンプのためのディスプレイスメント
を与え、さらにワーキングレジスタ８にレジスタアドレ
スを与え、そして、セレクタ15を介して演算ユニット７
にイシィディエイトデータを与える。ワーキンクレジス
タ８は、読出しレジスタ9,10を通じて、アドレス生成ユ
ニット６に、第１のレジスタデータ１と第２のレジスタ
データ２を与える。これらの第１のレジスタデータ１と
第２のレジスタデータ２は、それぞれ、セレクタ15及び
セレクタ16を通じて演算ユニット７にも与えられる。ま
た、演算ユニット７からの演算バス7Aは、セレクタ12、
書込みレジスタ13、及びセレクタ14を通じてワーキング
レジスタ８に接続されている。そして、この書込みレジ
スタ13の出力は、セレクタ16を通じて、演算ユニット７
に与えられる。なお、第２のレジスタデータ２は、上記
以外に、データキャッシュユニット４にも第１のデータ
として与えられ、また書込みレジスタ11を通じてワーキ
ングレジスタ８にも送られる。そして、この書込みレジ
スタ11の出力端はセレクタ15を通じて演算ユニット17に
も接続される。一方、アドレス生成ユニット６からの命
令アドレスは命令キャッシュユニット３に送られ、第
１、第２のデータアドレス1,2はデータキャッシュユニ
ット４に送られ、退避アドレスはセレクタ14を通じてワ
ーキングレジスタ８に送られる。データキャッシュユニ
ット４はデータバス4Aとアドレスバス4Bを介してシステ
ムバス59に接続され、さらに第２のデータ２をセレクタ
12から書込みレジスタ13に与える。

かかる構成において、ワーキングレジスタ８を１回で２
ワードのライトができる構造を有するものとすれば、デ
ータキャッシュユニット４上の２個のデータのリードを
１回のアクセスで行ない、リードしたデータをソースデ
ータとして演算ユニット７に与えて演算したり、ワーキ
ングレジスタ８にライトしたりすることが可能となる。

以上に述べたキャッシュメモリ（第１図〜第３図）のい
ずれかが同一の半導体チップに形成されたマイクロプロ
セッサを構成することもできる。

以上のように、本発明の実施例によれば、従来の２ワー
ドをリードするためには２回のアクセスが必要であった
のに対して、１回のアクセスでよくなり、処理速度を大
幅に向上することができる。即ち、デュアルポートのメ
モリをキャッシュメモリとして用いることにより、１度
に２ワードのアクセスができ、処理速度を大幅に向上で
きる新規の情報処理装置を得ることができる。３ワード
以上の場合も、同様に、１回のアクセスで読み出すこと
ができる。

〔発明の効果〕

本発明によれば、１つのアクセスによってキャッシュメ
モリから複数のデータを読み出すことができ、高速処理
可能な情報処理装置を得ることができる。より詳しく
は、第１及び第２の本発明によれば、キャッシュメモリ
としてデータ読み出し用の複数のポートを有するものを
用いたので、同一のデータブロック中における複数のサ
ブブロックを、それらのサブブロックのアドレスが連続
するか否かに拘わりなく、１回のアクセスによって読み
出すことができる。また、第２の本発明によれば、キャ
ッシュメモリを、読み出し対象とするデータブロックが
１つか複数かに拘わりなく動作可能に構成したので、複
数のデータブロックのそれぞれから、任意数、即ち、１
つ又は複数のサブブロックを、１回のアクセスによって
読み出すことができ、この場合において、ある１つのデ
ータブロックから複数のサブブロックを読み出すときに
は、それらの複数のサブブロックのアドレスが連続して
いても、いなくとも、１回のアクセスで読み出すことが
できる。

【図面の簡単な説明】

第１図は本発明の第１実施例に係る情報処理装置のブロ
ック図、第２図及び第３図は本発明の第２及び第３実施
例に係る情報処理装置のブロック図、第４図は第１図か
ら第３図の各実施例に適用する32ビットマイクロプロセ
ッサの処理ブロックダイアグラム、第５図は従来の情報
処理装置のブロック図、第６図は第５図のキャッシュメ
モリの詳細な構成を示すブロック図、第７図は32ビット
のマイクロプロセッサシステムで使用するダイレクトマ
ッピング方式によるキャッシュメモリの構成を例示する
ブロック図である。 51……プロセッサ、54……キャッシュメモリ、55……デ
ィレクトリ部、56……データメモリ部、66……タグ情報
部、67……タグ有効ビット部、68,68B……比較器、75、
75A〜75F……アドレスレジスタ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】格納されたデータが複数のデータブロック
   に分割されており、前記各データブロックはそれぞれ複
   数のサブブロックに分割されている主メモリと、 その主メモリとの間でデータを前記データブロック単位
   で相互に転送し合うキャッシュメモリであって、自己が
   格納する複数の前記データブロックのうちのある１つの
   データブロック中における、自己に入力されたアドレス
   に対応する読み出し対象としての複数のサブブロック
   を、前記読み出し対象としての複数のサブブロックのア
   ドレスが連続するか否かに拘りなく、複数のポートから
   それぞれ出力可能である、キャッシュメモリと、 複数のデータブロックのアドレスに対応する１つの対応
   データブロックが前記キャッシュメモリに存するか否か
   を判断する判断手段と、 前記判断手段が前記キャッシュメモリ中に前記１つの対
   応データブロックが存すると判断したときに、その１つ
   の対応データブロック中の複数のサブブロックのうちの
   複数のサブブロックのアドレスに対応する複数のサブブ
   ロックを、それらの複数のサブブロックのアドレスが連
   続するか否かに拘わりなく、前記キャッシュメモリから
   それぞれ読み出す第１読出手段と、 前記判断手段が前記キャッシュメモリ中に前記１つの対
   応データブロックが存しないと判断したときに、その１
   つの対応データブロックを前記主メモリから前記キャッ
   シュメモリに転送し、この後に前記１つの対応データブ
   ロック中の複数のサブブロックのうちの複数の前記サブ
   ブロックのアドレスに対応する複数のサブブロックを、
   それらの複数のサブブロックアドレスが連続するか否か
   に拘わりなく、前記キャッシュメモリからそれぞれ読み
   出す第２読出手段と、 を備えることを特徴とする情報処理装置。
2. 【請求項２】格納されたデータが複数のデータブロック
   に分割されており、前記各データブロックはそれぞれ複
   数のサブブロックに分割されている主メモリと、 その主メモリとの間でデータを前記データブロック単位
   で相互に転送し合うキャッシュメモリであって、自己が
   格納する複数の前記データブロックのうちの任意数のデ
   ータブロック中における任意数のサブブロックを、自己
   に入力されたアドレスに基づいて、複数のデータブロッ
   クのアドレスが連続するか否かに拘わりなく且つ同一の
   データブロック中における複数のサブブロックのアドレ
   スが連続するか否かに拘りなく、複数のポートからそれ
   ぞれ出力可能である、キャッシュメモリと、 複数のデータブロックのアドレスに対応する任意数の対
   応データブロックの全てが前記キャッシュメモリに存す
   るか否かを判断する判断手段と、 前記判断手段が前記キャッシュメモリ中に前記対応デー
   タブロックの全てが存すると判断したときに、それらの
   任意数の対応データブロック中の複数のサブブロックの
   うちの任意数のサブブロックのアドレスに対応する任意
   数のサブブロックを前記キャッシュメモリから読み出す
   第１読出手段と、 前記判断手段が前記キャッシュメモリ中に複数の前記対
   応データブロックのうちの１つでもが存しないと判断し
   たときに、存しないと判断された任意数のデータブロッ
   クを前記主メモリから前記キャッシュメモリに転送し、
   この後に前記キャッシュメモリ中の任意数の各データブ
   ロック中の任意数のサブブロックのうちの前記サブブロ
   ックのアドレスに対応する任意数のサブブロックを前記
   キャッシュメモリから読み出す第２読出手段と、 を備えることを特徴とする情報処理装置。