JPH06110781A - キャッシュメモリ装置 - Google Patents

キャッシュメモリ装置

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JPH06110781A
JPH06110781A JP4260980A JP26098092A JPH06110781A JP H06110781 A JPH06110781 A JP H06110781A JP 4260980 A JP4260980 A JP 4260980A JP 26098092 A JP26098092 A JP 26098092A JP H06110781 A JPH06110781 A JP H06110781A
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cache memory
memory
cache
address
tag
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JP4260980A
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Takashi Nakayama
貴司 中山
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NEC Corp
Original Assignee
NEC Corp
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels

Abstract

(57)【要約】 【目的】ＣＰＵとキャッシュメモリをひとつのＬＳＩ化
するときに、占有面積が小さく、かつ性能の良いキャッ
シュメモリを提供する。 【構成】ＣＰＵ１１０とダイレクトマップ方式の１次キ
ャッシュメモリ１２０とダイレクトマップ方式の２次キ
ャッシュメモリ１４０とメインメモリ１６０から構成さ
れる。キャッシュメモリ１２０，１４０は、ＣＰＵ１１
０と同一ＬＳＩに集積され、高速に動作する。２次キャ
ッシュメモリ１４０の容量は、１次キャッシュメモリ１
２０の容量以下である。２次キャッシュメモリのインデ
クスは階層的な排他的論理和回路１４６によってハッシ
ュされている。 【効果】１次キャッシュメモリの容量を倍にするより
も、小規模かつ高速な２次キャッシュメモリを付加した
方が、小面積で高性能なマイクロプロセッサが構築でき
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はキャッシュメモリ装置、
特に複数のダイレクトマップ方式のキャッシュメモリを
階層的に接続したキャッシュメモリ装置に関する。
【０００２】
【従来の技術】近年の半導体の進歩をみると、マイクロ
プロセッサのクロック周波数が年々向上するのに対し、
メインメモリとなるＤＲＡＭやＲＯＭのアクセス時間は
それほど短くならない。このスピードギャップを埋める
ために、高速・小容量のメモリで構成するキャッシュメ
モリ装置をプロセッサとメインメモリの間に設ける方策
がよく採用されている。
【０００３】キャッシュメモリの基本方式は、１９９０
年 Ｍｏｒｇａｎ Ｋａｕｆｍａｎｎ Ｐｕｂｌｉｓｈ
ｅｒｓ Ｉｎｃ．発行のＪｏｈｎ Ｌ Ｈｅｎｎｅｓｓ
ｙ＆ Ｄａｖｉｄ Ａ Ｐａｔｔｅｒｓｏｎ．著の図書
“Ｃｏｍｐｕｔｅｒ Ａｒｃｈｔｅｃｔｕｒｅ： Ａ
Ｑｕａｎｔｉｔａｔｉｖｅ Ａｐｐｒｏａｃｈ”（以下
参考文献１という）で詳しく説明されている。
【０００４】これは、メインメモリを予め一定の容量
（普通１６バイト程度）にブロック分けし、これらの一
部のブロックをキャッシュメモリに格納する。キャッシ
ュメモリ内のブロックをエントリと呼び、キャッシュメ
モリの各エントリは、３つの部分から構成される。すな
わち、（１）データを格納するデータ部、（２）どのア
ドレスにあるブロックが書込まれているかを示す情報
（タグと呼ぶ）を格納するタグ部、（３）そのエントリ
に有効なデータが格納されているか否かを示すステータ
スフラグ、である。方式によってはステータスに別の意
味を持たせることもある。このキャッシュメモリの構成
には次の３通りがある。
【０００５】ダイレクトマップ方式 ＲＡＭで構成するタグ部，ステータスフラグ，データ部
を１組づつ持つ。アドレスの下位ビット（インデクス）
をアドレスにしてＲＡＭ（タグ部とデータ部）をアクセ
スする。タグ部からの出力とアドレスの上位ビット（タ
グ）が等しく、ステータスフラグの内容が「有効」であ
れば、そのエントリのデータ部は有効（ヒット）であ
る。
【０００６】セット・アソシアティブ方式 ダイレクトマップ方式のＲＡＭをＮ組（普通２または４
組）持ち、並列にアクセスする。ヒットした組がひとつ
でもあれば、ヒットした組のデータ部の出力が選択され
る。
【０００７】フル・アソシアティブ方式 各エントリのタグ部に比較器を持ち、アドレスとタグ部
の内容を直接比較する。普通、ＣＡＭ（Ｃｏｎｔｅｎｔ
Ａｄｄｒｅｓｓａｂｌｅ Ｒａｍ）で構成する。
【０００８】これら３方式のヒット率（ヒット回数／ア
クセス回数）はが最も高く、次に、次にの順とな
っている。しかし、キャッシュメモリのアクセス時間も
が最も長く、次に、次にとの順で長くなる。ＬＳ
Ｉ化したときの面積は、〈〈の純で大きくなる。
特に、方式は、面積の増加が大きく、ヒットしなかっ
たとき（ミスしたとき）の処理が複雑など、欠点が多
い。
【０００９】最近のＲＩＳＣ型ＣＰＵでは、キャッシュ
メモリのアクセス時間がクロック周波数に直接影響する
ため、のダイレクトマップ方式を採用するものが多
い。
【００１０】これら，方式のミス率（１−ヒット
率）の違いを図７に示す。これは参考文献１の図８．１
２のデータに基づいている。この方式またはでは、
異なるアドレスが同一のエントリを使うよう強制される
ためのミス（コンフリクト・ミスと呼ぶ）が発生するた
め、方式よりもミス率が増加する。
【００１１】また、図７からキャッシュメモリの容量が
大きくなるに従ってコスト／パフォーマンスが低下して
いる点である。キャッシュ容量が２倍になるに従って、
ミス率は一定の割合で減少（０．７〜０．８倍）してい
る。一方、キャッシュメモリをＬＳＩ化したときの面積
は、容量にほぼ比例している。そのためキャッシュメモ
リとＣＰＵを１チップＬＳＩ化するには、省面積でかつ
ミス率の低いキャッシュメモリ方式が望まれている。
【００１２】また、他の従来例として、ダイレクトマッ
プ方式（方式：高速だがミス率が高い）のキャッシュ
メモリに、小規模なフルアソシアティブ方式（方式：
低速だがミスは低い）のキャッシュメモリを付加した効
率の良いキャッシュメモリ方式が“１９９０，ＩＥＥＥ
ＩｎｔｅｒｎａｔｉｏｎａＩＳｙｍｐｏｓｉｕｍｏｎ
Ｃｏｍｐｕｔｅｒ Ａｒｃｈｔｅｃｔｕｒｅ”に揚載
のＮｏｒｍａｎ ＰＪｏｕｐｐｉによる論文“Ｉｍｐｒ
ｏｖｉｎｇ Ｄｉｒｅｃｔ−ＭａｐｐｅｄＣａｃｈｅ
Ｐｅｒｆｏｒｍａｎｃｅ ｂｙ ｔｈｅ Ａｄｄｉｔｉ
ｏｎｏｆ ａ Ｓｍａｌｌ Ｆｕｌｌｙ−Ａｓｓｏｃｉ
ａｔｉｖｅ Ｃａｃｈｅ ａｎｄ Ｐｉｅｆｅｔｃｈ
Ｂｕｆｆｅｒｓ”（以下参考文献２という）で提案され
ている。
【００１３】ダイレクトマップ方式キャッシュ（１次キ
ャッシュ）がミスした場合、２次キャッシュとしてフル
アソシアティブ方式キャッシュ（これはヴィクティムキ
ャッシュと呼ばれている）をアクセスする。２次キャッ
シュがミスした場合はメインメモリをアクセスする。ど
ちらのキャッシュメモリもＣＰＵと同一のＬＳＩチップ
に組込まれているので、１次キャッシュと２次キャッシ
ュの間の転送は高速（１クロックサイクル）で行なわれ
る。ダイレクトマップ方式キャッシュメモリのコンフリ
クト・ミスの大半が２次キャッシュにヒットするので、
１次キャッシュを２倍の容量にするのと同程度のミス率
低減効果が、４〜８エントリの２次キャッシュで得られ
る。
【００１４】この方式の欠点は、２次キャッシュにフル
アソシアティブ方式を用いていることである。フルアソ
シアティブ方式は、各エントリに比較器を持つため面積
の増加が著しい。また、ミスした場合にどのエントリを
入替えるかを決める制御論理（通常はＬＲＵ； Ｌｅａ
ｓｔ Ｒｅｃｅｎｔ Ｕｓｅｄ）が複雑であり、テスト
も難しい。ただし、速度が遅いという欠点だけは、１次
キャッシュがミスしたときだけ使用されるため余り問題
ではない。
【００１５】
【発明が解決しようとする課題】上述した従来の３種類
のキャッシュメモリ装置の問題点は次のようにまとめら
れる。
【００１６】ダイレクトマップ方式では、高速である
が、ミス率が高い。面積も小さい。
【００１７】セットアソシアティブ方式では、速度，
面積ではに劣り、ミス率ではに劣る。
【００１８】フルアソシアティブ方式では、ミス率は
一番低い。しかし、速度は遅く、面積が著しく大きい。
制御論理も複雑であり、テストも難しい。
【００１９】もうひとつのヴィクティムキャッシュ方式
は、ダイレクトマップ方式の高速性を活かしたまま、
フルアソシアティブ方式の低ミスを実現する優れた方
式である。しかし、方式の面積，複雑といった欠点は
有しているため改良の余地がある。
【００２０】本発明の目的は、ダイレクトマップ方式の
１次キャッシュメモリと小規模なダイレクトマップ方式
の２次キャッシュメモリを用いて、高速かつ低ミス率か
つ制御が容易なキャッシュメモリ装置を提供することに
ある。
【００２１】
【課題を解決するための手段】本発明のキャッシュメモ
リ装置の構成は、データを記憶するデータ用メモリと、
このデータ用メモリに記憶したアドレス・タグを記憶し
たタグ用メモリと、このタグ用メモリの出力とアドレス
中のアドレスタグとを照合する比較器と、この比較器の
出力に基づいてヒット信号を発生する回路からなる第１
のキャッシュメモリ手段と；この第１のキャッシュメモ
リ手段と同様の構成の第２のキャッシュメモリ手段とを
備え、外部からのアクセスに対して前記第１のキャッシ
ュメモリ手段をアクセスし、この第１のキャッシュメモ
リ手段でヒット信号が発生しなければ前記第２のキャッ
シュメモリ手段をアクセスし、この第２のキャッシュメ
モリ手段でヒット信号が発生しなければ外部メモリをア
クセスするよう制御することを特徴とするキャッシュメ
モリ装置特徴とする。
【００２２】
【実施例】図１は本発明の一実施例のキャッシュメモリ
装置のブロック図である。本実施例はＣＰＵ（中央処理
装置）１１０、１次キャッシュメモリ１２０、２次キャ
ッシュメモリ１４０を含むマイクロプロセッサＬＳＩ１
００とメインメモリ（主記憶装置）１６０から構成され
る。
【００２３】ＣＰＵ１１０が出力するアドレスバス１１
１はバイト単位のメモリアドレスとアクセスするデータ
の大きさを指定でき、またＣＰＵ１１０が入出力するデ
ータバス１１２と１次キャッシュメモリ１２０が出力す
るバス待合わせ信号１１３とが、ＣＰＵ１１０との接続
であり、１次キャッシュメモリ１２０が出力するアドレ
スバス１３１、１次キャッシュメモリ１２０が入出力す
るデータバス１３２、２次キャッシュメモリ１４０が出
力するバス待合わせ信号１３３がキャッシュメモリ１２
０との接続である。また、２次キャッシュメモリ１４０
が出力するアドレスバス１５０、２次キャッシュメモリ
１４０が入出力するデータバス１５２、メインメモリ１
６０が出力するバス待合わせ信号１５３がメインメモリ
１６０との接続である。
【００２４】キャッシュメモリ１２０，１４０のタグ用
メモリ１２１，１４１は、アドレス１１１，１３１の下
位ビット（インデクス）をアドレスとしてアドレス１１
１，１３１の上位ビット（タグ）を格納する２i 語×ｔ
ビットのメモリであり、ステータスフラグ用メモリ１２
２，１４２はアドレス１１１，１３１の下位ビット（イ
ンデクス）をアドレスとして各エントリが有効かどうか
を示す２i 語×２ビットのメモリ、データメモリ１２
３，１４３はアドレス１１１，１３１の下位ビット（イ
ンデクスとオフセット）をアドレスとしてデータバス１
１２，１３２またはデータバス１３２，１５２の値を読
み書きする２(i+b-2) 語×３２ビットのメモリである。
比較器１２４，１４４はアドレス１１１，１３１の上位
ビット（タグ）とタグ用メモリ１２１，１４１の出力が
一致しているか検出し、制御回路１２５，１４５は比較
器１２５，１４４，ステータスフラグ用メモリ１２２，
１４２の出力とアドレス１１１，１３１からキャッシュ
メモリ１２０，１４０を制御し、アドレスバッファ１２
６，１４６はキャッシュメモリ１２０，１４０がミスし
たときにメモリアドレスを生成する。
【００２５】アドレスバス１１１，１３１のアドレス値
がどのようにキャッシュメモリ１２０，１４０で使われ
るかを図２のアドレス配置図に示す。ブロックサイズを
２bバイトとすると、ブロック内オフセットはｂビット
幅、キャッシュのエントリ数が２i エントリとすると、
インデクスはｉビット幅、タグはアドレスのビット幅か
らインデクスとオフセットを引いた幅をもつ。
【００２６】例えば、３２ビットアドレスで、１次キャ
ッシュの容量が８Ｋバイト，ブロックサイズが１６バイ
トの場合、ブロック内オフセットは４ビット（２4 ＝１
６）。エントリ数は５１２（＝８Ｋ／１６）であるの
で、インデクスは９ビット（２9 ＝５１２）。タグは１
９ビット（＝３２−９−４）となる。ブロックサイズｂ
は、１次キャッシュメモリ１２０と２位キャッシュメモ
リ１４０で同じ大きさとする。
【００２７】次に、図１のキャッシュメモリ方式の動作
について、図３を用いて説明する。制御回路１２５によ
って制御される１次キャッシュメモリ１２０の動作を図
３のフロー図に示す。ステータスフラグ１２２の内容は
「無効」に初期化されているものとする。
【００２８】ＣＰＵ１１０によるメモリアクセスが発生
すると、ステップＳ１でアドレス１１１のインデクスを
アドレスとしてメモリ１２１，１２２を読出しステップ
Ｓ２でタグ用メモリ１２１の出力とアドレス１１０のタ
グを比較器１２４で比較する。この比較が等しく、かつ
ステータスフラグ１２２が「有効」または「書込」を示
す場合はヒットとなりそれ以外はミスとなる。
【００２９】ステップＳ２でヒットした場合、アドレス
１１１のインデクスおよびブロック内オフセットをアド
レスとして、データバス１１２を介して、データ用メモ
リ１２３の内容を読書きする（Ｓ４，Ｓ５）。ＣＰＵ１
１０からのアクセスが書込みである場合は、データ用メ
モリ１２３の内容を、エントリ中の指定されたアドレス
に指定されたサイズ（バイト幅，ワード幅など）の部分
だけが書換え、ステータスフラグに「書込」を書込む
（Ｓ５，Ｓ６）。
【００３０】ステップＳ２でミスした場合、まずステー
タスフラグが「書込」か「無効」かを判定し（Ｓ７）、
「書込」ならばインデクスで指定されているエントリを
外（ここでは２次キャッシュ）に書込む（Ｓ８）。この
次、タグメモリ１２２から読出した値をアドレスとし、
データはデータ用メモリ１２３の内容である。外へのア
クセスは１エントリ分であり、ブロックサイズがバス幅
より大きいときは複数のバスサイクルとなる。
【００３１】ＣＰＵからのアクセスが読出しの場合は、
次に、外からアドレス１１１で指定されたエントリを読
込む。読込んだエントリに対して、アドレス１１１で指
定されたサイズ分だけ、データ用メモリ１２３の内容を
データバス１１２を介してにＣＰＵ１１０に転送する
（Ｓ１０）。同時に、タグ用メモリ１２１にアドレス１
１１のタグを、ステータスフラグ１２２に「有効」を書
込む（Ｓ１１，Ｓ１２）。
【００３２】ＣＰＵからのアクセスが書込みの場合は、
次に、タグ用メモリにアドレス１１１のタグを書込む
（Ｓ１２）。同時に、データ用メモリ１２３の内容を、
エントリ中の指定されたアドレスに指定されたサイズ
（バイト幅，ワード幅など）の部分だけが書換え、ステ
ータスフラグに「書込」を書込む（Ｓ５，Ｓ６）。
【００３３】１次キャッシュ１２０がミスした場合の処
理が終了するまで、制御回路１２５は信号１１３によっ
てＣＰＵ１１０を持たせておく。同様に、２次キャッシ
ュ１４０へのアクセス（Ｓ８，Ｓ１０）は、制御信号１
３３によって待たされる場合がある。
【００３４】制御回路１４５によって制御される２次キ
ャッシュメモリ１４０の動作も１次キャッシュメモリ１
２０と同様である。ＣＰＵ／１次キャッシュ／２次キャ
ッシュの関係を、１次キャッシュ／２次キャッシュ／メ
インメモリに置換えて考えれば良いので、ここでは説明
を省略する。
【００３５】キャッシュメモリ単体の制御方式自体は公
知のものである。ここで述べたキャッシュメモリ単体の
制御方式は、一般にライトバック（コピーバック，スト
アインとも呼ぶ）という方式である。ステータスフラグ
１２２，１４２は、３状態（「無効」，「有効」，「書
込」）を持つ。上位からの書込みアクセスは、直接には
下位に伝えられない。
【００３６】上位からの書込みアクセスがあると、直
接、下位のメモリを書込む方式（ライトスルーと呼ぶ）
もある。ステータスフラグ１２２，１４２は、２状態
（「無効」，「有効」）しかなく、制御は単純である。
しかし、ライトバック方式よりミス率は高い。マルチプ
ロセッサに対応するために、ステータスフラグの状態を
更に増やしたライトバック方式もある。
【００３７】本発明の要旨は、キャッシュメモリ単体の
制御方式でなく、階層構造と、１次／２次のキャッシュ
を同等のアクセス時間でアクセスできること、１次と２
次のキャッシュ間での転送が高速にできることである。
これらのキャッシュメモリ単体の制御方式が、キャッシ
ュメモリ１２０，１４０にどのような組合せで実現され
ていても、本発明の主旨に合っている。
【００３８】図４は本発明の第２の実施例のブロック図
を示す。本実施例は図１に対して２次キャッシュメモリ
１４０において、メモリ１４１，１４２，１４３のアド
レスとなるインデクスを、回路１４７を用いて生成して
いることと、タグ用メモリの幅（ｔビット）が、第１の
実施例より広いことである。
【００３９】アドレスバス１３１のアドレス値がどのよ
うにキャッシュメモリ１４０で使われるかを図５に示
す。図２と違って、アドレスからブロック内オフセット
を抜いた分がタグとなっている。インデクスは、タグの
一部をインデクス生成回路１４７によってハッシュして
得る。ハッシュ関数としては、図５の様に、階層的に排
他的論理和をとったものを用いる。
【００４０】アドレスのハッシュされる部分は、１次キ
ャッシュのインデクスとタグの一部（アドレスのビット
位置で）を含むようにすると良い。コンフリクトミスが
解消されミス率が減るためである。図５（ａ）の例では
ハッシュするビットを下位から埋めて取っているが、図
５（ｂ）のようにタグ全体から取ってきてもよい。ま
た、図５では排他的論理２段階のツリー構造にしている
が、１段だけにしても、３段階以上のツリーにしてもよ
い。
【００４１】インデクス生成回路１４７によって２次キ
ャッシュメモリ１４０のアクセス時間は長くなる。しか
し、ＣＰＵ１１０から１次キャッシュメモリ１２０への
アクセスと平行して、インデクス生成回路１４７を動作
させることによって、アクセス時間を長くしないことが
できる。
【００４２】ここで、本実施例と従来例との性能とハー
ドウェアコストを計算してみる。ノーウェイトのメモリ
を毎クロックアクセスできるときの性能を１．０とした
ＣＰＵの相対性能は１／平均アクセス時間と、表わされ
る。ＣＰＵからは毎クロックでメモリアクセスが発生す
るものとする。ここで、Ｍ１；１次キャッシュのミス
率、Ｍ２；２次キャッシュのミス率、Ｍ２；２次キャッ
シュのミス率、Ｂ１；１次キャッシュのアクセス時間
（ｃｌｏｃｋ）、Ｂ２；２次キャッシュのアクセス時間
（ｃｌｏｃｋ）、Ｂ３；メインメモリのアクセス時間
（ｃｌｏｃｋ）、ｂ；ブロックサイズ（ｂｙｔｅ）、
ａ；バス幅（ｂｙｔｅ）とすると、キャッシュメモリが
１階層（従来方式）の場合、次の（１）式となる。
【００４３】 相対性能＝１／｛（１−Ｍ１）×Ｂ１＋（Ｍ１×ｂ／ａ×Ｂ３）｝…（１） また、キャッシュメモリが２階層（ヴィクティムキャッ
シュまたは本発明）の場合、次の（２）式となる。
【００４４】 相対性能＝１／｛（１−Ｍ１）＋（Ｍ１×（１−Ｍ２）×ｂ／ａ×Ｂ２） ＋（Ｍ１×−２×ｂ／ａ×Ｂ３）｝…（２） 例えばＢ１＝１ｃｌｏｃｋ，Ｂ２＝１ｃｌｏｃｋ，Ｂ３
＝８ｃｌｏｃｋ，ｂ＝１６ｂｙｔｅ，ａ＝４ｂｙｔｅと
する。あるアプリケーション（ｄｉｆｆ：１６ＫＢ程度
のデータ）において、ダイレクトマップ方式のキャッシ
ュメモリの容量とミス率を測定した結果を次の表１に示
す。相対性能は式（１）から求めた。
【００４５】
【表１】
【００４６】同じアプリケーションで、ヴィクティムキ
ャッシュ方式，実施例１，２について測定した結果を表
２に示す。相対性能は、式（２）から求めた。１次キャ
ッシュメモリは全て、８Ｋバイトのダイレクトマップ方
式（表１の例１と同じ）である。例３はヴィクティムキ
ャッシュの一例、例４，例５は本発明の第１の実施例の
例、例６，例７は本発明の第２の実施例の例である。
【００４７】
【表２】
【００４８】これら６例の性能は図６にまとめられる。
この図６は、各例をＬＳＩ化したときの相対面積（例２
を１とする）および効率（相対性能／相対面積）を示し
た。
【００４９】
【発明の効果】以上説明したように、本発明によるキャ
ッシュメモリ装置は、次のような効果を有する。
【００５０】（１）図６から分かるように、本発明では
平均アクセス時間が短かく、性能が高い。第２の実施例
（例７）では、例２（１次キャッシュの容量を倍にした
もの）よりも性能が高い。
【００５１】（２）図６から分かるように、本発明によ
るハードウェア量（ＬＳＩ化したときの面積）は、いず
れも例２（１次キャッシュの容量を倍にしたもの）より
も小さい。例６（第２の実施例）では、ヴィクティムキ
ャッシュ（例３）より小面積で、同等の効率を実現して
いる。例３ではフルアソシアティブ方式を用いるため、
面積効率が非常に悪い。例７では、８Ｋバイトの１次キ
ャッシュ２Ｋバイト２次キャッシュを付加しただけで、
例２（１６Ｋバイトの１次キャッシュ）よりも高い性能
を実現している。
【００５２】（３）従来例で示したように、ヴィクティ
ムキャッシュ方式の２次キャッシュで用いられるフルア
ソシアティプ方式には、制御論理が複雑であるという欠
点が有り、ミスした場合にどのエントリを入替えるかを
決める制御論理（通常はＬＲＵ： Ｌｅａｓｔ Ｒｅｃ
ｅｎｔ Ｕｓｅｄ）は複雑であり、通常は比較器を介し
てデータメモリをアクセスするが、入替え時にはランダ
ムアクセスできなければならない。そのためテストも難
しい。
【００５３】ところが本発明による２次キャッシュメモ
リは、ダイレクトマップ方式であり、非常にシンプルで
ある。ハードウェアはＳＲＡＭ＋比較器ひとつという単
純さである。また、１次キャッシュと２次キャッシュが
同じ方式であるため、制御回路の設計が容易（使い回し
ができる）である。
【図面の簡単な説明】
【図１】本発明の第１の実施例のハードウェア構成を示
すブロック図。
【図２】図１のダイレクトマップ方式のアドレスの構成
を示すレイアウト図。
【図３】図１のキャッシュメモリの動作を説明するフロ
ー図。
【図４】本発明の第２の実施例のハードウェア構成を示
すブロック図。
【図５】実施例のアドレスの構成を示
【図６】本発明の効果を作用する特性図。
【図７】従来のキャッシュメモリ方式のミス率を示す特
性図。
【符号の説明】
１００ マイクロプロセッサ １１０ ＣＰＵ １２０ キャッシュメモリ １６０ メインメモリ １２１，１４１ タグ用メモリ １２２，１４２ ステータスフラグ用メモリ １２３，１４３ データ用メモリ １２４，１４４ 比較器 １２５，１４５ 制御回路 １２６，１４６ アドレスバッファ １４７ インデクス生成回路 Ｓ１〜Ｓ１３ 処理ステップ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 データを記憶するデータ用メモリと、こ
    のデータ用メモリに記憶したアドレス・タグを記憶した
    タグ用メモリと、このタグ用メモリの出力とアドレス中
    のアドレスタグとを照合する比較器と、この比較器の出
    力に基づいてヒット信号を発生する回路からなる第１の
    キャッシュメモリ手段と；この第１のキャッシュメモリ
    手段と同様の構成の第２のキャッシュメモリ手段とを備
    え、外部からのアクセスに対して前記第１のキャッシュ
    メモリ手段をアクセスし、この第１のキャッシュメモリ
    手段でヒット信号が発生しなければ前記第２のキャッシ
    ュメモリ手段をアクセスし、この第２のキャッシュメモ
    リ手段でヒット信号が発生しなければ外部メモリをアク
    セスするよう制御することを特徴とするキャッシュメモ
    リ装置。
  2. 【請求項２】 第１のキャッシュメモリ手段のミスによ
    るアクセスにおいて、アドレスの一部の排他的論理和を
    とって第２のキャッシュメモリ手段のタグ用メモリとデ
    ータ用メモリのアドレスとした請求項１記載のキャッシ
    ュメモリ装置。
  3. 【請求項３】 第２のキャッシュメモリ手段のメモリ容
    量が第１のキャッシュメモリ手段のメモリ容量以下であ
    る請求項２記載のキャッシュメモリ装置。
  4. 【請求項４】 第１のキャッシュメモリ手段と第２のキ
    ャッシュメモリ手段の間の転送を中央処理装置により毎
    クロックサイクル行なうようにした請求項２または請求
    項３記載のキャッシュメモリ装置。
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