JPH04248645A - キャッシュメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュメモリ、特に
、主記憶装置と、複数のデータ処理装置とをシステムバ
ス上で接続したコンピュータシステムにおける少なくと
もデータ処理装置（ＣＰＵ）　に内蔵されるキャッシュ
メモリに関する。

【０００２】

【従来の技術】近年のデータ処理装置の高速化の要求に
従い、主記憶装置へのデータアクセスの高速化が要求さ
れてきている。このため、キャッシュメモリ内蔵のデー
タ処理装置が提供されており、またキャッシュ・サイズ
の拡大化が行われている。

【０００３】上述のキャッシュメモリ構成としては、論
理アドレスによって参照される論理キャッシュメモリと
、物理アドレスによって参照される物理キャッシュメモ
リとがある。論理キャッシュメモリはアドレス変換テー
ブル（ＴＬＢ）とキャッシュメモリを並行してアクセス
できるので高速である。これに対して、物理キャッシュ
メモリは物理アドレスで引くためにキャッシュメモリに
アクセスする前にＴＬＢを引く必要がでてくる。このた
め、物理キャッシュメモリは例えばパイプラインの段数
増加、引いては分岐命令の実行クロック数の増加等から
論理アドレス入力からデータ出力までのアクセスタイム
が大きくなり、キャッシュメモリを大容量にできない。

【０００４】他方、コンピュータシステムの性能を上げ
るために、図９に示すように、１個のデータ処理装置で
はなく複数個使用するマルチプロセッサ構成が増加して
きている。図２においては、Ａ，Ｂ，…はデータ処理装
置、Ｘは主記憶装置であり、これらはシステムバスＬに
よって相互に結合されている。つまり、データ処理装置
Ａ，Ｂ，…は主記憶装置Ｘを共有している。このような
構成をとるコンピュータシステムで、データ処理装置た
とえばＡにキャッシュメモリを内蔵しているものを使用
している場合、他のデータ処理装置Ｂが書き込みをして
内容が変わってしまった主記憶領域の古いデータを内蔵
キャッシュメモリに持っていても意味がないため、内蔵
キャッシュメモリと主記憶の一貫性を保つ機能は不可欠
である。このような内蔵キャッシュメモリと主記憶装置
の一貫性を保つために従来からアドレスモニタと呼ばれ
る機能がある。これは主記憶装置がつながっているシス
テムバスを監視する機構で、他のバスマスタが主記憶装
置に対して書き込み信号を出したら、システムバス上に
のっているアドレスをＣＰＵ内に取込みこのアドレスと
内蔵キャッシュメモリのタグ部の内容を比較し、もし一
致したら内蔵キャッシュメモリの対応する領域を無効化
することにより主記憶装置と内蔵キャッシュメモリとの
一貫性を保持するというものである。

【０００５】

【発明が解決しようとする課題】しかしながら、システ
ムバス上のアドレスというのは物理アドレスである。一
方、論理アドレスで参照するキャッシュのタグ部には論
理アドレスが登録されている。従って、このままではシ
ステムバス上のアドレスとキャッシュメモリのタグ部に
登録されているアドレスを比較しても意味がない。この
ため、アドレスモニタ方式は物理キャッシュメモリでし
かサポートできないという課題がある。また、物理キャ
ッシュ構成でも、キャッシュメモリのセットアドレスと
して論理アドレスのオフセット部以外のセットを使うと
論理アドレスと物理アドレスが異なる場合、正常にアク
セスできなくなるため、キャッシュメモリの１ウェイ当
たりの容量は２のオフセットビットのべき乗となってい
た（オフセット部が１２ビットのときは２１２＝４０９
６バイト＝４Ｋバイト）。

【０００６】なお、他のデータ処理装置により主記憶装
置上の共有領域が書き換えられるシステムにおいて、論
理キャッシュメモリ構成をとるものはソフトウェアによ
りキャッシュメモリを全パージ（無効）にすることによ
り主記憶との一貫性をとることもできるが性能低下につ
ながる。他方、物理キャッシュ構成にすると、この全パ
ージによる性能低下はない。

【０００７】従って、本発明の目的は、セットアドレス
として論理アドレスのオフセット部以外も使用する大容
量の論理キャッシュメモリ構成をとりながら、アドレス
モニタ機能により主記憶装置との一貫性を保持すること
が可能なキャッシュメモリを提供することにある。

【０００８】

【課題を解決するための手段】上述の課題を解決するた
めの手段は図１に示される。すなわち、論理アドレスバ
ッファ１は、アクセスしようとする論理アドレスを保持
するものであって、ｍビットは論理アドレスＬＡのオフ
セット部の一部でアドレス変換を行っても変化しない領
域、ｎビットはアドレス変換により物理アドレスと論理
アドレスで異なる可能性のあるビットである。データ部
３はアクセスすべき論理アドレスＬＡのオフセット部の
一部分ｍビット及びオフセット部以外の一部分ｎビット
のセットアドレスで選択される。論理アドレスＬＡ、こ
の論理アドレスに対応する物理アドレスＰＡ、２つのア
ドレスの有効を示す有効ビットＶを登録するＮ個のセッ
トアソシィアティブのタグ部２−１〜２−Ｎはオフセッ
ト部の一部分ｍビットによるセットアドレスで選択され
る（但し、Ｎ＝２ｎ　）。セレクタ４はオフセット部以
外の一部分ｎビットによりタグ部２−１〜２−Ｎの１つ
を選択する。この結果、選択されたタグ部に登録された
論理アドレスとこれに対応するアクセスすべき論理アド
レスの部分とが第１の比較器５によって比較される。ま
た、外部の物理アドレスＥＡと各タグ部２−１〜２−Ｎ
に登録された物理アドレスとを比較するＮ個の第２の比
較器６−１〜６−Ｎが設けられている。アドレス変換テ
ーブル７は論理アドレスと物理アドレスとの変換対を登
録し、第３の比較器８はアドレス変換テーブル７に登録
されている論理アドレスとアクセスすべき論理アドレス
とを比較する。そして、第２の比較器（６−１〜６−Ｎ
）の比較結果により対応タグ部２−１〜２−Ｎの有効ビ
ットＶを操作するようにしたものである。つまり、本発
明に係るキャッシュメモリは論理キャッシュメモリ構成
と物理キャッシュメモリ構成とを兼ね備えたものである
。

【０００９】

【作用】通常のアクセスとしてリードアクセスは、セレ
クタ４で選択されるタグ部たとえば２−１の中でｍビッ
トで選択される論理アドレスとアクセスされる論理アド
レス（ＬＡバッファ１）とが比較器５により比較される
。この時同時に、（ｍ＋ｎ）ビットをセットアドレスと
してデータ部３がアクセスされている。この結果、キャ
ッシュヒットならばデータ部のデータが返され、もし、
キャッシュミスならばキャッシュメモリのタグ部２−１
を引くのと同時に　ＴＬＢ７も引いているのでアクセス
すべき論理アドレス（ＬＡバッファ１）に対する物理ア
ドレスが求まるので、これを使用して外部の主記憶装置
（図示せず）をアクセスする。主記憶装置から対応する
データが返ってきたら論理アドレス（ＬＡバッファ１）
をキャッシュミスしたセットの論理アドレス部へ、また
主記憶装置へのアクセスに使用した物理アドレスを前記
セットの物理アドレス部へ登録する。同時に前記セット
の有効ビットを有効にする。

【００１０】通常のアクセスとしてのライトアクセスは
たとえばライトスルー方式で行われる。すなわち、リー
ドアクセスの場合と同様に論理アドレス（ＬＡバッファ
１）のｍビットをセットアドレスとしてＮ個のタグ部２
−１〜２−Ｎを引き、セレクタ４で選択されるタグ部に
登録されている論理アドレスとアクセスすべき論理アド
レス（ＬＡレジスタ１）とを比較する。この結果、キャ
ッシュヒットしたらライトデータを主記憶装置に書き込
むのと同時に論理アドレスの（ＬＡバッファ１）の（ｍ
＋ｎ）をセットアドレスとするデータ部３にも書き込む
ことになる。他方、キャッシュミスの場合は主記憶装置
のみへの書き込みとなる。そのとき必要となる物理アド
レスはリードアクセスの場合と同様に、タグ部２−１〜
２−Ｎを引くのと同時に　ＴＬＢ７を引く。そこから得
られる物理アドレスとＬＡバッファ１の論理アドレスの
オフセット部を組み合わせて論理アドレス（ＬＡバッフ
ァ１）に対する物理アドレスを求める。そして外部にラ
イトデータと合わせて出力することにより主記憶装置へ
書き込むことになる。

【００１１】また、外部からの物理アドレスをモニタし
、タグ部２−１〜２−Ｎに登録されている物理アドレス
と比較する。この結果、一致していればそのセットの有
効ビットを無効することでアドレスモニタ機構がサポー
トされる。

【００１２】

【実施例】図２は本発明に係るキャッシュメモリの一実
施例を示すブロック回路図である。図２において、１は
論理アドレス（ＬＡ）バッファ、２−１，２−２はキャ
ッシュメモリのタグ部、３はキャッシュメモリのデータ
部である。４はセレクタであるが、タグ部２−１，２−
２が２つであるので１つのインバータで構成される。５
はアクセスすべき論理アドレスとタグ部に登録されて論
理アドレスとを比較する論理アドレス比較器、６−１，
６−２はシステムバスＬ上の物理アドレスとタグ部に登
録されている物理アドレスとを比較する外部アドレス比
較器である。

【００１３】また、７はアドレス変換テーブル（ＴＬＢ
）　、８はアクセスすべき論理アドレスとＴＬＢ７に登
録されている論理アドレスとを比較するＴＬＢ比較器、
９は　ＴＬＢ７の物理アドレスとＬＡバッファ１のオフ
セット部とによって形成された物理アドレスを格納する
物理アドレス（ＰＡ）バッファである。

【００１４】１０は主記憶装置Ｘから読出されたリード
データを格納するリードデータバッファである。

【００１５】１１はバス制御部であって、たとえば、主
記憶装置Ｘへのリード要求信号、ライト要求信号、シス
テムバスＬ上のアドレスモニタオン信号を授受するもの
である。１２はアドレス入出力制御部、１３はデータ入
出力制御部である。

【００１６】１４−１，１４−２は各タグ部２−１，２
−２の有効ビットＶを操作する有効ビット操作部である
。

【００１７】１５は実行部１８からのライトデータを格
納するライトデータバッファ、１６はシステムバスＬ上
の物理アドレスを格納する外部アドレス（ＥＡ）バッフ
ァである。１７は内部データバスである。

【００１８】図２のキャッシュメモリは、次の条件で構
成する。■　　論理アドレスＬＡは３２ビットであり、
そのオフセット部はＬＡ（１１：０）の１２ビットであ
る。 ■　　内蔵キャッシュメモリのブロックサイズは１６バ
イトである。 ■　　内蔵キャッシュメモリの構成はダイレクトマッピ
ングである。 ■　　内蔵キャッシュメモリのサイズは８Ｋバイトであ
る。 上記の条件より内蔵キャッシュメモリのセットアドレス
ｍビットはＬＡ（１１：４）、ｍビットはＬＡ（１２）
を使用することになる。

【００１９】また、アクセスすべき論理アドレス（ＬＡ
）がＨ′００００２０００であり、アドレス変換により
物理アドレス（ＰＡ）がＨ′００００３０００になるよ
うなアドレスについて考える。また、このアドレスにつ
いてはすでに　ＴＬＢ７に登録されているものとして説
明する。なお、　ＴＬＢ７に登録すること自体は本発明
には直接関係ないため省略する。

【００２０】以下、図２の回路動作を説明する。 キャッシュリード時（キャッシュヒットの場合）図３の
タイミング図を参照して説明する。実行部１８から論理
アドレスＬＡ＝Ｈ′００００２０００（１６進表示）に
ついてリード要求があるとその論理アドレスは図３（ａ
）に示すごとくＬＡバッファ１に保持される。なお、図
３（ｂ）に示すごとく、アクセスすべき論理アドレスと
　ＴＬＢ７に登録された論理アドレスとが比較器８によ
って比較され、また、この比較結果がヒットしたときに
は、図３（ｄ）に示すごとく、物理アドレスバッファ９
にＨ′３０００が格納されるが、本動作例では関係ない
。

【００２１】また、同時に、ＬＡ（１１：４）＝Ｈ′０
００　をセットアドレスとしてタグ部２−１，２−２の
両方についてアクセスする。ＬＡ（１２）＝“０”であ
るのでタグ部２−１が有効となり、タグ部２−１の有効
ビットが“１”であれば、タグ部２−１に登録されてい
たアドレス（タグ部２−１のＬＡ（３１：１３））とＬ
Ａバッファ１のＬＡ（３１：１３）が比較器５で比較さ
れる。図３（ｃ）に示すごとく、この比較結果がヒット
であれば、データ部３からＬＡ（１２：４）をセットア
ドレスとして読み出されるデータが図３（ｅ）に示すご
とく内部データバス１７を介して実行部１８へ返され、
要求されたリード要求に対する処理は終了する。

【００２２】このように、実行部１８がキャッシュメモ
リを論理アドレスによりリードする場合に、この論理ア
ドレスがキャッシュメモリのタグ部２−１あるいは２−
２の論理アドレスにヒットかつ論理アドレスの有効ビッ
トが有効のときは、キャッシュメモリのデータ部３より
データをリードすることになる。

【００２３】キャッシュリード時（キャッシュミスの場
合） 図４のタイミング図を参照して説明する。実行部１８か
ら論理アドレスＬＡ＝Ｈ′００００２０００（１６進表
示）についてリード要求があるとその論理アドレスは図
４（ａ）に示すごとくＬＡバッファ１に保持される。こ
のとき、図４（ｂ）に示すごとく、アクセスすべき論理
アドレスと　ＴＬＢ７に登録された論理アドレスとが比
較器８によって比較され、また、この比較結果がヒット
したときには、図４（ｄ）に示すごとく、物理アドレス
バッファ９にＨ′３０００が格納される。

【００２４】また、同時に、ＬＡ（１１：４）＝Ｈ′０
００　をセットアドレスとしてタグ部２−１，２−２の
両方についてアクセスする。ＬＡ（１２）＝“０”であ
るのでタグ部２−１が有効となるが、たとえば有効ビッ
トが“０”であれば、タグ部２−１の論理アドレスの値
に関係なく、比較器５は動作せず、従って、キャッシュ
ミスとなる。また、たとえ有効ビットが“１”であって
も、タグ部２−１に登録されていたアドレスＬＡ（３１
：１３）とＬＡバッファ１のＬＡ（３１：１３）とが異
なれば、比較器５で不一致となり、キャッシュミスとな
る。つまり、キャッシュミスは図４（ｃ）のごとくなる
。

【００２５】このとき、上述のごとく、タグ部２−１，
２−２を引くのと同時に　ＴＬＢ７もアクセスされてお
り、　ＴＬＢ７にはたとえば論理アドレスＨ′００００
２　×××に対する物理アドレスＨ′００００３　××
×が登録されているため比較器８はＴＬＢヒットとなり
　ＴＬＢ７の物理アドレス部からＰＡバッファ９に物理
アドレス（３１：１２）が入力され、ＬＡバッファ１の
ＬＡ（１１：０）と合わせて物理アドレス（３１：０）
が生成されている。従って、キャッシュミスであれば、
アドレス入出力制御部１２は、図４（ｅ）に示すごとく
、ＰＡバッファ９の物理アドレスをシステムバス１７へ
出力するように制御し、バス制御部１１はシステムバス
Ｌへリード要求を出す。これにより、主記憶装置Ｘから
ＰＡバッファ９の物理アドレスに対するデータとともに
キャッシュメモリに登録するために残りの１２バイトの
データも順次リードデータバッファ１０へ返される。こ
のとき、図４（ｆ）に示すごとく、データ入出力制御部
１３はシステムバスＬからリードデータバッファ１０へ
データ出力するようになっており、主記憶装置から返さ
れるデータはリードデータバッファ１０を介してデータ
部３へ出力される。この結果、データ部３は、図４（ｇ
）に示すごとく、キャッシュメモリに登録する１６バイ
トが揃ったところでデータを書き込む。

【００２６】他方、このとき、ＬＡバッファ１のＬＡ（
３１：１３）とＰＡバッファ９のＰＡ（３１：１２）が
タグ部２−１の対応するセットのタグ部のＬＡ部とＰＡ
部に登録され、有効ビットも図示しない手段によって有
効とされる。このあと、ＬＡバッファ１に保持されてい
る論理アドレスでキャッシュメモリのタグ部２−１，２
−２を引くとキャッシュヒットすることになり、既に述
べたキャッシュヒット時の動作により対応するデータが
実行部１８へ返される。

【００２７】このように、実行部１８がキャッシュメモ
リを論理アドレスによりリードする場合に、この論理ア
ドレスが該キャッシュメモリのタグ部の論理アドレスに
ヒットしないときもしくは該論理アドレスの有効ビット
が無効のときは　ＴＬＢ７から該論理アドレス対応の物
理アドレスをリードして該物理アドレスにより主記憶装
置Ｘのデータをリードすると共に該データをキャッシュ
メモリのデータ部３にライトし該論理アドレス対応の物
理アドレス、有効ビットを更新、有効化することになる
。

【００２８】ライト時（キャッシュヒットの場合）図５
のタイミング図を参照して説明する。たとえば、論理ア
ドレスＨ′００００２０００にＨ′１２３４５６７８を
書き込む場合を考える。この場合、実行部１８は、図５
（ａ）に示すごとくＬＡバッファ１にＨ′００００２０
００を保持する。リード時と同様に　ＴＬＢ７とタグ部
２−１，２−２を引く。

【００２９】すなわち、図５（ｂ）に示すごとく、アク
セスすべき論理アドレスと　ＴＬＢ７に登録された論理
アドレスとが比較器８によって比較され、また、この比
較結果がヒットしたときには、図５（ｄ）に示すごとく
、物理アドレスバッファ９にＨ′３０００が格納される
。また、同時に、ＬＡ（１１：４）＝Ｈ′０００　をセ
ットアドレスとしてタグ部２−１，２−２の両方につい
てアクセスする。ＬＡ（１２）＝“０”であるのでタグ
部２−１が有効となり、タグ部２−１の有効ビットが“
１”であれば、タグ部２−１に登録されていたアドレス
（タグ部２−１のＬＡ（３１：１３））とＬＡバッファ
１のＬＡ（３１：１３）が比較器５で比較される。図５
（ｃ）に示すごとく、この比較結果がヒットであれば、
図５（ｅ）に示すごとく、次のサイクルに実行部１８か
らライトデータバッファ１５に書き込みデータが出力さ
れ、この結果、データ入出力部１３は、図５（ｇ）に示
すごとく、書き込みデータをシステムバスＬに出力する
。また、上述のごとく、ＰＡバッファ９にはアクセスす
べき物理アドレスが既に入っているので、図５（ｆ）に
示すごとく、アドレス入出力制御部１２はこれをシステ
ムバスＬに出力する。さらに、実行部１８はバス制御部
１１にライト要求を出力し、この結果、図５（ｈ）に示
すごとく、主記憶装置Ｘへ書き込みが行われる。

【００３０】また同時に、図５（ｉ）に示すごとく、Ｌ
Ａバッファ１のＬＡ（１２：４）＝Ｈ′０００　で指定
されるデータ部３のセットの該当部に内部データバス１
７に乗っているＨ′１２３４５６７８が書き込まれる。 なお、データ部３ブロックサイズは１６バイトであるか
ら他の１２バイトについては何もしない。

【００３１】このように、論理アドレスによりライトす
る場合に、該論理アドレスが該キャッシュメモリのタグ
部の論理アドレスにヒットかつ該論理アドレスの有効ビ
ットが有効のときはキャッシュメモリのデータ部３にデ
ータをライトすると共に　ＴＬＢ７から該論理アドレス
対応の物理アドレスをリードして該物理アドレスにより
前記主記憶装置にデータをライトする。

【００３２】ライト時（キャッシュミスの場合）図６の
タイミング図に示すように、図５のタイミング図と異な
り、キャッシュメモリへの書き込みは行わず、主記憶装
置Ｘへの書き込みのみ行う。つまり、キャッシュミス状
態はそのまま保持し、キャッシュリード時にキャッシュ
ミスが再び生じた場合に、上述の方法でキャッシュメモ
リの書き込みを行えばよいからである。

【００３３】このように、論理アドレスでライトする場
合に、この論理アドレスがキャッシュメモリのタグ部２
−１，２−２の論理アドレスにヒットしないときもしく
は論理アドレスの有効ビットが無効のときは　ＴＬＢ７
から論理アドレス対応の物理アドレスをリードしてこの
物理アドレスにより主記憶装置に対してのみデータを書
き込む。

【００３４】アドレスモニタ時 図７のタイミング図を参照して説明する。すなわち、図
７（ａ）に示すごとく、システムバスＬに接続されてい
る他のデータ処理装置（たとえば図９のＢ）がバス権を
もっているときは、アドレス入出力制御部１２はシステ
ムバスＬからＣＰＵ内部へのバスが有効になっており、
図７（ｃ）に示すごとく、ＥＡバッファ１６にはシステ
ムバスＬのアドレスが保持される。この結果、ＥＡバッ
ファ１６のＥＡ（１１：４）をセットアドレスとして指
定されるタグ部２−１，２−２の物理アドレス部に登録
されているＰＡ（３１：１２）とＥＡ（３１：１２）が
比較器６−１，６−２により比較される。この比較結果
が、図７（ｄ）に示すごとく、一致（ヒット）であれば
、有効ビット操作部１４−１，１４−２において、アド
レスモニタオン信号と論理積を取って有効ビットを“０
”にする。上述のアドレスモニタオン信号は図９におい
てバス権を持っている他のデータ処理装置たとえばＢが
主記憶装置Ｘについて書き込み要求を出したときにアサ
ートされる。今図７　（ａ），　（ｂ）に示すように、
データ処理装置Ｂが主記憶装置ＸのＨ′００００３００
０にライト要求を出したとすると、図７（ｃ）に示すＥ
Ａバッファ１６を通じてタグ部２−１，２−２のセット
アドレスＨ′００で指定されるタグ部ＰＡ（３１：１２
）とＥＡ（３１：１２）＝Ｈ′００００３　とが比較器
６−１，６−２で比較される。２の比較結果が不一致（
ミス）であればキャッシュメモリは何ら動作しない。

【００３５】他方、タグ部２−１のＰＡ部にＨ′０００
０３　が登録されているとすれば当然比較器６−１の出
力が“１”となり、またこのときのアドレスモニタオン
信号も“１”であるので、その論理積は“１”となる。 従って、有効ビット操作部１４−１は図７（ｅ）に示す
ごとく、有効ビットを“０”にリセットする制御を行う
。以上により内蔵キャッシュメモリに登録されていたデ
ータは無効となり、外部のデータ処理装置によって書き
換えられた主記憶装置Ｘとの一貫性が保たれることにな
る。

【００３６】このように、他のデータ処理装置が物理ア
ドレスにより主記憶装置Ｘにライトする場合に、この物
理アドレスがキャッシュメモリのタグ部の物理アドレス
にヒットしたときには、この物理アドレスの有効ビット
を無効にする。

【００３７】図８は本発明に係るキャッシュメモリの他
の実施例を示すブロック図であって、タグ部分のみを示
してあり、他の部分は図２と同様である。

【００３８】すなわち、データ処理装置が多重論理空間
をサポートする場合、一度に複数のプロセスが実行され
ることになる。各プロセスでの論理空間は固有であり、
あるプロセスにおけるＨ′１０００番地と他プロセスの
Ｈ′１０００番地とは異なる。もし、図２のようなキャ
ッシュメモリの構成では、多重論理空間をサポートする
必要がでてきた場合、各プロセス間の固有性を保証でき
ない。しかし、データ処理内部は多重論理空間に対応す
るために論理空間識別子によって各プロセス間の固有性
を保証しているため、これを図２のキャッシュメモリの
タグ部に合わせて持つことにより、各プロセス間の論理
アドレスの固有性を保証できる。

【００３９】キャッシュリード、キャッシュライトにお
いて、図２では論理アドレスのみをＬＡバッファ１のア
ドレスと比較したが、図８では論理アドレスとそれに対
応する論理空間識別子を、ＬＡバッファ１のアドレスと
データ処理装置自身がもっている論理空間識別子バッフ
ァ１９と比較することにより、多重論理空間についても
保証することができる。なお、アドレスモニタ機能は物
理アドレスについて行うため、多重論理空間になっても
図２で説明した方法で可能である。

【００４０】上述の実施例では、キャッシュメモリの構
成として１ウェイのセットアソシィアティブ構成として
説明したが、２ウェイ、４ウェイのようにウェイ数を増
やすことや、ｎビットを複数ビットにすることも可能で
あり、これにより一層キャッシュメモリの容量を大きく
することができる。

【００４１】

【発明の効果】以上説明したように本発明によれば、論
理キャッシュ構成であるにもかかわらずアドレスモニタ
動作を行うことが可能となり、キャッシュメモリを全パ
ージする回数が従来に比べて少なくなり、コンピュータ
システムの性能向上に寄与することができる。

【図面の簡単な説明】

【図１】本発明の基本構成を示すブロック回路図である
。

【図２】本発明に係るキャッシュメモリの一実施例を示
すブロック回路図である。

【図３】図２の回路動作を示すタイミング図である。

【図４】図２の回路動作を示すタイミング図である。

【図５】図２の回路動作を示すタイミング図である。

【図６】図２の回路動作を示すタイミング図である。

【図７】図２の回路動作を示すタイミング図である。

【図８】本発明に係るキャッシュメモリの他の実施例を
示すブロック回路図である。

【図９】本発明に係るキャッシュメモリが適用されるコ
ンピュータシステムを示すブロック回路図である。

【符号の説明】

１…論理アドレス（ＬＡ）バッファ ２−１，２−２…キャッシュメモリのタグ部３…キャッ
シュメモリのデータ部 ４…セレクタ ５…論理アドレス比較器 ６−１，６−２…外部アドレス比較器 ７…アドレス変換テーブル（ＴＬＢ）　８…ＴＬＢ比較
器 ９…物理アドレス（ＰＡ）バッファ １０…リードデータバッファ １１…バス制御部 １２…アドレス入出力制御部 １３…データ入出力制御部 １４−１，１４−２…有効ビット操作部１５…ライトデ
ータバッファ １６…外部アドレス（ＥＡ）バッファ １７…内部データバス １８…実行部 １９…論理空間識別子バッファ Ｌ…システムバス Ｘ…主記憶装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　アクセスすべき論理アドレス（ＬＡ）
   のオフセット部の一部分（ｍビット）及び該オフセット
   部以外の一部分（ｎビット）のセットアドレスで選択さ
   れるデータ部（３）と、前記オフセット部の一部分（ｍ
   ビット）のセットアドレスで選択され、論理アドレス（
   ＬＡ）、該論理アドレスに対応する物理アドレス（ＰＡ
   ）、該２つのアドレスの有効を示す有効ビット（Ｖ）を
   登録する２ｎ　個のセットアソシィアティブのタグ部（
   ２−１〜２−Ｎ）と、前記オフセット部以外の一部分（
   ｎビット）により前記タグ部の１つを選択するセレクタ
   （４）と、該選択されたタグ部に登録された論理アドレ
   スとこれに対応するアクセスすべき論理アドレスの部分
   とを比較する第１の比較器（５）と、外部の物理アドレ
   ス（ＥＡ）と前記各タグ部に登録された物理アドレスと
   を比較する２ｎ　個の第２の比較器（６−１〜６−Ｎ）
   と、論理アドレスと物理アドレスとの変換対を登録する
   アドレス変換テーブル（７）と、該アドレス変換テーブ
   ルに登録されている論理アドレスとアクセスすべき論理
   アドレスとを比較する第３の比較器（８）と、を具備し
   、前記第２の比較器の比較結果により対応タグ部の有効
   ビットを操作するようにしたことを特徴とするキャッシ
   ュメモリ。
2. 【請求項２】　　前記キャッシュメモリのタグ部は多重
   論理空間に対するために設けられた論理空間識別子バッ
   ファ（１９）に対して、論理アドレスとして前記論理空
   間識別子も含む請求項１に記載のキャッシュメモリ。