JPH03216744A - 内蔵キャッシュ・メモリ制御方式 - Google Patents

内蔵キャッシュ・メモリ制御方式

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JPH03216744A
JPH03216744A JP2012220A JP1222090A JPH03216744A JP H03216744 A JPH03216744 A JP H03216744A JP 2012220 A JP2012220 A JP 2012220A JP 1222090 A JP1222090 A JP 1222090A JP H03216744 A JPH03216744 A JP H03216744A
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Hidenobu Ota
大田　秀信
Taizo Sato
泰造 佐藤
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Fujitsu Ltd
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Fujitsu Ltd
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 主記憶内のデータをコピーしたキャッシュを内蔵するデ
ータ処理装置において，主記憶と内蔵キャンシュとの一
貫性を保つ内蔵キャッシュ・メモリ制御方式に関し， キャッシュのセットアドレスに論理アドレスのオフセッ
ト部以外を使う場合にも．主記憶と内蔵キャンシェとの
一貫性を保つことができるようにすることを目的とし． Ｎウエイセットアソティアティブ構成をとり，セットア
ドレスとして論理アドレスのオフセット部Ａビットおよ
びオフセット部以外のＢビットを使用するキャッシュ・
メモリ部とタグ部とをＣＰＵ内に備えるとともに，アド
レスモニタ用のタグ部であって，セットアドレスとして
オフセット部Ａビットのみを使用し，２”　ＸＮウェイ
セットアソティアティブ構成をとるタグ部を有するアド
レスモニタ部を備え，ｃｐｕ内部のタグ部とアドレスモ
ニタ部のタグ部を相互に対応させる制御を行うように構
成する． 〔産業上の利用分野〕 本発明は，主記憶内のデータをコピーしたキャッシュを
内蔵するデータ処理装置において，主記憶と内蔵キャッ
シュとの一貫性を保つ内蔵キャッシュ・メモリ制御方式
に関する． 近年のデータ処理装置の高速化の要求に従い．主記憶装
置へのデータアクセスの高速化が要求されてきている．
このため，データ処理装置内に主記憶をコピーするキャ
ッシュ・メモリが提供されており．またキャッシュ・サ
イズの拡大化が行われている． また．装置の性能を上げるために，マイクロプロセッサ
（ＭＰＵ）１個ではなく．複数個使用するマルチプロセ
ッサ構成や，メモリ間の転送速度を上げるために，ＤＭ
Ａコントローラを使用するシステムが増えてきている． このような構成をとるシステムで，ＭＰＵ／ＣＰＵにキ
ャッシュ・メモリを内蔵しているものを使用している場
合，他のプロセッサが書き込みをして内容が変わってし
まった主記憶のデータを内蔵キャッシュ・メモリに持っ
ていても意味がないため．内蔵キャッシュ・メモリと主
記憶との一貫性を保つ機能は不可欠である． 〔従来の技術〕 内蔵キャッシュ・メモリと主記憶の一貫性を保つために
．従来からアドレスモニタと呼ばれる機能がある．これ
は，主記憶がつながっているシステム・バスを監視する
機構で，他のバス・マスクが主記憶に対して書き込み信
号を出したならば，システム・バス上のアドレスを読み
．このアドレスと内蔵キャッシュ・メモリのタグ部の内
容の比較を行い，もし一致したなら，内蔵キャッシュ・
メモリの対応するデータを無効化することにより，主記
憶と内蔵キャッシュ・メモリとの一貫性を保つというも
のである． ところで，通常のプログラムは，論理アドレスで書かれ
ているために．実際のハードウェア上で動作するように
．物理アドレスに変換する必要がある．この操作をアド
レス変換を行うという．この変換を受ける論理アドレス
のオフセット部は，物理アドレスになっても変更される
ことはないが，オフセット部以外の部分については，ア
ドレス変換テーブルにより，必ずしも同じものにはなら
ない。
従来のデータ処理装置においては，内蔵キャッシュ・サ
イズが小さかったため．論理アドレスのオフセット部の
みをセットアドレスとして，Ｎウエイセットアソテイア
テイブのキャッシュを構成できた．この場合，オフセッ
ト部は．アドレス変換を行っても．論理アドレスと物理
アドレスとで異なることはないため，アドレスモニタを
行う際に，システム・バスに出力される物理アドレスを
直接使って，アドレスを比較すべきキャッシュのセット
を決めていた。
〔発明が解決しようとする課題〕
ところが．キャッシュ・メモリのサイズ拡大化の要求に
より，キャッシュ・サイズを大きくしていった場合に，
セットアドレスとしてオフセット部では足りなくなり，
アドレスにより論理アドレスと物理アドレスとが異なる
可能性のある部分を使うことになる。
こうなると．システム・バスの物理アドレスをキャッシ
ュのセットアドレスとして使用した場合．論理アドレス
と物理アドレスとが同一なら問題ないが，論理アドレス
と物理アドレスとが異なるときに．従来のような制御で
は．異なるキャッシュ・メモリを無効化してしまい．無
効化すべきところが有効のまま残ってしまうという問題
が生じる．以下，第７図に示すキャッシュの状態説明図
に従って説明する．以下の説明において，ＬＡは論理ア
ドレス，ＰＡは物理アドレスを表す．また．ＬＡ　（ａ
　：　ｂ）は．論理アドレスの第ａビットから第ｂビッ
トまでのビット列を表す。ＰＡ　（ａ　：ｂ）も同様で
ある．この例では．論理アドレス，物理アドレスともに
３２ビットであり．最上位ビットが第３１ビット，最下
位ビットが第０ビットである。
今．第７図（ａ）に示すようなアドレス変換テーブルが
あり，アドレスとデータとの対応が．第７図（ｂ）に示
すようになっていたとする．また．キャッシュには，第
７図（Ｃ）に示すように，データが登録されていたとす
る． システム・バスにアドレスモニタすべきアドレスとして
，　　ＰＡ　（３　１　：　０）　＝Ｉ｛’００００３
０００が載ってきたとき，　　ＰＡ　（１　４　：　４
）　＝Ｈ’３００をセットアドレスとすると，ＰＡ（３
１：０）−Ｈ’　００００２０００を無効化してしまい
，本来無効化すベきＰ　Ａ　（　３　１　：　０　）　
＝　Ｈ’ＯＯ００３０００は残ってしまうことになる． このように．キャッシェのセットアドレスとして，論理
アドレスのオフセット部以外を使用した場合には．物理
アドレスでアドレス比較すべきセットを決めることがで
きなくなる． したがって，セットアソティアティプ構成のキャッシュ
のセットアドレスに．論理アドレスのオフセット部以外
を使う場合には，従来の方式では．主記憶と内蔵キャッ
シュとの一貫性を保てなくなっていた． 本発明は上記問題点の解決を図り，キャッシェのセット
アドレスに論理アドレスのオフセット部以外を使う場合
にも，主記憶と内蔵キャッシュとの一貫性を保つことが
できるようにすることを目的としている． 〔課題を解決するための手段〕 第１図は本発明の構成例を示す． 第１図（イ）において，１０はＣＰＵであり．ここで演
算やメモリ管理等を行う．１１はＣＰＵ１０の内蔵する
キャッシュ・メモリ部．１２はキャッシュ・メモリ部１
ｌに対するタグ部を表す．１３は内蔵キャッシュのため
のアドレスモニタ部．１４はＣＰＵＩＯのタグ部１２に
対応するアドレスモニタ用タグ部を表す．１５はＣＰＵ
ＩＯが処理するプログラムやデータが入っている主記憶
装Ｌ１６はシステム・バスの負荷を軽減するための外部
キャッシェであって，ｃｐｕｔｏの内蔵キャッシュより
容量の大きいもの．１７はデータパス．１８はアドレス
バスを表す．また，１９はＣＰＵＩ　Ｏとアドレスモニ
タ部１３との間のモニタバス，２０は外部アドレスバス
，２１は外部データパスを表す。
本システムは．複数のデータ処理装置と，主記憶装置１
５と，これらを結合する外部アドレスバス２０，外部デ
ータパス２１等のシステム・バスからなる． データ処理装置の少なくとも１つは，ＣＰＵＩＯ．アド
レスモニタ部１３．外部キャッシュ１６からなり．デー
タバスｌ７により，ＣＰＵＩＯと外部キャッシュ１６と
が結合され．アドレスバスｌ８により，ＣＰＵＩＯと外
部キャッシュ１６とアドレスモニタ部１３とが結合され
ている．また．外部アドレスバス２０により．主記憶装
置１５とアドレスモニタ部１３と外部キャッシュ１６と
が結合され，外部データバス２１により．主記憶装置ｌ
５と外部キャッシュ１６とが結合されている．この例で
は，ＣＰＵＩＯとアドレスモニタ部１３とが．別チップ
で構成されている． ＣＰＵＩＯにおける論理アドレスＬＡから物理アドレス
ＰＡへのアドレス変換では．第１図（口）に示すオフセ
ット部を除いた部分が変換の対象となる． ＣＰＵＩＯにおけるキャッシュ・メモリ部１１およびタ
グ部ｌ２は，第１図（口）に示す論理アドレスのオフセ
ット部Ａビットと，オフセット部以外のＢビットを使用
し，　　（Ａ＋Ｂ）ビットのセットアドレスで，キャッ
シュを引くようなＮウェイセットアソティアティブ構成
となっている．タグ部ｌ２は．キャッシュ・メモリ部１
１に保持されるデータの主記憶装置１５におけるアドレ
ス等を更新管理するアドレス情報記録部と，キャッシュ
・メモリ部１１のデータが有効であることを示す記録部
を有する． アドレスモニタ部１３は，ＣＰＵＩＯとは別チップとな
っており，ＣＰＵＩＯのキャッシュ・メモリ部１１と．
主記憶装置ｌ５の内容の一貫性を保つために使用される
．アドレスモニタ部１３内部に，セットアドレスとして
ＣＰＵＩＯ内で使用したセットアドレスのオフセット部
分（Ａビット）のみを使用し，２”　ＸＮウェイセット
アソティアティプ構成をとるアドレスモニタ用タグ部ｌ
４を有している。
このようなデータ処理装置において，ＣＰＵＩＯ内部の
タグ部１２と．アドレスモニタ部１３のアドレスモニタ
用タグ部１４とを相互に対応させ．アドレスモニタ機能
をアドレスモニタ部１３のチップで行い，その結果をＣ
ＰＵＩＯに送ることにより，ｃｐｕｔｏ内の対応するタ
グの記録部を無効化することができるようにしている．
〔作用〕 本発明では．第１図（イ）に示すように，アドレスモニ
タを行うときには．外部アドレスバス２０の物理アドレ
スとアドレスモニタ用タグ部１４の２１×ＮウェイのＡ
ビットのセットについてそれぞれ比較を行い，その各々
のウェイ（２”　ＸＮ本）の比較結果を．タグ部ｌ２の
セットアドレスのＢビットとウェイ信号と無効化を行う
かを示す無効化イネーブル信号に変換して，ＣＰＵＩＯ
側へ送る． ＣＰＵＩＯ側では，モニタバス１９で伝えられる外部ア
ドレスバス２０の物理アドレスのオフセット部のＡビッ
トと合わせて，ＣＰＵＩＯの内藏するタグ部１２の該当
セットを決め，アドレスモニタ部１３から出力されるウ
エイ信号に基づいて，該当部分のバリッドビットを無効
にすることにより，主記憶とＣＰＵＩＯの内蔵キャッシ
ュとの一貫性を保つ。
〔実施例〕
第２図は本発明の実施例におけるＣＰＵ内部とアドレス
モニタ部との対応関係説明図，第３図は本発明の実施例
によるキャッシュへのデータ登録の例，第４図は本発明
の実施例によるアドレスモニタの例，第５図は本発明の
実施例に係るＴＬＢとキャッシュの関係を説明するため
のブロック図．第６図は第５図に示すブロック図におけ
るリード動作タイミング図を示す． 以下に説明する実施例では，次のような構成をとるもの
とする。もちろん．本発明の実施にあたって，これらの
条件については，システムの構成条件に応じて種々の変
更が可能である。
■　論理アドレスＬＡは３２ビットで．そのオフセソト
部分はＬＡ　（１　１　：　Ｏ）の１２ビットである。
■　ＣＰＵの内蔵キャンシュ・メモリのフ゜ロンクサイ
ズは１６バイトである。
■　ＣＰＵの内蔵キャンシュの構成は，２ウエイセット
アソティアティブである． ■　ＣＰＵの内蔵キャッシュ・メモリのサイズは３２Ｋ
バイトである． ■　アドレスモニタ部内のタグ部は．セットアドレスが
ＬＡ　（１　１　：　４）の１６ウェイセットアソティ
アティブ構成である． 上記■の条件から，ＣＰＵ内藏キャッシュのセットアド
レスとして．■、Ａ（１４：４）を使用することになる
。
まず．キャッシュにデータを登録する場合について，第
１図および第３図を参照して説明する．プログラム中で
指定される論理アドレスについて，アドレス変換を行い
，物理アドレスに変換し，その物理アドレスをアドレス
バス１８に出力し．外部キャッシュ１６から登録すべき
１６バイトのデータをデータバス１７を通して入力する
。
このとき，ＣＰＵＩＯのタグ部１２についてＣＰＵウエ
イ選択回路３０で示されるほうのウエイの論理アドレス
ＬＡ（１４：４）に対応するセントに，登録データに対
する物理アドレスＰＡ（３１：１２）を登録し．バリッ
ドビットを有効にする．このとき，本発明には直接関係
がないため，詳しい説明は省くが．キャッシュ・メモリ
部１１についても，タグ部Ｉ２と同様のウェイとセット
の部分に，１６バイトの登録データを登録する． 同時に，アドレスモニタ部１３のアドレスモニタ用タグ
部１４について，ＣＰＵウェイ番号十論理アドレスＬＡ
（１４：１２）をうエイとみなし．論理アドレスをＬＡ
（１１：４）をセットアドレストスるところに，前記物
理アドレスＰＡ　（３ｌ：１２）を登録する．第３図に
示す５１はＣＰＵウェイ信号である。
第２図（イ）は，ＣＰＵＩＯ内部からアドレスモニタ部
１３に送られる信号と．アドレスモニタ用タグ部１４の
ウェイとの対応を示しており，アドレスモニタ部ウェイ
選択回路３ｌは．この図に従ったウェイの選択制御を行
う． 例えば．第３図に示すように，論理アドレスが２０００
番地で，アドレス変換により，物理アドレスが３０００
番地になるようなケースを考える．このとき，ＣＰＵＩ
Ｏ内部のキャッシュのセットアドレスとして，２００が
使用され，ＣＰＵウェイ選択回路３０が例えばＷＡＹＯ
を示していたとすると．タグ部１２に００００３が登録
され，かつそのバリッドビットが有効にされる。
同時に．アドレスモニタ部ウェイ選択回路３ｌに，ＣＰ
Ｕウエイ選択回路３０からのウエイ選択信号（ＷＡＹ＝
０）と論理アドレスＬＡ（１４：１２）＝Ｂ’０１０が
入力され，第２図（イ）に示す対応表により，アドレス
モニタ用タグ部１４のウェイとして，ＷＡＹ２が選ばれ
る．セントアドレスとして，論理アドレスＬＡ　（１１
　：　４），ＷＡＹ２で指示されるところニ，ＯＯ００
３を登録し．同時にバリッドビノトを有効にする．この
ように，ＣＰＵＩＯとアドレスモニタ部１３の対応する
タグ部１２．１４に．同じ物理アドレスを登録する． 次に，第４図に従って．アドレスモニタを行う場合につ
いて説明する。
まず．外部アドレスバス２０から．モニタすべき外部ア
ドレスＥＡを，アドレスモニタ部１３の外部アドレスバ
ッファ４０に入力ラッチし．外部アドレスＥＡの（１　
１　：　４）を使って．モニタすべきセットを決め．ア
ドレスモニタ用タグ部ｌ４に登録されているＷＡＹＯ〜
ＷＡＹ１５までの各ウェイについて．外部アドレスＥＡ
の（３ｌ：１２）と，アドレス比較部４ｌにより各々比
較する．その結果．一致するものがあれば，そのウェイ
のＨＩＴ信号から，信号の変換と無効化制御を行う回路
４２により．第２図（口）に示すような対応関係に従っ
て．無効化のＣＰＵウェイとアドレスモニタ用論理アド
レスＬＡ　（１４　７１２）に変換したものを．ＣＰＵ
ＩＯへ送る．また．キ＋，シュの無効化を行う必要があ
るか否かの無効化イネーブル信号５３（ヒント信号の論
理和をとったもの）をＣＰＵＩＯに出力する． ＣＰＵＩＯでは，アドレスモニタ部１３から出力される
外部アドレスＥＡ（１１：４），すなわちアドレスモニ
タ用論理アドレスＬＡ　（１　１　：４）と合わせてセ
ットアドレスとして，タグ部１２をアクセスする．今．
アドレスモニタ用タグ部１４は，バリッドピットを有し
ているため，アドレスモニタ部１３で一致したものは．
必ずＣＰＵＩＯでも一致することになる．そこで，ｃｐ
ｕｔＯのタグ部１２でアクセスされたところのバリッド
ビットを無効にする． 同時にアドレスモニタ部１３の対応する部分，すなわち
外部アドレスＥＡとの比較を行い一致したところのバリ
ッドピットも無効にする．なお．第１図に示す外部キャ
ッシュ１６については，自分自身でアドレスモニタを行
っているものとする．今．外部アドレスバス２０に３（
１００番地がのっていて，かつアドレスモニタをする必
要がある場合について考える。まず，外部アドレスバッ
ファ４０に外部アドレスＥＡ（３１：４）を入力ラッチ
する．この外部アドレスＥＡの（１　１　：　４）から
．アドレスモニタ用タグ部１４のセントアドレスはＯＯ
となり，このセット番号で指示されるＷＡＹＯ−ＷＡＹ
１　５について，外部アドレスＥＡ（３１：１２）−０
０００３と比較すると．ＨＩＴ２がアサートされる． 他のＨＩＴ線がアサートされることはないので，第２図
（口）に示す対応表により，ＣＰＵＩＯのタグ部１２に
対するウェイを示す無効化ウエイ５４はＷＡＹＯ，セッ
トアドレス用のアドレスモニタ用論理アドレスＬＡ　（
１　４　：　１　２）　＝Ｂ’０１０と決まり．無効化
イネーブル信号５３もアサートされる。同時に外部アド
レスＥＡ（１１：４）もＣＰＵＩＯに伝えられる．また
同時に．アドレスモニタ用タグ部１４におけるヒットし
たセットアドレスーＯＯ，ウェイ＝２のところのバリッ
ドビットは無効化される． ＣＰＵＩＯでは．アドレスモニタ部１３から送られたア
ドレスをタグ部１２のセットアドレスとし．無効化ウエ
イ５４を人力として．ＣＰＵウエイ選択回路３０により
．無効化すべきＷＡＹＯを選択し．バリッドピット制御
回路４３により．以上のセットアドレスとウェイで選択
されるところのバリノドビットを無効にする。
もし．外部アドレスＥＡとアドレスモニタ用タグ部１４
のアドレスが一致しなかった場合には．無効化イネーブ
ル信号５３をネゲート状態にしたままにすることにより
，ＣＰＵＩＯは無効化処理を行わず．通常の処理を行う
． 上述の例では，モニタバス１９として，ＣＰＵＩＯから
アドレスモニタ部１３へのバスとしての論理アドレスＬ
Ａ（１４：４）と，ＣＰＵウェイ信号５１，アドレスモ
ニタ部ｌ３からＣＰＵＩ　Ｏへのバスとしてアドレスモ
ニタ用論理アドレスＬＡ　（１４　：　１２）５２と無
効化イネーブル信号５３と無効化ウェイ５４と外部アド
レスＥＡ（１１：４）５５を使用したが，アドレスモニ
タ部１３のチップの比較信号を直接ＣＰＵＩＯに出力し
て，ＣＰＵＩＯ側で論理アドレスに変換することも可能
である．また．アドレスモニタ部ｌ３にアドレスを登録
する際に．アドレスバス１８を使用したが．これの代わ
りに，モニタバスｌ９の本数を増やして．モニタバス１
９を使用することも可能である． 次に．本実施例におけるＴ　Ｌ　Ｂ　（Ｔｒａｎｓｌａ
ｔｉｏｎＬｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ）とキー？
　”／シェの関係について．第５図に示すブロック図を
参照して説明する．なお，第６図は，第５図に示すブロ
ック図におけるリード動作のタイミングを示している．
ここでは，ＴＬＢ，キャッシュともに．２ウェイセット
アソティアティプ方式とする。
キャッシュにデータを登録するには，まずキャッシュミ
スする必要がある。本実施例では．第５図に示すような
構成をとることにより，ＴＬＢとタグ部１２とを，１マ
シンサイクル中に引くようにしている。
まず，論理アドレスＬＡ（１６：１２）で．ＴＬＢの論
理アドレス部６０と物理アドレス部６１とを引＜，ＴＬ
Ｂの論理アドレス部６０には．物理アドレスに変換可能
な対応する論理アドレスＬＡの（３１：１７）が登録さ
れている．ＩＦＩ理アドレス部６１には．変換される物
理アドレスＰＡ（３１：１２）が登録されている。
比較回路ＣＭＰ　１により，実際の論理アドレスＬＡ（
３１：１７）と，ＴＬＢの論理アドレス部６０のＷＡＹ
ＯおよびＷＡＹ１から読み出した部分とを比較する．こ
れにより，ＴＬＢに物理アドレスが登録されているかを
みる，　ｈｉｔｏ．　ｈｉｔｌとも″０”ならば，ＴＬ
Ｂミスであり，動的アドレス変換（ＤＡＴ）処理に移る
． また．比較回路ＣＭＰ２により，ＴＬＢの物理アドレス
部６１から読み出した物理アドレスＰＡ（３１：１２）
のＷＡＹＯ，ＷＡＹＩと，タグ部１２から読み出した物
理アドレスＰＡ（３１：１２）のＷＡＹＯ，ＷＡＹＩに
ついて比較する．これらの比較回路ＣＭＰＩ，ＣＭＰ２
の出力により．一致を示すヒット信号旧ＴＯＯ〜ＨＩＴ
ＩＩを生成し，旧ＴＯＯまたは旧ＴＩＯならば，キャッ
シュ・メモリ部ｌ１から読み出したＷＡＹＯのデータを
出力し，　ｌ｛ＩＴＯＩまたは旧Ｔｌｌならば，キャッ
シュ・メモリ部１１から読み出したＷＡＹＩのデータを
出力する． ところで，オペレーティング・システムによるプログラ
ムの動作のさせ方によって，複数の論理アドレスＬＡが
１つの物理アドレスＰＡを指す場合がある．この場合．
論理アドレスＬＡ（１４：１２）が同じでないと．同じ
物理アドレスにマッピングすることができない． これに対する解決法として，例えば以下のような案が考
えられる． （１）　　アドレス変換テーブル作成時の制限とする．
（２）ＴＬＢミスしたときには，キャッシュに登録しな
い。
ｉ）ＴＬＢにも登録しない．→この場合，　ＤＡＴの回
数が増大してしまい，キャッシュを大きくしたメリット
がなくなってしまう．ｉｉ）ＴＬＢには登録する．→Ｔ
ＬＢミスしたなら．第５図に示すＴＬＢの物理アドレス
部６１の全エントリとＴＬＢミスした論理アドレスに対
する物理アドレスとの比較を行う。
もし一致するものがなかったなら，ＴＬＢ登録して次の
処理に移る（キャッシュ登録も可）．もし一致するもの
があったなら，ＴＬＢ登録する際にＴＬＢミスしたエン
トリに対するＴＬＢのＮＣ（ノン・キャッシャブル）フ
ラグを有効にすることにより，キャッシュ登録しないよ
うにする． 以上の（２）の方式では，性能が落ちてしまい，キャッ
シュを大きくしたメリットがなくなる可能性があるので
，性能の点を考えると，（１）の論理アドレスＬＡ（１
４：１２）が同じでないと．同じ物理アドレスにマッピ
ングすることができないという．アドレス変換テーブル
作成に対する制限を設けることが実用的である．他の解
決案も考えられるが．本発明の要旨とは直接関係がない
ので．この程度の説明にとどめる． 〔発明の効果〕 以上説明したように．本発明によれば，ＣＰＵの内蔵キ
ャッシュがＮウェイセットアソティアティブ構成であっ
て，セットアドレスに論理アドレスのオフセット部以外
が入ったときでも．アドレスモニタを行うことが可能に
なるため．主記憶と内蔵キャッシュとの一貫性を保つこ
とができる．したがって．内蔵キャッシュのサイズを大
きくすることができ．データ処理装置の性能向上に寄与
するところが大きい．
【図面の簡単な説明】
第１図は本発明の構成例， 第２図は本発明の実施例におけるＣＰＵ内部とアドレス
モニタ部との対応関係説明図，第３図は本発明の実施例
によるキャッシュへのデータ登録の例． 第４図は本発明の実施例によるアドレスモニタの例． 第５図は本発明の実施例に係るＴＬＢとキャッシェの関
係を説明するためのブロック図．第６図は第５図に示す
ブロック図におけるリード動作タイミング図． 第７図は本発明の課題を説明するためのキャッシュの状
態説明図を示す．

Claims (1)

  1. 【特許請求の範囲】 主記憶装置（１５）と、各々ＣＰＵ（１０）を備えた複
    数のデータ処理装置と、それらを結合するシステムバス
    とを有する計算機システムにおける内蔵キャッシュ・メ
    モリ制御方式において、 Ｎウェイセットアソティアティブ構成をとり、セットア
    ドレスとして論理アドレスのアドレス変換を受けないオ
    フセット部Ａビットおよびアドレス変換を受けるオフセ
    ット部以外のＢビットを使用するキャッシュ・メモリ部
    （１１）とタグ部（１２）とをＣＰＵ内に備えるととも
    に、 前記ＣＰＵのタグ部に対応するアドレスモニタ用のタグ
    部であって、セットアドレスとしてＣＰＵ内で使用した
    セットアドレスのオフセット部Ａビットのみを使用し、
    ２＾Ｂ×Ｎウェイセットアソティアティブ構成をとるタ
    グ部（１４）を有するアドレスモニタ部（１３）を備え
    、 ＣＰＵ内部のタグ部とアドレスモニタ部のタグ部を相互
    に対応させることにより、アドレスの監視を行い、その
    結果をＣＰＵに送ることにより、ＣＰＵ内の対応するタ
    グの記録部を無効化する制御を行うようにしたことを特
    徴とする内蔵キャッシュ・メモリ制御方式。
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