JPH02188847A - 階層キャッシュメモリにおけるデータ交換方式 - Google Patents
階層キャッシュメモリにおけるデータ交換方式Info
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- JPH02188847A JPH02188847A JP1007858A JP785889A JPH02188847A JP H02188847 A JPH02188847 A JP H02188847A JP 1007858 A JP1007858 A JP 1007858A JP 785889 A JP785889 A JP 785889A JP H02188847 A JPH02188847 A JP H02188847A
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- 230000015654 memory Effects 0.000 title claims abstract description 105
- 238000000034 method Methods 0.000 claims description 13
- 208000031339 Split cord malformation Diseases 0.000 description 8
- 238000004645 scanning capacitance microscopy Methods 0.000 description 8
- 238000013068 supply chain management Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- COCAUCFPFHUGAA-MGNBDDOMSA-N n-[3-[(1s,7s)-5-amino-4-thia-6-azabicyclo[5.1.0]oct-5-en-7-yl]-4-fluorophenyl]-5-chloropyridine-2-carboxamide Chemical compound C=1C=C(F)C([C@@]23N=C(SCC[C@@H]2C3)N)=CC=1NC(=O)C1=CC=C(Cl)C=N1 COCAUCFPFHUGAA-MGNBDDOMSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、キャッシュメモリを階層的に接続してなる階
層キャッシュメモリ方式に係わり、特に複数段のプロセ
ッサと共有メモリとの間に配置される階層キャッシュメ
モリにおけるキャッシュコンシステンシ（一貫性）を確
保するためのデー夕交換方式に関する。
層キャッシュメモリ方式に係わり、特に複数段のプロセ
ッサと共有メモリとの間に配置される階層キャッシュメ
モリにおけるキャッシュコンシステンシ（一貫性）を確
保するためのデー夕交換方式に関する。
（従来の技術）
メモリのアクセスタイムをメモリの階層化によって見掛
は上高速化する方式として従来よりキャッシュメモリ方
式が知られている。キャッシュフロセッサーメモリ間の
高速アクセスを可能にする方式である。メモリは高速で
ある程高価であるため、広範囲でのメモリアクセスを必
要とする用途では、高速のキャッシュメモリ（ファース
トキャッジメモリ）と主記憶装置との間に中速、中容量
のキャッシュメモリ（セカンドキャッシュメモリ）を階
層的に配置した階層キャッシュ方式も採用されている。
は上高速化する方式として従来よりキャッシュメモリ方
式が知られている。キャッシュフロセッサーメモリ間の
高速アクセスを可能にする方式である。メモリは高速で
ある程高価であるため、広範囲でのメモリアクセスを必
要とする用途では、高速のキャッシュメモリ（ファース
トキャッジメモリ）と主記憶装置との間に中速、中容量
のキャッシュメモリ（セカンドキャッシュメモリ）を階
層的に配置した階層キャッシュ方式も採用されている。
一方、複数台のプロセッサが主記憶装置を共有するマル
チプロセッサシステムでは、プロセッサ毎にキャッシュ
メモリを持つように構成されるが、この場合、異なるプ
ロセッサ間でキャッシュメモリ内の同じ論理番地のデー
タの内容が食違わないような制御、つまりキャッシュコ
ンシステンシを保証する制御が必要である。
チプロセッサシステムでは、プロセッサ毎にキャッシュ
メモリを持つように構成されるが、この場合、異なるプ
ロセッサ間でキャッシュメモリ内の同じ論理番地のデー
タの内容が食違わないような制御、つまりキャッシュコ
ンシステンシを保証する制御が必要である。
マルチプロセッサシステムでしかも階層キャッシュメモ
リが使用される場合には、キャッシュコンシステンシを
保証する制御はより複雑になる。
リが使用される場合には、キャッシュコンシステンシを
保証する制御はより複雑になる。
例えば“旧ｅｒａｒｃｈｉｃａｌ Ｃａｃｈｅ／Ｂｕｓ
Ａｒｃｈｉｔｅｃｔｕｒｅｒｏｒ ５ｈａｒｅｄ Ｍ
ｅｍｏｒｙ Ｍｕ！ｔｉｐｒｏｅｅｓｓＯｒｓ−がある
と述べている。
Ａｒｃｈｉｔｅｃｔｕｒｅｒｏｒ ５ｈａｒｅｄ Ｍ
ｅｍｏｒｙ Ｍｕ！ｔｉｐｒｏｅｅｓｓＯｒｓ−がある
と述べている。
く制約〉
ファーストキャッシュメモリに存在するエントリはセカ
ンドキャッシュメモリにも必ず存在する。
ンドキャッシュメモリにも必ず存在する。
この制約を満たすうえで問題となるのはセカンドキャッ
シュメモリのエントリの交換（ｒｅｐｌａｃｅ ）時で
ある。セカンドキャッシュメモリのエントリがリプレー
スされるのは、セカンドキャッシュメモリの共有メモリ
側からのコンシステンシを保つための要求があった場合
や、ファーストキャッシュメモリ及びセカンドキャッシ
ュ４モリが両方ともミスした場合等が考えられるが、特
に後者の場合には、リプレースされるエントリを他のフ
ァーストキャッシュメモリが使用している場合が考えら
れるため、リプレースに伴ってファーストキャッシュメ
モリバスを介して各ファーストキャッシュメモリにフラ
ッシュコマンドを送出する必要があった。
シュメモリのエントリの交換（ｒｅｐｌａｃｅ ）時で
ある。セカンドキャッシュメモリのエントリがリプレー
スされるのは、セカンドキャッシュメモリの共有メモリ
側からのコンシステンシを保つための要求があった場合
や、ファーストキャッシュメモリ及びセカンドキャッシ
ュ４モリが両方ともミスした場合等が考えられるが、特
に後者の場合には、リプレースされるエントリを他のフ
ァーストキャッシュメモリが使用している場合が考えら
れるため、リプレースに伴ってファーストキャッシュメ
モリバスを介して各ファーストキャッシュメモリにフラ
ッシュコマンドを送出する必要があった。
（発明が解決しようとする課題）
υｓｅｄ ）方式や、登録された順番にリプレースして
い＜ Ｆ Ｉ Ｆ Ｏ（Ｆｉｒｓｔ ｉｎ Ｆｉｒｓｔ
ｏｕｔ）方式が広く知られているが、これらのリプレ
ース方式では、ラアーストキャッシュメモリのキャッシ
ュミスによりセカンドキャッシュメモリへフェッチが起
こり、更にセカンドキャッシュメモリもミスしてリプレ
ースが起こったとき、フラッシュをファーストキャッシ
ュメモリに伝えるためにファーストキャッシュメモリの
バスを使用しなければならず、バスの使用効率が低下す
るとともに、制御が複雑になるという問題があった。
い＜ Ｆ Ｉ Ｆ Ｏ（Ｆｉｒｓｔ ｉｎ Ｆｉｒｓｔ
ｏｕｔ）方式が広く知られているが、これらのリプレ
ース方式では、ラアーストキャッシュメモリのキャッシ
ュミスによりセカンドキャッシュメモリへフェッチが起
こり、更にセカンドキャッシュメモリもミスしてリプレ
ースが起こったとき、フラッシュをファーストキャッシ
ュメモリに伝えるためにファーストキャッシュメモリの
バスを使用しなければならず、バスの使用効率が低下す
るとともに、制御が複雑になるという問題があった。
本発明の目的は、ファーストキャッシュ、セカンドキャ
ッシュが共にミスしてセカンドキャッシュメモリにリプ
レースが起こった場合でも、ファーストキャッシュメモ
リにフラッシュのコマンドを送る必要が無く、バスの使
用効率の向上及び制御の容品化が図れる階層キャッシュ
メモリのリプレース方式を提供することにある。
ッシュが共にミスしてセカンドキャッシュメモリにリプ
レースが起こった場合でも、ファーストキャッシュメモ
リにフラッシュのコマンドを送る必要が無く、バスの使
用効率の向上及び制御の容品化が図れる階層キャッシュ
メモリのリプレース方式を提供することにある。
［発明の構成］
（課題を解決するための手段）
ツユメモリの階層構造からなる階層キャッシュメモリを
接続し、セカンドキャッシュメモリとこれを共有する複
数のファーストキャッシュメモリとの間の一貫性を保つ
べくデータの移動を管理する階層キャッシュメモリにお
けるデータ交換方式におい、て、セカンドキャッシュメ
モリは、それを共有しているファーストキャッシュメモ
リの数だけのエントリを持つセットからなるセットアソ
シェティブ方式のメモリで、各エントリにはそのエント
リがどのファーストキャッシュに使用されているかを示
す使用情報が付帯されている。そして、前記ファースト
キャッシュメモリ及びセカンドキャッシュメモリが共に
キャッシュミスしたときには、前記キャッシュミスした
セカンドキャッシュメモリを共有している複数のファー
ストキャッシュメモリのうち前記キャッシュミスしたフ
ァーストキャッシュメモリを除く他のファーストキャッ
シュメモリがいずれも使用していないエントリを前記使
用情報に基づき選択し、この選択されたエントリのデー
タを交換するようにしている。
接続し、セカンドキャッシュメモリとこれを共有する複
数のファーストキャッシュメモリとの間の一貫性を保つ
べくデータの移動を管理する階層キャッシュメモリにお
けるデータ交換方式におい、て、セカンドキャッシュメ
モリは、それを共有しているファーストキャッシュメモ
リの数だけのエントリを持つセットからなるセットアソ
シェティブ方式のメモリで、各エントリにはそのエント
リがどのファーストキャッシュに使用されているかを示
す使用情報が付帯されている。そして、前記ファースト
キャッシュメモリ及びセカンドキャッシュメモリが共に
キャッシュミスしたときには、前記キャッシュミスした
セカンドキャッシュメモリを共有している複数のファー
ストキャッシュメモリのうち前記キャッシュミスしたフ
ァーストキャッシュメモリを除く他のファーストキャッ
シュメモリがいずれも使用していないエントリを前記使
用情報に基づき選択し、この選択されたエントリのデー
タを交換するようにしている。
本発明によれば、各エントリにそのエントリがどのファ
ーストキャッシュにに使用されているかを示す使用情報
が付加されているので、この情報を参照することにより
、リプレースに際して最も影響の少ないエントリを選択
してリプレースすることができる。本発明では、ファー
ストキャッシュメモリとセカンドキャッシュメモリが共
にキャッシュミスしたときに、上記使用情報に基づき、
キャッシュミスしたファーストキャッシュメモリ以外の
ファーストキャッシュメモリが使用していないエントリ
をリプレースする。セカンドキャッシュメモリのエント
リの数は、それを共有するファーストキャッシュメモリ
の数に等しいがら、本発明によりリプレースされるエン
トリは、どのファーストキャッシュメモリにも使用され
ていないエントリか、或はキャッシュミスしたファース
トキャッシュメモリだけが使用していたエントリの２通
りしかない。前者の場合には、そのエントリをリプレー
スしても、前述した制約は守られる。
ーストキャッシュにに使用されているかを示す使用情報
が付加されているので、この情報を参照することにより
、リプレースに際して最も影響の少ないエントリを選択
してリプレースすることができる。本発明では、ファー
ストキャッシュメモリとセカンドキャッシュメモリが共
にキャッシュミスしたときに、上記使用情報に基づき、
キャッシュミスしたファーストキャッシュメモリ以外の
ファーストキャッシュメモリが使用していないエントリ
をリプレースする。セカンドキャッシュメモリのエント
リの数は、それを共有するファーストキャッシュメモリ
の数に等しいがら、本発明によりリプレースされるエン
トリは、どのファーストキャッシュメモリにも使用され
ていないエントリか、或はキャッシュミスしたファース
トキャッシュメモリだけが使用していたエントリの２通
りしかない。前者の場合には、そのエントリをリプレー
スしても、前述した制約は守られる。
即ちどのファーストキャッシュメモリにも影響を与えな
いので、キャッシュコンシステンシは保証フェッチする
だけで前述した制約は守られる。
いので、キャッシュコンシステンシは保証フェッチする
だけで前述した制約は守られる。
従って、本発明によれはセカンドキャッシュメモ１のリ
プレースに伴ってファーストキャッシュ−に対しフラッ
シュコマンドを送出する必要がなく、バスの使用効率の
向上及び制御の容易化を図ることができる。
プレースに伴ってファーストキャッシュ−に対しフラッ
シュコマンドを送出する必要がなく、バスの使用効率の
向上及び制御の容易化を図ることができる。
（実施例）
以下、図面に基づいて本発明の実施例について説明する
。
。
第１図は本発明の一実施例に係るマルチプロセッサシス
テムの構成を示すブロック図である。
テムの構成を示すブロック図である。
このシステムは、並列処理する複数の′プロセッサ１．
２，３．４と、これらプロセッサ１〜４が共有するメイ
ンメモリ５と、これらの間に接続されて高速アクセスを
可能にするための階層キャッシュメモリ６とから構成さ
れている。
２，３．４と、これらプロセッサ１〜４が共有するメイ
ンメモリ５と、これらの間に接続されて高速アクセスを
可能にするための階層キャッシュメモリ６とから構成さ
れている。
階層キャッジメモリ６は、各プロセッサ１〜４と一対一
で接続された高速・小容量のファーストキャッシュメモ
リ（以下、ＦＣＭと略記する）１１．１２，１３．１４
と、２組のＦＣＭＩＩ。
で接続された高速・小容量のファーストキャッシュメモ
リ（以下、ＦＣＭと略記する）１１．１２，１３．１４
と、２組のＦＣＭＩＩ。
れている。また３０Ｍ２１．．２２はセカンドキャッシ
ュバス２３を介してメインメモリ５と接続されている。
ュバス２３を介してメインメモリ５と接続されている。
従って、階層キャッシュメモリ６は、プロセッサ１，２
、ＦＣＭＩＩ、１２が３０Ｍ２１を共有し、プロセッサ
３，４、ＦＣＭ１３゜１４がＳＣＭ２２を共有し、３０
Ｍ２１．２２がメインメモリ５を共有する階層構造とな
っている。
、ＦＣＭＩＩ、１２が３０Ｍ２１を共有し、プロセッサ
３，４、ＦＣＭ１３゜１４がＳＣＭ２２を共有し、３０
Ｍ２１．２２がメインメモリ５を共有する階層構造とな
っている。
ＦＣＭＩＩ〜１４は、ダイレクトマツピング方式のキャ
ッシュであるが、３０Ｍ２１．２２はＮウエイーセット
アソシエティブ方式のキャッシュである。つまり、３０
Ｍ２１．２２では１つのセット中にＮ個のエントリを持
つ。この例では、ＳＣＭ２１．２２を共有するＦＣＭの
数が２であるから、２ウエイとなる。
ッシュであるが、３０Ｍ２１．２２はＮウエイーセット
アソシエティブ方式のキャッシュである。つまり、３０
Ｍ２１．２２では１つのセット中にＮ個のエントリを持
つ。この例では、ＳＣＭ２１．２２を共有するＦＣＭの
数が２であるから、２ウエイとなる。
第２図にＳ ＣＭ２１の構成を示すが、ＳＣＭ２２の構
成もこれと全く同様であるので以下、Ｓ ＣＭ２１につ
いてのみ説明することにする。
成もこれと全く同様であるので以下、Ｓ ＣＭ２１につ
いてのみ説明することにする。
ＳＣＭ２１は、データとタグを記憶するメモリ本体３１
と、ＳＣＭ２１の全体の制御を司るセカンドキャッシュ
制御回路３２と、ファーストキャラあるとすると、ＦＣ
ＭＩＩ、１２からは、アドレスの下位８ビツトを用いて
２５６エントリのうちから１つのエントリを選択できる
。ＳＣＭ２１゜２２では、アドレスの下位８ビツトを用
いて２５６セツトのうちの１セツトを選択できる。
と、ＳＣＭ２１の全体の制御を司るセカンドキャッシュ
制御回路３２と、ファーストキャラあるとすると、ＦＣ
ＭＩＩ、１２からは、アドレスの下位８ビツトを用いて
２５６エントリのうちから１つのエントリを選択できる
。ＳＣＭ２１゜２２では、アドレスの下位８ビツトを用
いて２５６セツトのうちの１セツトを選択できる。
つまり１００ＯＨ番地と２０００）ｆ番地に対応するＦ
ＣＭＩｌ、１２のエントリは同じで、ＳＣＭ２１のセッ
トも同じである。各エントリの情報は以下の通りである
。
ＣＭＩｌ、１２のエントリは同じで、ＳＣＭ２１のセッ
トも同じである。各エントリの情報は以下の通りである
。
１）Ｕビット
このＵビットは、使用情報となるもので、各ターフェイ
ス３４とにより構成されている。
ス３４とにより構成されている。
メモリ本体３１を構成する１つのセットを第３図に示す
。ＳＣＭ２１．２１は前述したように２ウ工イーアソシ
エテイブ方式のメモリであるから、１つのセットは２つ
のエントリから構成される。
。ＳＣＭ２１．２１は前述したように２ウ工イーアソシ
エテイブ方式のメモリであるから、１つのセットは２つ
のエントリから構成される。
各エントリには、２つのＵビットと、エントリの状態を
示す情報と、タグアドレスと、データ部とが設定されて
いる。アドレス幅が１６ビツトで１、Ｕ ［１，２］が
０であれば、セット中のエントリ１はＦＣＭＩＩにより
使用されているが、エントリ１はＦＣＭ１２には使用さ
れていないこと、を示している。
示す情報と、タグアドレスと、データ部とが設定されて
いる。アドレス幅が１６ビツトで１、Ｕ ［１，２］が
０であれば、セット中のエントリ１はＦＣＭＩＩにより
使用されているが、エントリ１はＦＣＭ１２には使用さ
れていないこと、を示している。
２）エントリの状態
ＳＣＭ２１．２２間のコンシステンシをとるための情報
であり、前述した文献におけるｗｒｔｔｃ−ｏｎｃａの
方法では、Ｄ （Ｄｉｒｔｙ ） 、 Ｉ （Ｉｎｖ
ａｌｊｄ ） 。
であり、前述した文献におけるｗｒｔｔｃ−ｏｎｃａの
方法では、Ｄ （Ｄｉｒｔｙ ） 、 Ｉ （Ｉｎｖ
ａｌｊｄ ） 。
Ｖ （Ｖａｌｉｄ ） 、 Ｒ（Ｒｅｓｅｒｖｅｄ）の
４状態を表わすため２ビツトが必要である。
４状態を表わすため２ビツトが必要である。
３）タグアドレス
そのエントリが持っているデータのアドレス情報である
。
。
４）データ部
そのエントリのデータの内容である。
以上の構成において、いま、ＦＣＭｌｌ又は１２でキャ
ッシュミスが発生してＦＣＭｌｌ又は１２がＳ ＣＭ２
１に必要なエントリをフェッチする場合には、フェッチ
するエントリの対応するＵビットを１にする。また、Ｕ
ビットを１すると同ントリ１，２の計４つのＵビットは
、図示のような値に設定される。これにより、ｕ ［ａ
、ｂ］が１である場合には、ＦＣＭｂにエントリａが使
用されていることが明らかになる。
ッシュミスが発生してＦＣＭｌｌ又は１２がＳ ＣＭ２
１に必要なエントリをフェッチする場合には、フェッチ
するエントリの対応するＵビットを１にする。また、Ｕ
ビットを１すると同ントリ１，２の計４つのＵビットは
、図示のような値に設定される。これにより、ｕ ［ａ
、ｂ］が１である場合には、ＦＣＭｂにエントリａが使
用されていることが明らかになる。
ＦＣＭＩＩ又は１２でキャッシュミスが発生し、更にＳ
ＣＭ２１でもキャッシュミスが発生したときには、その
発生の状況によって第５図に示すようなエントリがリプ
レースされる。このときリプレースされるエントリの条
件は次の通りである。
ＣＭ２１でもキャッシュミスが発生したときには、その
発生の状況によって第５図に示すようなエントリがリプ
レースされる。このときリプレースされるエントリの条
件は次の通りである。
■ Ｕ ［ａ、１］ 、Ｕ ［ａ、２］が共に０の場エ
ントリａがリプレースされる。エントリａはいずれのＦ
ＣＭＩＩ、１２においても使用されていないからである
。
ントリａがリプレースされる。エントリａはいずれのＦ
ＣＭＩＩ、１２においても使用されていないからである
。
■ Ｕ ［ａ、１］ 、Ｕ ［ａ、２］が共に０でない
場合 キャッシュミスしたＦＣＭに対応するエントリがリプレ
ースされる。他のエントリはキャッシュミスしたＦＣＭ
以外のＦＣＭが使用しているからである。
場合 キャッシュミスしたＦＣＭに対応するエントリがリプレ
ースされる。他のエントリはキャッシュミスしたＦＣＭ
以外のＦＣＭが使用しているからである。
である。この状態でＦＣＭ１２が３０００番地をアクセ
スするとキャッシュミスが起こる。この場合、Ｕ ［２
，１］ 、Ｕ ［２，２］が共に０であるから、エント
リ２が選択されてリプレースされる。
スするとキャッシュミスが起こる。この場合、Ｕ ［２
，１］ 、Ｕ ［２，２］が共に０であるから、エント
リ２が選択されてリプレースされる。
この結果、同図（ｂ）に示すように、エントリ２に３０
００番地のデータが格納され、ＦＣＭ１２がこれをフェ
ッチすることにより、Ｕ ［１，２］ 。
００番地のデータが格納され、ＦＣＭ１２がこれをフェ
ッチすることにより、Ｕ ［１，２］ 。
Ｕ ［２，２］は０，１となる。この場合ＦＣＭ１１は
なんら影響を受けない。
なんら影響を受けない。
第７図（ａ）はＦＣＭＩＩが１０００番地のブタを格納
したエントリ２を使用し、ＦＣＭ１２が２０００番地の
データを格納したエントリ１を使用している場合である
。この状態でＦＣＭ１２が３０００番地をアクセスする
とキャッシュミスが起こる。この場合、Ｕ ［１，２］
が１であるから、エントリ１が選択されてリプレースさ
れる。
したエントリ２を使用し、ＦＣＭ１２が２０００番地の
データを格納したエントリ１を使用している場合である
。この状態でＦＣＭ１２が３０００番地をアクセスする
とキャッシュミスが起こる。この場合、Ｕ ［１，２］
が１であるから、エントリ１が選択されてリプレースさ
れる。
この結果、同図（ｂ）に示すように、エントリ１に３０
００番地のデータが格納され、ＦＣＭ１２がこれをフェ
ッチすることにより、Ｕ［１，２］。
００番地のデータが格納され、ＦＣＭ１２がこれをフェ
ッチすることにより、Ｕ［１，２］。
Ｕ ［２，２］は１．０となる。この場合もＦＣＭを防
止できる。
止できる。
なお、本発明は上述した実施例に限定されるものではな
い、上記実施例ではセカンドキャッシュメモリに２ウエ
イーセツトアソシエテイブのメモリを用いたが、Ｎウェ
イーセットアソシエティブに拡張可能であることはいう
までもない。この場合、フェッチしようとするＦＣＭを
ＦＣＭ（ｂ）とすると、エントリＢｓ＋＋１，２． ・
・・ Ｎに対し、Ｕ ［ａ、ｂ］ 瑠１ （ａ：フ
ェッチされるエントリ ） Ｕ ［ａ、ｂ］ ＝Ｏ（ａ：フェッチされるエントリを
除く 全て ） に設定すれば良い。
い、上記実施例ではセカンドキャッシュメモリに２ウエ
イーセツトアソシエテイブのメモリを用いたが、Ｎウェ
イーセットアソシエティブに拡張可能であることはいう
までもない。この場合、フェッチしようとするＦＣＭを
ＦＣＭ（ｂ）とすると、エントリＢｓ＋＋１，２． ・
・・ Ｎに対し、Ｕ ［ａ、ｂ］ 瑠１ （ａ：フ
ェッチされるエントリ ） Ｕ ［ａ、ｂ］ ＝Ｏ（ａ：フェッチされるエントリを
除く 全て ） に設定すれば良い。
また、キャッシュミスしたＦＣＭがＦＣＭ（ｃ）である
とすると、リプレースされるエントリは、エントリａ
（Ｕ［ａ、１１．・・・・・、 Ｕ ［ａ、
Ｎコ の全てが０のとき ） バス使用効率の向上と制御の容易化とを図ることができ
る。
とすると、リプレースされるエントリは、エントリａ
（Ｕ［ａ、１１．・・・・・、 Ｕ ［ａ、
Ｎコ の全てが０のとき ） バス使用効率の向上と制御の容易化とを図ることができ
る。
このような制御によれば、前述した制約を守ることがで
きる。 ［発明の効果］ 一以上述べたように、本発明によれば各エントリにその
エントリがどのファーストキャッシュメモリに使用され
ているかを示す使用情報を付加し、ファーストキャッシ
ュメモリとセカンドキャッシュメモリとが共にキャッシ
ュミスした場合に、上記使用情報に基づいて、キャッシ
ュミスしなかった他のファーストキャッシュメモリに影
響を与えずにリプレースを行なうことができる。従って
、第３図は同セカンドキャッシュメモリの記憶単位であ
るセットの構成を示す図、第４図は同セットャッシュメ
モリにおけるリプレースの例をそれぞれ示す図である。 １〜４・・・プロセッサ、５・・・メインメモリ、６・
・・階層キャッシュメモリ、１１〜１４・・・ファース
トキャッシュメモリ、１５．１６・・・ファーストキャ
ッシュバス、２１〜２４・・・セカンドキャッシュメモ
リ、２３・・・セカンドキャッシュバス。
きる。 ［発明の効果］ 一以上述べたように、本発明によれば各エントリにその
エントリがどのファーストキャッシュメモリに使用され
ているかを示す使用情報を付加し、ファーストキャッシ
ュメモリとセカンドキャッシュメモリとが共にキャッシ
ュミスした場合に、上記使用情報に基づいて、キャッシ
ュミスしなかった他のファーストキャッシュメモリに影
響を与えずにリプレースを行なうことができる。従って
、第３図は同セカンドキャッシュメモリの記憶単位であ
るセットの構成を示す図、第４図は同セットャッシュメ
モリにおけるリプレースの例をそれぞれ示す図である。 １〜４・・・プロセッサ、５・・・メインメモリ、６・
・・階層キャッシュメモリ、１１〜１４・・・ファース
トキャッシュメモリ、１５．１６・・・ファーストキャ
ッシュバス、２１〜２４・・・セカンドキャッシュメモ
リ、２３・・・セカンドキャッシュバス。
Claims (1)
- 【特許請求の範囲】 複数台のプロセッサと、これらプロセッサによって共有
される共有メモリとの間に、ファーストキャッシュメモ
リ及びセカンドキャッシュメモリの階層構造からなる階
層キャッシュメモリを接続し、前記セカンドキャッシュ
メモリとこれを共有する複数のファーストキャッシュメ
モリとの間の一貫性を保つべくデータの移動を管理する
階層キャッシュメモリにおけるデータ交換方式において
、 前記セカンドキャッシュメモリは、それを共有している
ファーストキャッシュメモリの数だけのエントリを持つ
セットからなるセットアソシエティブ方式のメモリで、 前記各エントリにはそのエントリがどのファーストキャ
ッシュに使用されているかを示す使用情報が付帯され、 前期ファーストキャッシュメモリ及びセカンドキャッシ
ュメモリが共にキャッシュミスしたときには、前期キャ
ッシュミスしたセンカドキャッシュメモリを共有してい
る複数のファーストキャッシュメモリのうち前記キャッ
シュミスしたファーストキャッシュメモリを除く他のフ
ァーストキャッシュメモリがいずれも使用していないエ
ントリを前記使用情報に基づき選択し、この選択された
エントリのデータを交換するようにしたことを特徴とす
る階層キャッシュメモリにおけるデータ交換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007858A JPH02188847A (ja) | 1989-01-18 | 1989-01-18 | 階層キャッシュメモリにおけるデータ交換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1007858A JPH02188847A (ja) | 1989-01-18 | 1989-01-18 | 階層キャッシュメモリにおけるデータ交換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02188847A true JPH02188847A (ja) | 1990-07-24 |
| JPH0529943B2 JPH0529943B2 (ja) | 1993-05-06 |
Family
ID=11677347
Family Applications (1)
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|---|---|---|---|
| JP1007858A Granted JPH02188847A (ja) | 1989-01-18 | 1989-01-18 | 階層キャッシュメモリにおけるデータ交換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02188847A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07152648A (ja) * | 1993-10-05 | 1995-06-16 | Kofu Nippon Denki Kk | 階層バッファメモリ装置 |
| WO1998019242A1 (fr) * | 1996-10-30 | 1998-05-07 | Hitachi, Ltd. | Processeur de donnees et systeme de traitement de donnees |
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| JP2010002986A (ja) * | 2008-06-18 | 2010-01-07 | Nec Corp | 再構成可能電子回路装置 |
Citations (1)
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-
1989
- 1989-01-18 JP JP1007858A patent/JPH02188847A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010002986A (ja) * | 2008-06-18 | 2010-01-07 | Nec Corp | 再構成可能電子回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529943B2 (ja) | 1993-05-06 |
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