JPH02308349A - バッファ記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バッファ記憶制御技術に関し、特に、記憶階
層を有する情報処理装置の性能向上に効果のある技術に
関する。

〔従来の技術〕

たとえば、記憶装置の特性に関する重要な事項として、
アクセス速度とコストおよびアクセス速度と容量の関係
があり、一般に高速なものほどコストが高く、また低速
のものほど容量は大きいということが知られている。

このため、たとえば、汎用の電子計算機システムなどの
情報処理装置においては、比較的大容量の主記憶装置を
構築するに際してコストによる制約から実現可能なアク
セス速度には自ずと限度があり、中央処理装置内の極め
て高速なレジスタ記憶と主記憶装置との間にはアクセス
速度の差を生じることとなり、そのままでは、中央処理
装置の動作速度が主記憶装置の動作速度に拘束されるこ
ととなる。

一方、周知の局所参照性により、大容量の主記憶装置に
格納されたデータのうち、ある時点でアクセスされる範
囲は限られており、この特性を利用して、主記憶装置よ
りも容量は小さいがより高速で中央処理装置の動作速度
に近いバッファ記憶を両者の間に介在させ、アクセスが
予想されるデータを主記憶装置からバッファ記憶に複写
しておき、中央処理装置には、なるべく高速なバッファ
記憶をアクセスさせるようにした記憶階層を構築するこ
とで、前述のような問題を回避することが一般に行われ
ている。

ところで、このような記憶階層においては、バッファ記
憶の容量を増加させることが、中央処理装置が要求する
データがバッファ記憶に存在する確率、すなわちヒツト
レシオを高め、長時間を要する低速な主記憶への直接的
なアクセスの頻度を減少させて、中央処理装置における
命令実行時間の短縮などの性能向上に効果がある。

そして、中央処理装置からバッファ記憶へのアクセスの
一手法として、論理アドレスの一部の数ビットでバッフ
ァ記憶にアドレス付けして当該バッファ記憶へのアクセ
スを高速化する、いわゆるセットアソシアティブ方式が
あるが、この方式では、前述のようなバッファ記憶の容
量増加を実現するためには、（１）、バッファ記憶をア
クセスするアドレス範囲（バッファ記憶を構成するカラ
ム数）を増加させるか、または、（２）、セットアソシ
アティビティ　（個々のカラムに属するロウ数）を増加
させる必要がある。

しかし、セットアソシアティビティが増加すると、同一
カラムに属するすべてのロウを調べるための比較回数が
増大するため、ハードウェアの物量増によるコストの制
約から、ロウ数の増加には限界がある。

また、仮想記憶方式を用いた情報処理装置では、バッフ
ァ記憶を増加させると、論理アドレスの一部とバッファ
記憶の実アドレスとを対応付けて格納スルバッファアド
レスアレイをアクセスするためのアドレス範囲を、論理
アドレスの変換不要なページ内アドレス部分を超えて、
実アドレスへの変換が必要なページアドレス部分にまで
拡大する必要が生じる。すなわち、バッファ記憶は実ア
ドレスで管理されており、バッファアドレスアレイを実
アドレスでアクセスするためには、アドレス変換装置を
用いて論理アドレスから実アドレスを求め、その後バッ
ファアドレスアレイをアクセスするという手順を踏むこ
ととなり、目的のデータの論理アドレスが確定してから
バッファ記憶をアクセスするまでの冗長な時間（オーバ
ーヘッド）が増大するという問題が生じる。

このため、従来から、バッファ記憶の容量を増大させる
ため、バッファアドレスアレイを論理アドレスのままで
アクセスすることが行われている。

論理アドレスによるバッファアドレスアレイのアクセス
では、アクセスアドレスとして、ページアドレス部分の
一部Ｎビットと、ページ内アドレス部分とが用いられる
。ページアドレス部分は論理アドレスと実アドレスとが
異なるため、ある実アドレスはバッファアドレスアレイ
の２Ｎ個のエントリ　（クラス）に入ることが可能にな
る。そしてページアドレス部分のＮビットとページ内ア
ドレス部分とを用いてバッファアドレスアレイをアクセ
スして得られた実アドレスがアドレス変換手段によって
得られた実アドレスと一致した場合に、バッファ記憶に
目的のデータが存在すると判定される（これをロジカル
ヒツトという）。

一方、ロジカルヒツトでない場合には、バッファアドレ
スアレイの他のクラスをアクセスし、他のクラスに一致
する実アドレスがある（これをリアルヒツトという）か
、他のクラスにも一致する実アドレスがない（これをノ
ットインバッファ記憶という）ことを判定する必要があ
る。

このリアルヒツトの検出方式としては、以下のようない
くつかの例がある。すなわち、（１）、ロジカルヒツト
しない場合に、ページアドレス部分のＮビットを順次変
化させてバッファアドレスアレイをアクセスし、得られ
た実アドレスが目的のアドレスに一致するか調べる。こ
の方式では、クラス数が多いと実アドレスの検出に長大
な時間を要するので、その対策として、たとえば特開昭
６２−８０７４２号公報などに開示されているように、
実アドレスによってアクセスされ、当該実アドレスに対
するデータのバッファ記憶内における有無の情報を持つ
タグ記憶を設けることで、実アドレス検出の所要時間の
短縮を図ることが行われている。

（２）、ページ内アドレス部分を用いてバッファアドレ
スアレイの全クラスを同時に読み出し、ロジカルヒツト
、リアルヒツト、ノットインバッファ記憶を判定する。

この場合には、全クラスの実アドレスの比較操作が必要
となるため、ロジカルヒツトのみの検出に比較して所要
時間が長くなる可能性が大きい。

〔発明が解決しようとする課題〕

ところが、上記の従来技術では、いずれの場合でも、バ
ッファ記憶のアクセスに際してロジカルヒツトしない場
合にリアルヒツト検出のための所要時間が長くなるとい
う問題がある。

すなわち、前記（１）の従来技術の場合には、リアルヒ
ツト検出のためバッファアドレスアレイの他のすべての
クラスをアクセスする必要があり、バッファアドレスア
レイのアクセスに用いられるページアドレスがＮビット
の時、最大で２Ｎ−１回のアクセスが必要となる。また
、このアクセス回数を低減するべくタグ記憶を導入した
場合には、バッファアドレスアレイの他のすべてのクラ
スのアクセスが必要となるのはタグ記憶がヒツトした場
合のみとなり、その確率は減少するがタグ記憶は実アド
レスでアクセスしなければならないため、アドレス変換
手段によって実アドレスを得ることが必須となり、ロジ
カルヒツトした場合に比較してタグ記憶のアクセス時間
分だけ余分な時間が必要となる。

また、前記（２）の従来技術の場合には、バッファアド
レスアレイの全クラスのアクセスと実アドレス比較手段
が必要となるため、たとえば、実装上の問題などにより
、ロジカルヒツト検出手段とリアルヒツト検出手段とを
分離し、リアルヒツト検出時間をロジカルヒツト検出時
間に比べて遅くしなければならない場合も発生するが、
その場合にはロジカルヒツトしない時にバッファ記憶へ
のアクセスに余分な時間が必要となり、中央処理装置に
おける命令実行時間を増加させてしまう。

そこで、本発明の目的は、バッファ記憶へのアクセスに
際してロジカルヒツトしない場合に必要となるリアルヒ
ツト検出の所要時間を短縮することが可能なバッファ８
己憶制御方式を提供することにある。

本発明の他の目的は、バッファ記憶を備えた情報処理装
置における平均命令実行時間の短縮を実現することが可
能なバッファ記憶制御方式を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、本発明になるバッファ記憶制御方式は、主記
憶と、この主記憶のデータの一部の写を保持するバッフ
ァ記憶と、当該バッファ記憶が保持するデータの主記憶
における実アドレスを保持するバッファアドレスアレイ
部と、ページアドレス部分とページ内アドレス部分から
なる論理アドレスを実アドレスに変換するアドレス変換
手段とを有する情報処理装置において、ページアドレス
部分の一部Ｎビットとページ内アドレス部分とを用いて
バッファアドレスアレイ部をアクセスして得られた実ア
ドレスと、アドレス変換手段で得られる実アドレスとを
用いて、バッファ記憶における要求データの有無を検出
する第１の検出手段と、バッファ記憶にデータが保持さ
れていない実アドレスを記憶する一つ以上のアドレス保
持レジスタを具備しバッファアドレスアレイ部へのアク
セスに並行してアドレス保持レジスタとアドレス変換手
段で得られる実アドレスを用いてバッファ記憶における
要求データの有無を検出する第２の検出手段とを設け、
第１の検出手段ではバッファ記憶上に要求データが存在
しないことが検出され、かつ第２の検出手段ではバッフ
ァ記憶上に要求データが存在しないことが検出されない
場合、ページアドレス部分のＮビットのすべての組み合
わせについて、バッファアドレスアレイ部をアクセスし
て、バッファ記憶における要求データのを無を検出する
ようにしたものである。

〔作用〕

上記した本発明のバッファ記憶制御方式によれば、たと
えば、ロジカルヒツトの確率を大きくしてバッファ記憶
のアクセスを高速化すべく、バッファ記憶に保持するデ
ータをロジカルヒツトするクラスに選択的に登録し、ロ
ジカルヒツトしない他のクラスに登録されているデータ
は抹消するようなバッファ記憶の制御を行う情報処理装
置において、論理アドレスからアドレス変換手段を介し
て得られる実アドレスを用いた第１の検出手段によるロ
ジカルヒツトの判定と、第２の検出手段によるアドレス
保持レジスタの内容と前記実アドレスとを比較するリア
ルヒツトの判定とが並行して遂行されるので、ロジカル
ヒツトしない場合のリアルヒツトの判定結果をオーバー
ヘッドなしに得ることができ、ロジカルヒツトしない場
合のリアルヒツトの判定に要する時間を確実に短縮でき
る。

これにより、たとえば中央処理装置からバッファ記憶へ
のデータの書き込み動作のように、ロジカルヒツトしな
い時にはリアルヒツトの有無を調ベ、リアルヒツトした
クラスにデータを書き込むか既存のデータを抹消する動
作を行う必要がある場合に、リアルヒツト検出の所要時
間に起因する処理の遅延が解消され、バッファ記憶を備
えた情報処理装置における平均命令実行時間の短縮を実
現することができる。

〔実施例１〕 以下、本発明の一実施例であるバッファ記憶制御方式を
図面を参照しながら詳細に説明する。

第１図は本実施例のバッファ記憶制御方式が行われる情
報処理装置の構成の要部を取り出して示すブロック図で
あり、第２図〜第４図はその制御動作の一例を説明する
タイムチャートである。

本実施例の情報処理装置は、演算器７などからなる中央
処理装置と、この中央処理装置にふける所定の処理を遂
行する際の制御を行うプログラムや処理の対象となるデ
ータなどの情報が格納される比較的大容量の主記憶８と
、この主記憶８と中央処理装置との間に介在し、主記憶
８よりも容量は小さいがより高速なアクセスが可能なバ
ッファ記憶５とで構成されている。

そして、主記憶８に格納されている情報の中で中央処理
装置の側からのアクセスされる確率の高いものをより高
速なバッファ記憶５に複写し、中央処理装置はプログラ
ムを構成する命令や処理対象となるデータなどの情報の
授受を、後述のような制御によって可能な限りバッファ
記憶５との間で行うようになっている。

バッファ記憶５の周辺部には、当該バッファ記憶５への
アクセスに際して中央処理装置から発行される論理アド
レスがセットされる論理アドレスレジスタ１と、アドレ
ス変換器２を介して論理アドレスから変換された実アド
レスを保持する実アドレスレジスタ４と、バッファ記憶
５の内部に格納されているデータへのアクセスを高速化
するために個々のデータに対応する実アドレスを後述の
ようにまとめて管理するバッファアドレスアレイ３と、
このバッファアドレスアレイ３から選出された実アドレ
スとアドレス変換器２から得られた実アドレスとを比較
する複数の比較器１１と、この比較結果から目的のデー
タのバッファ記憶５における有無を判定するりブレイス
制御論理１２と、ロジカルヒツトの際に後述のロウ番号
を得るエンコーダ１３とが配置されている。

本実施例においては、論理アドレスレジスタ１にセット
される論理アドレスは、第０バイトの第１ビツト（０，
１）から第３バイトの第７ビツト（３，７）までの３１
ビツトで表現され、ビット（０，１＞からビット　（２
，３）は実アドレスへの変換が必要なページアドレスで
あり、ビット（２，４）からビット　（３，７）は実ア
ドレスと共通で変換が不要なページ内アドレスとなって
いる。

この場合、前記バッファアドレスアレイ３は、クラス変
換器１０を介して与えられる論理アドレスのページアド
レスのビット（２，２）〜（２゜３）の２ビツトと、ペ
ージ内アドレスのく２．４）〜（３，２）の７ビツトで
アドレス付けされており、４０つ同時にアクセスされる
。

ページ内アドレスのうちビット（３，３）〜（３，７）
の５ビツトはブロック内アドレスであり、バッファ記憶
５に格納されるデータは、主記憶８からこのブロック単
位（３２バイト）で複写されている。

また、本実施例の場合には、実アドレスレジスタ４の実
アドレスによってアドレス付けされ、当該実アドレスに
対するバッファ記憶５でのデータのを無に関する情報を
保持するタグ記憶６を備えており、リプレイス制御論理
１２においてロジカルヒツトが検出されない場合に、こ
のタグ記憶６が参照され、当該タグ記憶６にふいてヒツ
トした時に前記クラス変換器１０を操作して、論理アド
レスレジスタｌから与えられる論理アドレスの、ビット
（２，２）〜（２，３）の２ビツトの組み合わせで表現
されるクラスを順次変化させてバッファアドレスアレイ
３から実アドレスを読み出し、複数の比較器１１にふい
て変換後の実アドレスと比較する操作が繰り返されるよ
うになっている。

さらに、本実施例の場合には、ロジカルヒツトもリアル
ヒツトもせず、すなわちバッファ記憶５のどこにも保持
されてないと判明したデータの実アドレスレジスタ４に
セットされた実アドレスを保持するＮｌＢ５アドレスレ
ジスタ９と比較器１４とを備えている。すなわち、Ｎｌ
Ｂ５アドレスレジスタ９にはリアルヒツトしないことが
検出された際の実アドレス（ビット　（２，２）〜（３
゜２））がセットされるとともに、このＮｌＢ５アドレ
スレジスタ９に保持された実アドレスは、比較器１４に
よって、ロジカルヒツト検出のための前記バッファアド
レスアレイ３へのアクセスと並行して、アドレス変換器
２から得られた実アドレスと比較され、比較結果がリプ
レイス制御論理１２に与えられるようになっている。な
お、以降の説明では、この比較器１４において比較され
る実アドレスが一致する場合をＮＩＥＳヒツトと記す。

以下、本実施例の作用について説明する。

まず、中央処理装置からバッファ記憶５へのアクセスは
、論理アドレスレジスタ１に論理アドレスを設定して開
始される。

論理アドレスレジスタ１にセットされた論理アドレスの
うちページアドレスはアドレス変換器２を介して実アド
レスに変換された後に、またページ内アドレスはそのま
ま実アドレスレジスタ４に転送される。

同時に、論理アドレスレジスタ１にセットされた論理ア
ドレスのうち、ページアドレスに属するビット（２，２
）〜（２，３＞と、ページ内アドレスに属するビット　
（２，４）〜（３，２）を用いたバッファアドレスアレ
イ３の検索を行い、該当する実アドレスを４０つ同時に
比較器１１に出力して、アドレス変換器２を介して得ら
れた実アドレスとの比較を行うとともに、アドレス変換
器２から得られた当該実アドレスとＮｌＢ５アドレスレ
ジスタ９に保持されている実アドレスとを比較器１４に
おいて照合する操作を行い、結果をリプレイス制ｆｉ１
ｍ理１２に送出する。

そして、複数の比較器１１のうちの一つのみが一致した
場合には、すなわちバッファ記憶５の４０つの内の１０
つのみがヒツトした場合には、ロジカルヒツトとなり、
論理アドレスレジスタ１にセットされた論理アドレスに
よって指定される要求データがバッファ記憶５に存在す
ることが確定する。この場合には、第２図のタイムチャ
ートに示されるように、複数の比較器１１の出力からエ
ンコーダ１３を通して得られるロウ番号と、実アドレス
レジスタ４にセットされているページアドレスの一部と
ページ内アドレスとを用いてバッファ記憶５をアクセス
し、得られた目的の要求データを中央処理装置の演算器
７に転送する。

一方、複数の比較器１１による検査によってリアルヒツ
トでないことが判明し、かつＮＩＥＳアドレスレジスタ
９に保持されている実アドレスとアドレス変換器２を介
して得られた実アドレスとの比較器１４において一致し
た場合、すなわちＮｌＢ５ヒツトの場合には、目的の要
求データがバッファ記憶５に存在せずかつ他クラスにも
ないことが直ちに判明するため、第３図のタイムチャー
トに示されるように、冗長なリアルヒツトの検出を行う
必要がない。

また、複数の比較器１１においてロジカルヒツトせず、
ＮｌＢ５ヒツトもしない場合には、第４図のタイムチャ
ートに示されるように、リプレイス制御論理１２の指令
により、実アドレスレジスタ４の実アドレスによってタ
グ記憶６がアクセスされ、当該実アドレスに対するデー
タのバッファ記憶５における有無を調べる。

そして、タグ記憶６の情報によってバッファ記憶５での
目的のデータの存在が判明した場合、すなわちタグヒツ
トの場合には、リアルヒツトの検出を開始する。すなわ
ち、タグ記憶６からの指令により、クラス変換器１０を
操作して、バッファアドレスアレイ３に与えられる論理
アドレスのビット（２，２）〜（２，３）の２ビツトで
表現されるクラスを逐次変化させて当該バッファアドレ
スアレイ３をアクセスし、得られた実アドレスを複数の
比較器１１によってアドレス変換器２を介して得られた
実アドレスと比較する操作を繰り返す。そして、一致す
る実アドレスが見つかった場合にはリアルヒツトとなり
、該当のバッファ記憶５のエントリは抹消される。これ
は、リアルヒツトする位置にデータが格納されているこ
とによって、主記憶８からバッファ記憶５へのデータの
複写に際して、高速なアクセスが可能なロジカルヒツト
する位置への登録が妨げられることを回避するためであ
る。

また、タグ記憶６をアクセスした際にタグヒツトしない
場合は、目的のデータはバッファ記憶５に存在しないの
で、リアルヒツトの検出は行わない。ただし、この場合
にはロジカルヒツトまたはＮｌＢ５ヒツトの場合に比較
して、タグ記憶６に対するアクセスの所要時間分だけオ
ーバーヘッドが発生する。

ＮＩＥＳアドレスレジスタ９への実アドレスの登録は、
リアルヒツトが検出されない場合、すなわちバッファ記
憶５に当該実アドレスに対応するデータが存在しない場
合に行われ、こうしてＮｌＢ５アドレスレジスタ９に登
録された実アドレスは、当該実アドレスに対応するデー
タが主記憶８からバッファ記憶５に複写された際に抹消
される。

このように、本実施例の場合には、ロジカルヒツトもリ
アルヒツトもしない実アドレスをＮｌＢ５アドレスレジ
スタ９に記憶して右き、バッファアドレスアレイ３の検
索と並行して、アドレス変換器２から得られる実アドレ
スとＮｌＢ５アドレスレジスタ９に格納されている実ア
ドレスとの一致・不一致を比較器１４において判定する
ことで、ロジカルヒツトしない場合に、リアルヒツトし
ないことを、実アドレスによるタグ記憶６のアクセスな
どのオーバーヘッドなしに直ちに検出できる。

このため、たとえば、連続するアドレスへの書き込みが
発生した場合に、当該データがバッファ記憶５に格納さ
れていなければ、従来では、書き込み単位（ブロック）
毎に冗長なリアルヒツトの検出操作が必要となるのに対
して、本実施例の場合には、リアルヒツトの検出操作は
、最初の書き込み操作においてのみ発生し、以後は、リ
アルヒツト検出のオーバーヘッドなしに書き込み処理を
遂行でき、リアルヒツト検出の分だけバッファ記憶５へ
のアクセスの所要時間を確実に短縮できる。

これにより、バッファ記憶５へのデータの授受を伴う命
令の実行時間が確実に短縮され、情報処理装置における
性能が向上する。

〔実施例２〕 第５図は、本発明の他の実施例であるバッファ記憶制御
方式が実施される情報処理装置の構成の要部を示すブロ
ック図であり、第６図はその動作の一例を示す夕”イム
チャートである。

本実施例２の場合には、前記実施例１の場合のタグ記憶
６のかわりに、第２バツフアアドレスアレイ２１および
それに付随する複数の比較器２２を設けたものであり、
他の同一符号が付された部位の機能は同一である。

すなわち、ロジカルヒツトせず、かつＮｌＢ５ヒツトも
しない場合に第２バツフアアドレスアレイ２１がアクセ
スされる。

この第２バツフアアドレスアレイ２１は、バッファアド
レスアレイ３と同一の内容を保持しているが、論理アド
レスレジスタ１にセットされた論理アドレスのページ内
アドレスのみによってアクセスされ、ページアドレス部
分のＮビットに相当する２“個のエントリを同時にアク
セスすることが可能になっている。そして、第２バツフ
アアドレスアレイ２１をページ内アドレスによってアク
セスする際に同時に得られる複数の実アドレスは、当該
エントリの個数に対応する複数の比較器２２においてア
ドレス変換器２から得られた実アドレスと同時に比較さ
れ、結果がリプレイス制御論理１２に送出される。

この比較により、バッファ記憶５に目的のデータが存在
する場合にはリアルヒツトとなり、該当エントリを抹消
する。

本実施例２の場合には、ロジカルヒツトもＮｌＢ５ヒツ
トもしない場合に必要となるリアルヒツトの検出操作に
際して、前記実施例１の場合のようにタグ記憶６からの
指令を契機として単一のバッファアドレスアレイ３に与
えるクラスを逐次変化させて検索を繰り返す場合に比較
して、第２バツフアアドレスアレイ２１において複数の
エントリ　（クラス）を同時にアクセスできる分だけ、
リアルヒツトの検出における所要時間を短縮できるとい
う効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

たとえば、本発明のバッファ記憶制御方式を適用する記
憶階層としては、中央処理装置、バッファ記憶、主記憶
などの構成に限らず、より下位の記憶階層に適用しても
よい。

また、情報処理装置の各部の構成は、前記の各実施例に
例示したものに限定されない。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、以下のとおりで
ある。

すなわち、本発明になるバッファ記憶制御方式によれば
、主記憶と、この主記憶のデータの一部の写を保持する
バッファ記憶と、当該バッファ記憶が保持する前記デー
タの前記主記憶における実アドレスを保持するバッファ
アドレスアレイ部と、ページアドレス部分とページ内ア
ドレス部分からなる論理アドレスを実アドレスに変換す
るアドレス変換手段とを有する情報処理装置において、
前記ページアドレス部分の一部Ｎビットと前記ページ内
アドレス部分とを用いて前記バッファアドレスアレイ部
をアクセスして得られた前記実アドレスと、前記アドレ
ス変換手段で得られる前記実アドレスとを用いて、前記
バッファ記憶における要求データの有無を検出する第１
の検出手段と、前記バッファ記憶にデータが保持されて
いない実アドレスを記憶する一つ以上のアドレス保持レ
ジスタを具備し前記バッファアドレスアレイ部へのアク
セスに並行して前記アドレス保持レジスタと前記アドレ
ス変換手段で得られる実アドレスを用いて前記バッファ
記憶における前記要求データの有無を検出する第２の検
出手段とを設け、前記第１の検出手段では前記バッファ
記憶上に前記要求データが存在しないことが検出され、
かつ前記第２の検出手段では前記バッファ記憶上に前記
要求データが存在しないことが検出されない場合、前記
ページアドレス部分のＮビットのすべての組み合わせに
ついて、前記バッファアドレスアレイ部をアクセスして
、前記バッファ記憶における前記要求データの有無を検
出するので、たとえば、ロジカルヒツトの確率を大きく
してバッファ記憶のアクセスを高速化すべく、バッファ
記憶に保持するデータをロジカルヒツトするクラスに選
択的に登録し、ロジカルヒツトしない他のクラスに登録
されているデータは抹消するようなバッファ記憶の制御
を行う情報処理装置において、論理アドレスからアドレ
ス変換手段を介して得られる実アドレスを用いた第１の
検出手段によるロジカルヒツトの判定と、第２の検出手
段によるアドレス保持レジスタの内容と前記実アドレス
とを比較するリアルヒツトの判定とを並行して遂行する
ことで、ロジカルヒツトしない場合のリアルヒツトの判
定結果をオーバーヘッドなしに得ることができ、ロジカ
ルヒツトしない場合のリアルヒツトの判定に要する時間
を確実に短縮できる。

これにより、たとえば中央処理装置からバッファ記憶へ
のデータの書き込み動作のように、ロジカルヒツトしな
い時にはリアルヒツトの有無を調べ、リアルヒツトした
クラスにデータを書き込むか既存のデータを抹消する動
作を行う必要がある場合に、リアルヒツト検出の所要時
間に起因する処理の遅延が解消され、バッファ記憶を備
えた情報処理装置における平均命令実行時間の短縮を実
現することができる。

【図面の簡単な説明】

第１図は、実施例１のバッファ記憶制御方式が行われる
情報処理装置の構成の要部を取り出して示すブロック図
、 第２図はその制御動作の一例を説明するタイムチャート
、 第３図は、同じく、その制御動作の一例を説明するタイ
ムチャート、 第４図は、同じく、その制御動作の一例を説明するタイ
ムチャート、 第５図は、実施例２のバッファ記憶制御方式が行われる
情報処理装置の構成の要部を取り出して示すブロック図
、 第６図はその制御動作の一例を説明するタイムチャート
である。 ｌ・・・論理アドレスレジスタ、２・・・アドレス変換
器、３・・・バッファアドレスアレイ　（第１の検出手
段）、４・・・実アドレスレジスタ、５・・・バッファ
記憶、６・・・タグ記憶（第３の検出手段）、７・・・
演算器、８・・・主記憶、９・・・ＮＩＥＳアドレスレ
ジスタ（第２の検出手段）、１０・・・クラス変換器、
１１・・・比較器（第１の検出手段）、１２・・・リプ
レイス制御論理、１３・・・エンコーダ、１４・・・比
較器（第２の検出手段）、２１・・・第２バツフアアド
レスアレイ　（第４の検出手段）、２２・・・比較器（
第４の検出手段）。 代理人　弁理士　筒　井　大　和 バッファアドレスアレイ 唱 ＮｌＢ５アドレス比較　１ ０ジカルヒツト１ 第３図

Claims (1)

1. 【特許請求の範囲】 １、主記憶と、この主記憶のデータの一部の写を保持す
   るバッファ記憶と、当該バッファ記憶が保持する前記デ
   ータの前記主記憶における実アドレスを保持するバッフ
   ァアドレスアレイ部と、ページアドレス部分とページ内
   アドレス部分からなる論理アドレスを実アドレスに変換
   するアドレス変換手段とを有する情報処理装置において
   、前記ページアドレス部分の一部Ｎビットと前記ページ
   内アドレス部分とを用いて前記バッファアドレスアレイ
   部をアクセスして得られた前記実アドレスと、前記アド
   レス変換手段で得られる前記実アドレスとを用いて、前
   記バッファ記憶における要求データの有無を検出する第
   １の検出手段と、前記バッファ記憶にデータが保持され
   ていない実アドレスを記憶する一つ以上のアドレス保持
   レジスタを具備し前記バッファアドレスアレイ部へのア
   クセスに並行して前記アドレス保持レジスタと前記アド
   レス変換手段で得られる実アドレスを用いて前記バッフ
   ァ記憶における前記要求データの有無を検出する第２の
   検出手段とを設け、前記第１の検出手段では前記バッフ
   ァ記憶上に前記要求データが存在しないことが検出され
   、かつ前記第２の検出手段では前記バッファ記憶上に前
   記要求データが存在しないことが検出されない場合、前
   記ページアドレス部分のＮビットのすべての組み合わせ
   について、前記バッファアドレスアレイ部をアクセスし
   て、前記バッファ記憶における前記要求データの有無を
   検出するように制御することを特徴とするバッファ記憶
   制御方式。 ２、実アドレスでアクセスされ、当該実アドレスに対応
   する前記主記憶のデータが前記バッファ記憶に存在する
   か否かの情報を保持するタグ記憶を具備し、前記アドレ
   ス変換手段で得られる前記実アドレスを用いて前記タグ
   記憶をアクセスし、当該タグ記憶が保持する前記情報に
   基づいて前記要求データの前記バッファ記憶における有
   無を判別する第３の検出手段を設け、前記第１の検出手
   段で前記バッファ記憶上に前記要求データが存在しない
   ことが検出され、かつ前記第２の検出手段では前記バッ
   ファ記憶上に前記要求データが存在しないことが検出さ
   れない場合、前記第３の検出手段を用いて前記バッファ
   記憶上における前記要求データの有無を調べ、存在が検
   出された場合、前記ページアドレス部分のＮビットのす
   べての組み合わせについて前記バッファアドレスアレイ
   部をアクセスして、前記バッファ記憶に前記要求データ
   が存在するか否かを検出する動作を行うようにした請求
   項１記載のバッファ記憶制御方式。 ３、前記バッファアドレスアレイ部のアクセスを、前記
   ページ内アドレス部分のみ使用し、前記ページアドレス
   部分のＮビットに相当する２＾Ｎ個のエントリを同時に
   アクセスし、このアクセスによって得られた２＾Ｎ個の
   実アドレスを前記アドレス変換手段において得られた実
   アドレスと比較することで前記バッファ記憶における前
   記要求データの有無を検出する第４の検出手段を設け、
   前記第１の検出手段では前記バッファ記憶に前記要求デ
   ータが存在しないことが検出され、かつ前記第２の検出
   手段では前記バッファ記憶に前記要求データが存在しな
   いことが検出されない場合、前記第４の検出手段を用い
   、前記ページ内アドレス部分のみを使用して前記バッフ
   ァアドレスアレイ部をアクセスし、得られた２＾Ｎ個の
   実アドレスを前記アドレス変換手段で得られた実アドレ
   スと比較することで前記バッファ記憶に前記要求データ
   が存在するか否かを検出するようにした請求項１または
   ２記載のバッファ記憶制御方式。