JPS6280742A - バツフア記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はバッファ記憶制御方式に関する。

〔発明の背景〕

データ処理装置においては、バッファ記憶容量が大なほ
ど高速なバッファ記憶にアクセスする確率、いわゆるバ
ッファ記憶ヒツトレシオが高まり、低速な主記憶にアク
セスしなければならない確率が低（なり、処理装置の平
均命令実。

行時間はより短くなりつまりより高性能になる。

ところが仮想記憶方式を用いたデータ処理装置では、バ
ッファ記憶を構成するバッファアドレスアレイ及びバッ
ファ記憶データ部に供給するアドレスのビット数には制
限を受ける。

なぜなら、物理アドレスの上位フィールドである物理ペ
ージアドレスは、アドレス変換装置をアクセスするまで
得ることができないため。

論理アドレスの内直ちにバッファアドレスアレイのアク
セスに使用可能なビットは一般に物理アドレスと共通な
ページ内アドレスビットのみである。例えば論理アドレ
スがビット８〜５１０２４ビツトで示され、論理ページ
アドレスがビット８〜２１で表わされ、ページ内アドレ
スがビット２２〜５１で表わされ（つまりページサイズ
が４にバイト）、ブロックサイズが６４バイトつまりブ
ロック内アドレスがビット２６〜３１で示される場合、
バッファアドレスアレイのアドレスとして用いることの
できるビットはビット２２−２５の４ビツトである。こ
のように限られたページ内ブロヴクアドレスビット数を
前提としてバッファ記憶を大容量化するための手法とし
ては以下に挙げる数例がある。

（１）論理アドレスを実アドレスに変換するアドレス変
換装置を用いて物理ページアドレスな゛　　得た後に、
この物理ページアドレスの下位ビットも用いてバッファ
アドレスアレイをアクセスする。この手法では、アドレ
ス変換装置（一般にＴＬＢと呼ばれる）とバッファアド
レスアレイを同時にアクセスすることができないため、
論理アドレスが確定してからバッファ記憶のデータをフ
ェッチするまたはバッファ記憶にデータをストアするま
での時間が犬になり、結局命令実行時間を大にするとい
う問題が生じる。

（２）バッファ記憶のロウの数を増やす。この手法では
、バッファアドレスアレイのビット数及び比較回路が増
えるため、ハードウェア量の多大の増大を余儀なくされ
てしまうという問題を生じる。

（５）特公開昭５６−１６９８２号「バッファ記憶制御
方式」で示されるように論理ページアドレスまたはキャ
ンセルアドレスのページアドレス部分の下位ビットも用
いてバッファアドレスアレイをアクセスする。この手法
は、バッファアドレスアレイをアクセスするビット数を
増やすことができ、安価にバッファ記憶の大容量化をは
かることかできる効果がある。この手法は、論理アドレ
スであるページアドレスの下位ビットもバッファアドレ
スアレイのアクセスに用いるため、ヒツトしなかった場
合にも、他の論理アドレスで同一の物理アドレスが存在
し得、必ずページアドレスの下位ビットを変化させて複
数回バッファアドレスをサーチアクセスする。この方式
では、フェツチ、ストア、キャンセルの場合最初のバッ
ファアドレスアレイのアクセスでヒツトしなかった場合
、必ず複数回、例えばページアドレスビット８−２１の
内下位ビット２〇−２１の２ビツトをバッファアドレス
アレイのアドレスの一部として用いた場合、最大５回も
バッファアドレスアレイをアクセスし直す必要がある。

特に他処耶装置やチャネルから与えられるキャンセル要
求の場合、実際にキャンセルアドレスで示されるブロッ
クがバッファ記憶に存在する確率は非常に低いがキャン
セル要求のたびに最大４回バッフ丁アドレスアレイをア
クセスしなければならず、その間処理装置によるバッフ
ァ記憶アクセスは待たされるため、平均命令実行時間が
相当増大する。

〔発明の目的〕

本発明の目的は、論理アドレスの一部をも用いてバッフ
ァ記憶をアクセスしつつ、高性能化をはかるバッファ記
憶制御方式を提供することにある。

〔発明の概要〕

本願発明はバッファ記憶を構成するバッファアドレスア
レイとバッファ記憶データ部に加えて、実アドレスによ
ってアクセスされ、実アドレスに対してデータがバッフ
ァ記憶に存在するか否かを示すタグ記憶手段を備え、論
理アドレスであるページアドレスの下位ビットも用いて
バッファアドレスアレイをアクセスしてバッファ記憶に
要求するデータが存在しないことが示された際、アドレ
ス変換手段によって得られた実アドレスによってタグ記
憶をアクセスし、タグ記憶が存在を示すときはページア
ドレスの下位ビットを変化させて再度バッファアドレス
をアクセスするが、存在しないことを示すとぎ、さらな
るアクセスを不要にする。

〔発明の実施例〕

以下本発明の一実施例を図面にそって説明する。

第１図はデータ処理システムの全体構成を示す図であり
、１は処理装置、２はその処理装置のバッファ記憶装置
、５はいま１台の処理装置−４はそのバッファ記憶装置
である。５．６はチャネル、７は主記憶装置である。

第２図は第１図の一つのバッファ記憶装置を示す図であ
る。以下第２図にそって説明する。

処理装置が記憶装置をアクセスするアドレスとして、論
理アドレスレジスタ２１に論理アドレスを設定する。論
理アドレスはビット８〜５１の２４ビツトからなり、ピ
ッ）８−１９が論理ページアドレス、ビット２０−５１
がページ内アドレスである（ページサイズ４にバイト）
。なお主記憶からバッファ記憶に転して保持するブロッ
クのサイズは６４バイトとして、ビット２６〜５１がブ
ロック内アドレスとなる。

２２はアドレス変換装置（ＴＬＢ　）で、レジスタ２１
の論理アドレスを実アドレスに変換する。

ＴＬＢ２２は論理ページアドレスのビット１４Ａ−１９
−でアドレス付される複数のエントリを有し、各エント
リは２バンクでなり、各バンク１対の論理ページアドレ
ス（ビット８〜１５）と物理ページアドレス（ビット８
−１９）のアドレス変換対を保持する。論理アドレスレ
ジスタ２１のビット１４〜１９で指定されるエントリか
も読出された論理ページアドレスのビット８〜１５は比
較器２５α。

２５ｂに与えられ、論理アドレスレジスタ２１のビ、ト
８〜１５と比較される。エンコーダ２４は一致したバン
ク番号をセレクタ２５に与え、一致した方の論理アドレ
スに対応する物理ページアドレスを選択し出力する。セ
レクタ２５から出力されるのは、論理アドレスレジスタ
２１に設定された論理ページアドレスに対応する物理ペ
ージアドレスである。

論理アドレスレジスタ２１に設定された論理アドレスは
ＴＬＢ２２に与えられるのと並行してバッファアドレス
アレイ（ＢＡＡ）５０１Ｃも与えられる。論理アドレス
レジスタ２１のページアドレスの下位２ビツトであるビ
ット１Ｂおよび１９はセレクタ２６、クラス変化器２７
を介して、またページ内アドレスであるビット２０〜２
５はセレクタ２８を介してそれぞれＢＡＡ５０をアクセ
スするアドレスとして与えられる。ＢＡＡ５０は４０つ
からなり、これらのアドレスでアドレス付されルミ数の
エントリを有し、各エントリの４つのロウに物理ページ
アドレス（ビット８〜１９）を保持する。ＢＡＡ５０は
バッファ記憶データ部５４に保持されているデータの主
記憶装置における物理アドレスを保持する。クラス変化
器２７は与えられるルビットに２１種の変化を与える。

この場合２ビツトであるので、４種、即ち千〇　、＋１
　。

）−２，＋５の加算機能を有している。最初のアクセス
時は＋０であり、入力をそのｉｔ比出力る。クラス変化
器２７およびセレクタ２８の出力をアドレスとしてＢＡ
Ａ５０がアクセスされ、指定されたエントリから４つの
物理ページアドレスが比較器５１α〜５１ｄ［ｆｉ出さ
れる。４つの比較器３１８へ５１ｄには、セレクタ２９
を介してＴＬＢ２２からの出力である物理ページアドレ
スが与えられ比較される。エンコーダ５２はヒツトした
（比較が一致した）ロウ番号を出力し、セレクタ５５を
介してロン番号レジスタ５５に設定する。比較器５１α
〜５１ｔＬのいずれかで一致したということは、要求す
るデータがバッファ記憶に保持されているということを
意味する。これと同時にレジスタＳ６には論理ページア
ドレスのビット１８゜１９が、バッファ記憶下位アドレ
スレジスタ５７゜５８にはバッファ記憶３４のアドレス
の下位ビットが設定される。

以上のアクセスでバッファ記憶にアクセスブロックが存
在した場合レジスタ５５〜５９の出力がバッファ記憶デ
ータ部５４のアドレスとして供給され、バッファ記憶デ
ータ部５４のデータ出力はバッファ記憶データ線５９を
介して処理袋＃（第１図の１または５）に与えられる。

比較器５１α〜５１ｄのいずれでも一致しなかった場合
、要求するデータがバッファ記憶に保持されていないこ
とを意味し、置き換え制御論理４０には比較器５１α〜
５１ｄ出力が与えられているので、置き換え制御論理４
０が起動される。要求するデータがバッファ記憶に存在
しないことによって、置き換え制御論理４０はそのデー
タがバッファ記憶に登録されるロウ番号を決定する。

置き換え制御論理４０およびその制御は種々あり、周知
であり、本発明の特徴とするところではなく、詳細な説
明は省略する。

最初のアクセスでバッファ記憶に要求するデータがバッ
ファ記憶に存在しないと判断されても、前述したごと（
、異なる論理アドレスのデータが同一の物理アドレスに
対応付けられている場合がある。このため、ＢＡＡ５０
への論理ページアドレスの下位アドレスを変化させて調
べる必要がある。本発明においては、タグ記憶５０が設
けられ、オアゲート４９を介して与えられるいずれの比
較器５１ｃＬ〜５１ｄでヒツトしなかったことに応答す
るよう構成されている。タグ記憶５０は物理ブロックア
ドレスレジスタ４６の物理フロックアドレスでアクセス
される。物理ブロックアドレスレジスタ４６には、ＴＬ
Ｂ２２のセレクタ２５からの物理ページアドレス（ビッ
ト８〜１９）と論理アドレスレジスタ２１のブロックア
ドレス（ビット２０〜２５）がセットされる。このアド
レスはセレクタ４７　、４８を介してタグ記憶５ｏに与
えられる。タグ記憶５０の詳細は第５図に示され、また
第４図にそれを説明するためのタイムチャートを示す。

タグ記憶５０はタグ記憶部５１を有する。タグ記憶部５
１は物理ブロックアドレス対応に１ビツトのエリアを有
し、その物理ブロックアドレスに対応するブロックデー
タがバッファ記憶忙保持されているか否かを示す。オア
ゲート４９（第２図）の出力はアンドゲート５２に入力
される。アンドゲート５２は最初のアクセス時、ＢＡＡ
でビットしなかったことに応じて開き、これにより、基
本パルス人をクロックとするステージ０ラツチ５３が１
となり、タグ記憶部５１への参照が行なわれる。タグ記
憶の出力５１ｃＬが１かつステージ０ラツチ５Ｓが１１
′の条件でアンドゲート５４が開き、ステージ１起動ラ
ツチ５５が５１となり、さらにステージ０ラツチ５８が
１となる。タグ記憶部５１が０を示す場合はバッファ記
憶に真に存在しないことを意味し、この場合、後述する
置き換え制御論理による置き換えのみ行われればよいが
、タグ記憶部５１が１１を示す場合は、他の論理アドレ
スで同一の物理アドレスが登録され【いることを意味す
る。よってステージ１ではＢＡＡの参照も行われる。即
ち、オアゲート６１の出力がクラス変化器２７（第２図
）に与えられており、クラス変化器２７は論理ページア
ドレスのビットＩＦ３　、１９に＋１してＢＡＡ５０の
アドレスとする。

これによるＢＡＡの比較器５１α〜５１ｄのオアである
オアゲート４９の出力はアンドゲート６２に与えられる
。これでもバッファ記憶に存在しないと信号５が′Ｏで
ありかつステージ１ラツチ５８の出力が１′であるとい
う条件でステージ２起動ラツチ６５が１１＃となり、さ
らにステージ２ラツチ６４がＳ、Ｊとなる。以下オアゲ
ート４９の出力が１とならない限りステージ２からステ
ージ４が次々と起動され、ビット１８　、１９を＋２．
＋５ＬなからＢＡＡを参照する。第４図ではステージ５
のＢＡＡ参照においてＢＡＡ比較器出カ５が１′となっ
た場合を示し【いる。即ち、＋５した異なる論理アドレ
スのもとにバッファ記憶を登録されていることを意味す
る。ステージ１〜４におけるＢＡＡ参照参照−てオアゲ
ート４９出カが１であれば次にステージ５が起動される
。ステージ５はＢＡＡ無効化のステージであり、ステー
ジ５ラツチ７１の出力のＮＯＴ回路７２による信号がＢ
ＡＡ入力であり、ステージ５ラツチ７１の出力と基本パ
ルスＢのアンドゲート７６による信号がＢＡＡ書き込み
信号であり、要求したと異なる論理アドレスで登録され
ているものをＢＡＡ上で無効化する。

このようＫ、最初のアクセスで・（ツファ記憶に存在し
ないとされた場合、物理アドレスによるタグ記憶参照に
より存在すると示されたとき以外はビット変化器２７に
よる論理ページアドレスの下位アドレスの変化によるさ
らなる確認を不要にする。

最初のアクセスでバッファ記憶に存在しないとされた場
合、前述のとおり置き換え制御論理４０が起動されるが
、上述したタグ記憶アクセス後置き換え制御論理４０出
力で上記アクセスを要求したデータブロックがバッファ
記憶に登録されるのに伴って、タグ記憶の対応するエリ
アが１にされると共に、バッファ記憶から取り除かれる
ブロックがある場合、そのブロックアドレスはＢＡＡか
ら置き換え制御論理４０にとりこまれ（図示しない）、
セレクタ４７　、４８を介してタグ記憶５０に供給され
、タグ記憶部５１の該当ビットは無効化（０）される。

処理装置がバッファ記憶５４に対しストアをする場合、
ストアデータは主記憶に対しては常に転送、格納される
。最初のアクセスでヒツトした場合、ヒツトしたロウに
対しストアデータはデータ線５９を介してバッファ記憶
データ部５４に格納される。上記アクセスでヒツトせず
更にタグ記憶５０参照でもヒツトしなかった場合、バッ
ファ記憶データ部５４に対するストアは行なわれない。

タグ記憶５０参照によりヒツトした場合、バッファアド
レスアレイの他の部分に対するアクセスが起動される。

該アクセスでヒツトしたロウに対応してバッファ記憶に
対し、データ線５９を介してストアデータが格納される
。

他ＣＰＵやチャネルの主記憶に対するストアが行なわれ
た場合、バッファ記憶に対するキャンセル要求力発生し
キャンセルアドレスレジスタ１０に他ＣＰＵやチャンネ
ルから送られたキャンセルアドレスが設定される。該ア
ドレスはセレクタ４８を介してタグ記憶５０に供給され
る。タグ記憶５０参照によりキャンセルブロックが、バ
ッファ記憶に存在すると判明した場合忙は、タグ記憶の
該当ビットが無効化されると同時に、バッファアドレス
アレイに対するアクセスが起動される。蚊アクセスでは
クラス変化器２７は十〇　、＋１　、＋２　、＋５と最
大４回変化する。該チクセスでヒ・ソトしたＢＡＡのエ
ントリは無効化される。

第５図はキャンセル動作を制御するタグ記憶５００制御
論理であり、ｊｇ６図はキャンセル動作のタイムチャー
トの一例である。

第５図の制御論理は第３図と類似しており、回路構成を
簡素にするため、ある程度共用してもよい。ここでは理
解を容易にするために別論理で示す。

第５図において８０はキャンセル起動信号であり、第１
図の主記憶より出力される（第１図。

第２図には図示しない）。キャンセル起動信号をデータ
入力、基本パルスＡをクロックとするステージ０ラツチ
８１が１となるとタグ記憶データ部５１への参照が行な
われる。タグ記憶部５１の出力５１αがゝ１′かつステ
ージ０ラツチ８１が１１′の条件でステージ１起動ラツ
チ８５が″１となり、さらにステージ１ラツチ８４が“
１となる。ステージ１ラヅチ８４のＮＯＴ回路８５によ
るＮＯＴ信号がタグ記憶部５１人力信号となり、ステー
ジ１ラツチ８４ト基本パルスＢとのアンドゲート８６出
力がタグ記憶部５１書込み信号となり、ステージ１でタ
グ記憶部５１に″０“が書き込まれ無効化される。さら
にステージ１ではＢＡＡの参照も行なわれる。

ＢＡＡの比較器３１α〜５１ｄのオアであるオアゲート
４９出力はアンドゲート８７に与えられ、これが１０で
ありかつステージ１ラツチ８４の出力が１１″であると
いう条件でステージ２起動ラツチ８９が１となり、さら
にステージ２ラツチ９０が１となる。以下オアゲート４
９の出力が１とならない限りステージ２からステージ４
が次々と起動される。第６図ではステージ５のＢＡＡ参
照においてＢＡＡ比較器出力が１となった場合を示して
いる。ステージ１〜４におけるＢＡＡ参照において信号
Ｓが′１であれば次にステージ５が起動される。ステー
ジ５はＢＡＡ無効化のステージであり、ステージ５ラツ
チ９９の出力のＮＯＴ回路１００による信号がＢＡＡ入
力でありステージ５ラツチ９９の出力と基本パルスＢの
アンドゲート１０１による信号がＢＡＡ書き込み信号で
ある−［発明の効果］ 本発明によれば、論理アドレスの一部を用いてバッファ
記憶をアクセスできるようにして大容量のバッファ記憶
の実現を可能とし、かつ高性能化をはかることができる
。

【図面の簡単な説明】

第１図はデータ処理システムを示すブロック図、第２図
は第１図のバッファ記憶の詳細を示すブロック図、第５
図は第２図のタグ記憶の詳細を示す図、第４図は第３図
を説明するタイムチャート、第５図は第２図のタグ記憶
の他の制御論理を示す図、第６図は第５図を説明するタ
イムチャートである。 １．５・・・処理装置、２．４・・・バッファ記憶、７
・・・主記憶、２１・・・論理アドレスレジスタ、２２
・・・アドレス変換装置、２７・・・クラス変化器、５
ｏ・・・バッファトレスアレイ、４０・・・置き換え制
御論理、５０・・・タグ記憶、５４・・・バッファ記憶
。 第　１　口 第　２　口 第　３　区 躬４０ 第　５２

Claims (1)

【特許請求の範囲】
1. 主記憶と、主記憶の一部のデータを写として保持するバ
   ッファ記憶データ部と、バッファ記憶データ部が保持す
   るデータの主記憶における実アドレスを保持するバッフ
   ァアドレスアレイ部と、ページアドレス部分とページ内
   アドレス部分からなる論理アドレスを実アドレスへ変換
   するアドレス変換手段を有するデータ処理装置において
   、実アドレスによってアクセスされ、該実アドレスに対
   するデータがバッファ記憶に存在するか否かを示すタグ
   記憶手段を備え、上記ページ内アドレス部分とページア
   ドレス部分の下位ビット部分によって上記バッファアド
   レスアレイ部をアクセスして得られた実アドレスと上記
   アドレス変換手段からの実アドレスとによってバッファ
   記憶に要求するデータが存在するか否かを調べ、存在し
   ない場合は上記アドレス変換手段からの実アドレスで上
   記タグ記憶手段をアクセスし、該タグ記憶手段が存在を
   示す時にのみさらに上記ページアドレス部分の下位ビッ
   ト部を変化させて再度上記バッファアドレスアレイをア
   クセスすることを特徴とするバッファ記憶制御方式。