JPH10283259A - 情報処理装置およびプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 キャッシュメモリの容量の増加に伴い、キャ
ッシュメモリのブロック無効化処理での物理タグメモリ
のアクセス回数が増加してしまう。 【解決手段】 ２階層のキャッシュメモリを設けた情報
処理装置およびプロセッサにおいて、外部から入力され
たキャッシュメモリの無効化要求のための物理アドレス
を用いて第２のアドレスアレイをアクセスし、この第２
のアドレスアレイにおいて、該当する第２のレベルのキ
ャッシュメモリのエントリに対する無効化処理を行い、
さらに、第１のレベルのキャッシュメモリ内にエントリ
の写しが存在すれば、追加情報に基づき物理アドレスか
ら生成した論理アドレスを用いて第１のアドレスアレイ
をアクセスし、この第１のアドレスアレイにおいて、第
１のレベルのキャッシュメモリの管理情報に対する無効
化処理を行う構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の演算処理装
置でメインメモリを共有する情報処理装置およびプロセ
ッサにおいて、キャッシュメモリの制御、特に、第１の
キャッシュメモリと第２のキャッシュメモリの無効化処
理を効率的に制御するのに好適な情報処理装置およびプ
ロセッサに関するものである。

【０００２】

【従来の技術】メインメモリのデータは、キャッシュメ
モリにブロック単位で写像される。その場合、キャッシ
ュメモリには、各ブロック毎に対応するメインメモリブ
ロックのアドレスを保持するアドレスアレイ（ディレク
トリとも呼ばれる）が設けられる。

【０００３】演算処理装置からメインメモリを参照する
際に、先ずこのアドレスアレイに登録されているアドレ
スと参照アドレスとを比較して、一致するブロックがあ
れば、キャッシュメモリ内のそのブロックを参照するこ
とにより、アクセスタイムを短縮することができる。

【０００４】なお、任意のメインメモリブロックを任意
のキャッシュメモリブロックに写像する方式をフルアソ
シアティブ方式と呼び、メインメモリ上のカラムのブロ
ックと１対１に対応させる方式をダイレクトマップ方式
（コングルエント方式）と呼ぶ。以下、ダイレクトマッ
プ方式のキャッシュメモリについて、述ベる。

【０００５】ところで、複数の演算処理装置がメインメ
モリを共有するマルチプロセッサシステムでは、各演算
処理装置対応のキャッシュメモリの内容が常に最新であ
るように制御する必要がある。このために、１つのキャ
ッシュメモリの内容を更新（書き込み）する場合には、
このブロックについて全てのキャッシュメモリを無効化
する。そして、無効化されるブロックのみが最新データ
を有していることがあるので、このときにはキャッシュ
メモリの無効化に先立ってこのブロックをメインメモリ
に書き戻す必要がある。

【０００６】従来のキャッシュメモリの無効化制御方式
としては、例えば、特開昭６２−２１４４５３号公報に
記載された方式がある。上記方式においては、図１１に
示すように、キャッシュメモリ制御のために論理アドレ
スでアクセスされる論理タグメモリ７１と物理タグメモ
リ７２を設けて、これらを用いて無効化処理の高速化を
図っている。なお、図１１では、キャッシュメモリは記
載が省略されている。

【０００７】図１１において、先ずタグメモリ７１，７
２ヘのアドレスの登録動作を説明する。ある論理アドレ
スでのアクセスがキャッシュメモリでミスヒットとなっ
た場合には、新しいブロックをメインメモリより読み出
し、これを演算処理装置に渡す。それと同時に、そのア
ドレスを含むブロックをキャッシュメモリに登録する。

【０００８】このために、論理タグメモリ７１には、論
理アドレスレジスタ１５上の論理アドレス（３２ビッ
卜）のうちのページ内アドレス８ビッ卜＋ページアドレ
ス１ビットである第４〜第１２ビット（９ビッ卜）のセ
ッ卜（アドレス）に対応して、論理アドレスの第１３〜
第３１ビット（１９ビット）を登録し、物理タグメモリ
７２には、同じセットアドレスに対応してアドレス変換
部７５によるアドレス変換後の物理アドレス（２４ビッ
卜）の第１２〜第２３ビット（１２ビット）を登録す
る。同じセッ卜アドレスヘの登録は、マルチプレクサ７
３を介して論理アドレスレジスタ１５から両タグメモリ
７１，７２に同じ論理アドレスを与えればよい。

【０００９】次に、無効化処理の制御を説明する。他の
処理装置からの無効化アドレスがアドレス入力レジスタ
１７にセットされると、このセットアドレスのうちの第
４〜第１１ビットは物理アドレスと論理アドレスが同一
であるページ内オフセットアドレスであるから、そのま
まマルチプレクサ７３を介して物理タグメモリ７２に入
力される。また、第１２ビット目は物理アドレスの第１
２ビットからは決定できない値であるため、カウンタ７
４により‘０’を発生させて第１２ビッ卜とし、物理タ
グメモリ７２を読み出して、アドレス入力レジスタ１７
の第１２〜第２３ビッ卜（２２ビット）と比較器７７で
比較する。

【００１０】一致したならば、制御装置７６は論理タグ
メモリ７１の該当ブロックのフラグを‘０’にして無効
化する。また、不一致であれば、カウンタから‘１’を
発生させ、第１２ビットを‘１’として物理タグメモリ
７２をアクセスする。この場合、論理アドレスとセット
アドレスとの重なりが１ビッ卜であるため、カウンタで
２回のカウント動作およびアクセス動作が必要となる
が、もし重なりが２ビット以上の場合には、カウンタの
ビット数を重なりのビット数に設定して複数回のカウン
トにより何回かのアクセスを行う必要がある。すなわ
ち、重なりが２ビッ卜では最大２²＝４回のアクセス、
重なりが３ビットでは最大２³＝８回のアクセス、重な
りが４ビッ卜では最大２⁴＝１６回のアクセスが必要と
なる。

【００１１】

【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、キャッシュメモリの容量が増加
して、論理アドレス内のページアドレスとセッ卜アドレ
スとの重なりのビット数が増加すると、キャッシュメモ
リのブロック無効化処理に伴う物理タグメモリのアクセ
ス回数が増加することである。つまリ、キャッシュメモ
リのエン卜リ指定ビッ卜数が１ビット増加することはキ
ャッシュメモリのエントリ数が２倍になることであり、
そのときには、物理アドレスヘの最大アクセス回数が２
回から４回に増加することになる。

【００１２】すなわち、第１１図で説明した例では、物
理タグメモリのアドレス１２ビット以上はカウンタ７４
で生成しており、このカウンタ７４は無効化処理を実施
する度にカウントアップ（２の（ｎ−１１）乗回、但し
ｎ≧１１）されるものである。そして、物理タグメモリ
として１２ビットを想定すると、論理アドレスとセット
アドレスの重なりが１ビットであるため、無効化処理に
２の１乗回すなわち２回のカウント動作とアクセス動作
が必要となる。さらに、物理タグメモリのアドレスが１
３ビットとなると、論理アドレスとセットアドレスの重
なりが２ビットであるため、カウント動作とアクセス動
作の回数は２の２乗回すなわち４回となる。

【００１３】このように、キャッシュメモリの容量が２
倍になると物理タグメモリのアクセス回数も２倍とな
る。その結果、キャッシュメモリのブロック無効化処理
に要する時間が増加するという問題点である。本発明の
目的は、これら従来技術の課題を解決し、キャッシュメ
モリの容量がどのように増加しても、ブロック無効化処
理に伴うタグメモリのアクセスが１回のみで済み、無効
化処理に要する時間を従来より短縮することが可能なキ
ャッシュメモリ制御を行う情報処理装置およびプロセッ
サを提供することである。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、本発明の情報処理装置およびプロセッサは、仮想記
憶方式で動作する演算部と、この演算部からの物理アド
レスで指定されるエントリを有する第２のレベルのキャ
ッシュメモリと、演算部からの論理アドレスで指定さ
れ、第２のレベルのキャッシュメモリの内容のコピーを
保持する第１のレベルのキャッシュメモリと、この第１
のレベルのキャッシュメモリと同じ論理アドレスで指定
され、この第１のレベルのキャッシュメモリの各エント
リが有効か否かを表示する第１の制御情報を有する第１
のアドレスアレイと、第２のレベルのキャッシュメモリ
と同じ物理アドレスで指定され、物理アドレスのうちエ
ントリを指定するのに用いられていない部分を記憶する
物理アドレス夕グや、第１のキャッシュメモリを指定す
るための論理アドレスを生成するのに必要な情報を有す
る論理アドレス夕グ、および、第２のレベルのキャッシ
ュメモリの対応するエントリが有効か否かを示す管理情
報を各エン卜リに保持する第２のアドレスアレイとを有
し、このような２階層のキャッシュメモリを設けた構成
とし、第２のレベルのキャッシュメモリを管理する第２
のアドレスアレイに、対応するエントリの写しが第１の
レベルのキャッシュメモリ内に存在するか否かを示すフ
ラグ（コピーフラグ）を格納している。そして、外部か
ら、キャッシュメモリの無効化要求のための無効化対象
となる物理アドレスが入力されると、まず、この物理ア
ドレスを用いて第２のアドレスアレイをアクセスし、こ
の第２のアドレスアレイにおいて、該当するエントリに
対する無効化処理を行う。さらに、コピーフラグが、第
１のレベルのキャッシュメモリ内にエントリの写しが存
在することを示していれば、追加情報に基づき物理アド
レスに対応する論理アドレスを生成し、この論理アドレ
スを用いて第１のアドレスアレイをアクセスし、この第
１のアドレスアレイにおいて、管理情報に対する無効化
処理を行う。このように、第２のレベルのキャッシュメ
モリのみに無効化すベきエン卜リが存在する場合には、
物理アドレスアレイをアクセスするだけで無効化処理が
完了し、また、第１のレベルのキャッシュメモリにも無
効化すベきエントリが存在する場合にも、物理アドレス
アレイに加えて、論理アドレスアレイを１回アクセスす
るだけで、無効化処理を完了する。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態例を、
図面により詳細に説明する。図１は、本発明の情報処理
装置のキャッシュメモリ制御に係る構成の一実施例を示
すブロック図であり、図６は、キャッシュメモリ制御を
行なう情報処理装置の一構成例を示すブロック図であ
る。図６の例は、図１に示す第１，第２のレベルのキャ
ッシュメモリを有する情報処理装置ではなく、一つのキ
ャッシュメモリを有する情報処理装置のキャッシュメモ
リ制御に係わる構成を示している。

【００１６】図６において、１１はキャッシュメモリ無
効化の対象となる演算処理装置（プロセッサ）、１２は
プログラムを実行することにより、演算を行う演算部、
１３はメインメモリに記億されているデータブロックの
写しを格納するダイレクトマップ方式のキャッシュメモ
リ、１４は論理アドレスを物理アドレスに変換するアド
レス変換部（ＴＬＢ等）、１５はキャッシュメモリに所
望のデータブロックが格納されているか否かを判別する
ため、論理アドレスアレイを参照する論理アドレスをセ
ッ卜する論理アドレスレジスタである。

【００１７】また、１６はメインメモリをアクセスする
ために、アドレス変換された物理アドレスをセットする
アドレス出力レジスタ、１７はキャッシュメモリの無効
化処理を行うために、参照用の物理アドレスをセットす
るアドレス入力レジスタ、１８は論理アドレスでアクセ
スされ、各エン卜リにはキャッシュメモリ１３に格納さ
れているデータブロックの先頭の物理ページアドレス
と、そのブロックが有効か否かを示す制御フラグとを記
憶する論理アドレスアレイである。

【００１８】また、１９は物理アドレスでアクセスさ
れ、各エントリにはキャッシュメモリに格納されている
データブロックの物理ページアドレスタグと、それに対
応する論理ページアドレスタグと、そのブロックが有効
か否かを示す制御フラグとを記億する物理アドレスアレ
イである。

【００１９】さらに、ＳＥＬ１１は登録または参照時
に、論理アドレスレジスタ１５からのアクセス、または
無効処理時に、物理アドレスアレイ１９とアドレス入力
レジスタ１７からのアクセスのいずれか一方を選択する
セレクタ、ＳＥＬ１２はアドレス出力レジスタ１６から
のアクセスとアドレス入力レジス夕１７からのアクセス
のいずれか一方を選択するセレクタである。

【００２０】そして、ＣＭＰ１１は参照時にアドレス変
換された物理ページアドレスと論理アドレスアレイの内
容である物理ページアドレスとを比較する比較器、ＣＭ
Ｐ１２はアドレス出力レジスタ１６またはアドレス入力
レジス夕１７の物理ページアドレスタグと物理アドレス
アレイ１９の内容である物理ページアドレスタグとを比
較する比較器、Ａ−ＢＵＳはアドレスバス、Ｄ−ＢＵＳ
はデータバスである。

【００２１】本図６に示す例では、（イ）論理ページア
ドレスタグを格納し、物理アドレスによりアドレッシン
グされる物理アドレスアレイ１９を設けたことと、
（ロ）キャッシュメモリの無効化処理時に、アドレス入
力レジスタ１７内のページ内オフセットアドレスを出力
する線ａと物理アドレスアレイ１９内の論理ページアド
レスタグを出力する線ｂとを設け、これらのページ内オ
フセットアドレスと論理ページアドレスタグとをマージ
して、セレクタＳＥＬ１１を介して論理アドレスアレイ
１８をアクセスすること、が最も重要な点である。

【００２２】図７（ａ），（ｂ）は、図６に示す演算処
理装置を含む計算機すなわち情報処理装置の構成図であ
る。本図７において、２１〜２５は演算処理装置、２６
はメインメモリ、２７は入出力処理装置、２８はアドレ
スバス、２９はデータバスである。先ず、図７（ａ）で
は、演算処理装置２１，メインメモリ２６および入出力
処理装置２７が、アドレスバス２８とデータバス２９を
介して相互に接続されている。

【００２３】演算処理装置２１はメモリアクセス時間を
短縮するために内部にキャッシュメモリ（図示省略）を
持ち、そこにはメインメモリ２６の内容の一部の写しを
保持している。一方、入出力処理装置２７は、周辺装置
（図示省略）とメインメモリ２６間のデータ転送を行
う。

【００２４】演算処理装置２１内のキャッシュメモリに
写しが存在する領域のメインメモリ２６の内容を、入出
力処理装置２７が変更する場合には、メインメモリ２６
の内容と上記キャッシュメモリの内容とに不一致が生じ
る。従って、その不一致による誤動作を防止するために
は、メインメモリ２６の内容の変更と同時に、その内容
の写しを持つキャッシュメモリの内容を無効にする必要
がある。このため、入出力処理装置２７は、メインメモ
リ２６の内容を変更した領域のアドレス（物理アドレ
ス）をＡ−ＢＵＳを通して演算処理装置２１に通知す
る。

【００２５】演算処理装置２１はこの物理アドレスを受
け取り（図６のアドレス入力レジスタ１７にセット）、
該当する領域の写しがキャッシュメモリ内に存在するか
否かを調ベて、もし存在していればその部分を無効化す
る（図６の論理アドレスアレイ１８の対応する制御フラ
グをＯＦＦにする）。

【００２６】次に、図７（ｂ）は、演算処理装置を複数
台設けたマルチプロセッサ構成の計算機（情報処理装
置）を示している。この場合には、上述の図７（ａ）の
動作（入出力処理装置２７によるメインメモリ２６の内
容変更の通知）に加えて、演算処理装置２２〜２５がメ
インメモリ２６の内容を変更した際にも、そのアドレス
を他の演算処理装置に通知して、それぞれ無効化処理を
行う必要がある。

【００２７】図８（ａ），（ｂ）は、図６に示す演算処
理装置の論理アドレスおよび物理アドレスのビット構成
図である。図８（ａ）に示すように、論理アドレスは３
２ビットからなり、第１２〜第３１ビット（２０ビッ
ト）の論理ページアドレスと、第０〜第１１ビット（１
２ビット）のページ内オフセットアドレスから構成され
る。ここで、論理アドレスと物理アドレスのページ内オ
フセットアドレスのビット内容は同一である。

【００２８】論理アドレスアレイ１８をアクセスするた
めのＬＡＡエン卜リ指定アドレスは、第４〜第１４ビッ
ト（１１ビット）であり、これはページ内オフセットア
ドレスの８ビッ卜と論理ページアドレスの３ビッ卜から
なる。すなわち、論理アドレス内のページアドレスとセ
ットアドレスとの重なりのビット数は、第１２〜第１４
ビットの３ビットである。

【００２９】物理アドレスアレイ１９に格納されるＰＡ
Ａ論理ページアドレスタグは、第１２〜第１４ビット
（３ビット）であって、これは論理アドレス内のページ
アドレスとセットアドレスとの重なりの部分である。こ
の論理ページアドレスタグを物理アドレスアレイ１９に
格納することにより、これとページ内オフセッ卜アドレ
スをマージすれば、論理アドレスが完成されることにな
る。

【００３０】次に、図８（ｂ）に示すように、物理アド
レスは２４ビットからなり、第１２〜第２３ビッ卜（１
２ビット）の物理ページアドレスと、第０〜第１１ビッ
ト（１２ビッ卜）のページ内オフセットアドレスから構
成される。物理アドレスアレイ１９をアクセスするため
のＰＡＡエン卜リ指定アドレスは、第４〜第１４ビット
（１１ビット）であり、これはページ内オフセットアド
レス８ビッ卜と物理ページアドレス３ビットからなる。

【００３１】重なりの部分の３ビッ卜のみが、ＬＡＡエ
ントリ指定アドレスの内容と異なる。物理アドレスアレ
イ１９に格納されているＰＡＡ物理ページアドレスタグ
は、第１５〜第２３ビット（９ビット）であって、物理
ページアドレスの一部である。また、無効化処理のとき
に通知される無効化ブロック指定アドレスは、第４〜第
２３ビッ卜（１０ビット）であって、図６のアドレス入
力レジスタ１７にセッ卜された無効化ブロック指定アド
レスのうちのＰＡＡエントリ指定アドレス部分で物理ア
ドレスアレイ１９をアクセスして、該当するエン卜リの
ＰＡＡ物理ページアドレスタグを読み出す。

【００３２】物理アドレスアレイ１９から読み出された
ＰＡＡ物理ページアドレスタグと無効化ブロック指定ア
ドレスのうちの対応する第１５〜第２３ビット（９ビッ
ト）が比較器ＣＭＰ１２で比較され、その結果、両者が
一致して、かつこのエン卜リの制御フラグがセッ卜され
ていれば、次に物理アドレスアレイ１９から論理ページ
アドレス夕グを読み出し、これと無効化ブロック指定ア
ドレスのうちのページ内オフセットアドレス部分とをマ
ージして、論理アドレスアレイ１８をアクセスする。そ
して、該当するエントリの制御フラグをＯＦＦにするこ
とにより、キャッシュメモリ１３に格納されている該当
データブロックを無効化する。

【００３３】次に、図６における演算処理装置の動作を
詳述する。演算部１２が処理中にメモリをアクセスする
際には、先ず対象のメモリの論理アドレスを論理アドレ
スレジス夕１５に出力する。次に、対象のメモリの写し
がキャッシュメモリ１３内に存在するか否かを調べるた
めに、セレクタＳＥＬ１１により論理アドレスレジスタ
１５の出力を選択し、この論理アドレスにより論理アド
レスアレイ１８をアクセスして、該当するエントリを検
索する。

【００３４】図８に示すように、論理アドレスアレイ１
８およびキャッシュメモリ１３のエントリの指定は、ペ
ージ内オフセッ卜アドレスの上位８ビットおよび論理ペ
ージアドレスの下位３ビット（計１１ビット）により行
われる。同時に、その指定アドレスでキャッシュメモリ
１３にもアクセスする。論理アドレスアレイ１８および
キャッシュメモリ１３のアクセスと並行して、論理ペー
ジアドレスを物理ページアドレスに変換するが、これを
行うために、例えば、『情報処理』 ＶＯＬ．２１ Ｎ
ｏ．４（１９８０年４月）第３３２頁〜第３４０頁にお
いて記載されているＴＬＢ(Translation Lookaside Buf
fer)等を用いることができる。

【００３５】論理アドレスアレイ１８にアクセスされ
て、該当するエントリから読み出された物理ページアド
レスと、アドレス変換部１４で変換された物理ページア
ドレスとが比較器ＣＭＰ１１で比較される。比較器ＣＭ
Ｐ１１での比較の結果、これらが一致して、かつ論理ア
ドレスアレイ１８の制御フラグが該当するエントリが有
効であることを示していれば、キャッシュメモリ１３内
に対象のメモリの写しが存在することになる。これによ
り、演算部１２がキャッシュメモリ１３をアクセスし
て、キャッシュメモリ１３から読み出されたデータブロ
ックを使用することができる。

【００３６】図９（ａ），（ｂ）は、図６における論理
アドレスアレイと物理アドレスアレイに格納されている
データの内部構成図である。図９（ａ）の論理アドレス
アレイ１８では、各エン卜リはＬＡＡエントリ指定アド
レスで指定される。論理アドレスアレイ１８の各エン卜
リの内容は、キャッシュメモリ１３の対応するエン卜リ
の物理ページアドレスおよび制御フラグである。制御フ
ラグは、対応するキャッシュメモリ１３のエン卜リが有
効か無効かを示すものであって、例えば有効の場合には
‘１’を、無効の場合には‘０’をそれぞれ記憶してお
けばよい。

【００３７】また、図９（ｂ）の物理アドレスアレイ１
９では、各エントリはＰＡＡエントリキ筒定アドレスで
指定される。そして、物理アドレスアレイ１９の各エン
トリの内容は、物理ページアドレスのうちのエントリ指
定に使用されていない部分を記憶している物理ページア
ドレスタグ，対応するキャッシュメモリ１３のエン卜リ
がＬＡＡエン卜リ指定アドレスで指定される際に必要な
論理ページアドレスタグおよび対応するエン卜リがキャ
ッシュメモリ内に存在するか否かを記憶しておく制御フ
ラグである。このうち、論理ページアドレスタグが本例
で新たに格納された内容である。

【００３８】図１０は、図６における演算処理装置のキ
ャッシュメモリ無効化処理を示す動作フローチャートで
ある。図６に示す演算処理装置に対して、図７に示す入
出力処理装置２７および他の演算処理装置からキャッシ
ュメモリ無効化要求が到来した場合を述べる。図６にお
いて、先ず、無効化すべき領域の物理アドレスがＡ−Ｂ
ＵＳを通して、アドレス入力レジス夕１７に取り込まれ
る（ステップ５１）。なお、アドレス入力レジスタ１７
の構成は図８（ｂ）に示したようになっており、また物
理アドレスアレイ１９のエン卜リの指示は、同じく図８
（ｂ）に示すように、ページ内オフセットの上位８ビッ
トおよび物理ページアドレスの下位３ビッ卜で行われ
る。

【００３９】無効化処理の際には、セレクタＳＥＬ１２
を制御して、アドレス入力レジスタ１７の出力により物
理アドレスアレイ１９のエントリが指定されるように設
定する。これにより、物理アドレスアレイ１９をアクセ
スし、該当するエントリの物理ページアドレスタグを読
み出す（ステップ５２）。

【００４０】読み出された物理ページアドレスタグを比
較器ＣＭＰ１２でアドレス入力レジスタ１７の出力と比
較し、両者が一致し、かつ対応するエントリがキャッシ
ュメモリ１３内に存在することを制御フラグが示してい
れば（ステップ５３）、無効化すベきエントリがキャッ
シュメモリ１３内に存在することになる（ヒット）。ヒ
ットしない場合には、無効化すベきエン卜リが無いの
で、処理は完了する（ステップ５４）。

【００４１】ヒットした場合には、物理アドレスアレイ
１９のエントリを無効化するとともに、アドレス入力レ
ジスタ１７のページ内オフセットアドレスおよび物理ア
ドレスアレイ１９の論理ページアドレスタグを用いて、
物理アドレスを論理アドレスに変更して、ＬＡＡエン卜
リ指定アドレスを生成する（ステップ５５）。

【００４２】すなわち、図６の信号線ａを通してアドレ
ス入力レジスタ１７のページ内オフセッ卜を送出すると
ともに、信号線ｂを通して物理アドレスアレイ１９の論
理ページアドレスタグを送出し、両者を信号ａとｂの結
合点でマージすることにより、ＬＡＡエントリ指定アド
レスを生成する。そして、これを用いて論理アドレスア
レイ１８をアクセスし、ＬＡＡ制御フラグをそのエント
リが無効であることを示すように書き換えることによ
り、無効化を行う（ステップ５６）。これにより、無効
化処理は完了する。

【００４３】このように、本例においては、入出力装置
や他の演算処理装置からの無効化要求に対して、どのよ
うにキャッシュメモリ１３の容量が増大されても、無効
化処理に伴う論理アドレスアレイ１８を１回だけアクセ
スすればよく、その結果、無効化処理に要する時間およ
び論理アドレスアレイ１８における演算部１２からおよ
び外部からのアクセスの衝突頻度を低減することがで
き、演算処理の高速化を図ることが可能である。

【００４４】なお、上述の例では、論理アドレスアレイ
１８と物理アドレスアレイ１９のエントリ数は同数であ
るものとして説明したが、この点は必須の条件ではな
く、物理アドレスアレイ１９に格納されるエントリの数
を論理アドレスアレイ１８に格納されるエン卜リの数よ
り多くすることができる。すなわち、論理アドレスアレ
イ１８の同一エン卜リに対して、複数の論理アドレスが
マッピングされる場合、後からマッピングされた方が有
効となるが、キャッシュメモリ１３のエントリが無駄に
なることはない。

【００４５】これに対し、論理アドレスアレイ１８のエ
ントリでは衝突していない論理アドレスが、物理アドレ
スアレイ１９に対して衝突した場合には、キャッシュメ
モリ１３および論理アドレスアレイ１８には余裕がある
にもかかわらず登録できなくなるため、キャッシュメモ
リ１３の領域が無駄になる。従って、後者の場合は何と
しても回避したいので、物理アドレスアレイ１９のエン
トリを論理アドレスアレイ１８のエントリより多くする
ことにより、衝突頻度を低減させる。

【００４６】以上の例では、演算部１２から見たメモリ
の階層はキャッシュメモリとメインメモリの２階層であ
った。しかるに、近年、演算部１２の高速化に伴ってキ
ャッシュメモリも高速化が図られており、例えばアクセ
ス時間が１０ｎｓ以下というような高性能のキャッシュ
メモリが用いられている。一方、メインメモリは大容量
が要求されるので、高速化の傾向はキャッシュメモリに
比ベると緩やかであり、例えばアクセス時問が１００ｎ
ｓ程度のＤ−ＲＡＭが用いられている。従って、キャッ
シュメモリとメインメモリの速度の差は大きくなる傾向
にある。

【００４７】従って、従来より、キャッシュメモリとメ
インメモリの間に、両者の中間のアクセス時間を持つ第
２のキャッシュメモリを挿入して、メモリを３階層にす
る方法が提案されている。

【００４８】図２は、２階層と３階層のメモリ方式の情
報処理装置の比較を示す構成図である。図２（ａ）は２
階層のメモリ方式の情報処理装置であり、図２（ｂ）は
３階層のメモリ方式の情報処理装置である。すなわち、
図２（ａ）では、演算部１２の下には、キャッシュメモ
リ１３とメインメモリＭＭの２階層が設けられるのに対
して、図２（ｂ）では、演算部６２の下に、第１のキャ
ッシュメモリ６３と第２のキャッシュメモリ６８とメイ
ンメモリＭＭの３階層が設けられている。

【００４９】第２のキャッシュメモリ６８内には、メイ
ンメモリＭＭの内容の一部の写しが存在し、さらに第１
のキャッシュメモリ６３内には第２のキャッシュメモリ
６８の内容の一部の写しが存在する。図１で示した本発
明の情報処理装置においては、このような３階層のメモ
リ方式の場合を示している。

【００５０】図１において、６１は演算処理装置、６２
は演算部、６３は第１層（第１のレベルの）キャッシュ
メモリ、６４はアドレス変換部、６５は論理アドレスレ
ジスタ、６６はアドレス出力レジスタ、６７はアドレス
入力レジスタ、６８は第２層（第２のレベルの）キャッ
シュメモリ、６９は論理アドレスアレイ、７０は物理ア
ドレスアレイ、ＳＥＬ６１，６２，６３はそれぞれセレ
クタ、ＣＭＰ６１，６２はそれぞれ比較器である。

【００５１】本図１で示す実施例においては、第１層キ
ャッシュメモリ６３は論理アドレスを用いてアクセスさ
れ、また第２層キャッシュメモリ６８は物理アドレスを
用いてアクセスされる。本実施例における特徴点は、物
理アドレスアレイ７０内に、第２層キャッシュメモリ６
８のそのエントリの写しが第１層キャッシュメモリ６３
に格納されていることを示すコピーフラグを持っている
点と、物理アドレスアレイ７０内の論理ページアドレス
タグを転送する信号線ｂおよびアドレス入力レジスタ６
７のページ内オフセッ卜アドレスを転送する信号線ａを
設け、これらの信号を途中でマージして論理アドレスア
レイ６９をアクセスするＬＡＡエントリ指定アドレスを
生成している点である。

【００５２】図３（ａ），（ｂ）は、図１における演算
処理装置の論理アドレスおよび物理アドレスのビッ卜構
成図である。図３（ａ）に示すように、論理アドレスは
第１２〜第３１ビット（２０ビット）の論理ページアド
レスと第０〜第１１ビット（１２ビット）のページ内オ
フセットアドレスからなる。論理アドレスアレイ６９お
よび第１層キャッシュメモリ６３のエントリ指定アドレ
スは、第４〜第１４ビット（１１ビット）であり、論理
ページアドレスとセットアドレスとの重なりのビット数
は３ビッ卜である。物理アドレスアレイ７０に格納され
るＰＡＡ論理ページアドレスタグは、上記重なりのビッ
トである第１２〜第１４ビッ卜（３ビット）である。

【００５３】図３（ｂ）に示すように、物理アドレスは
第１２〜第２３ビット（１２ビッ卜）の物理ページアド
レスと第０〜第１１ビッ卜（１２ビッ卜）のページ内オ
フセットアドレスからなる。物理アドレスアレイ７０お
よび第２層キャッシュメモリ６８のエントリ指定アドレ
スは、第５〜第１７ビット（１３ビッ卜）である。ま
た、物理アドレスアレイ７０に格納されているＰＡＡ物
理ページアドレスタグは、第１８〜第２３ビット（６ビ
ット）である。また、無効化処理のために物理アドレス
アレイ７０をアクセスする無効化ブロック指定アドレス
は、第５〜第２３ビッ卜（１９ビッ卜）である。

【００５４】図４（ａ），（ｂ）は、図１における論理
アドレスアレイおよび物理アドレスアレイの内部構成を
示す構成図である。図４（ａ）の論理アドレスアレイ６
９のエン卜リは、ＬＡＡエン卜リ指定アドレスで指定さ
れる。そして、各エン卜リの内容は指定された論理アド
レスに対応する物理ページアドレスおよび第１層キャッ
シュメモリ６３に格納されているエントリが有効である
か否かを示す制御フラグである。

【００５５】また、図４（ｂ）の物理アドレスアレイ７
０のエントリは、ＰＡＡエントリ指定アドレスで指定さ
れる。そして、各エントリの内容は、物理ページアドレ
スのうちエントリ指定に使用されていない部分を記億し
ている物理ページアドレスタグと、論理ページアドレス
とセットアドレスとの重なり部分である論理ページアド
レスタグと、そのエントリの内容のコピーが第１層キャ
ッシュメモリ６３内に存在するか否かを示すコピーフラ
グと、対応するエン卜リが第２層キャッシュメモリ内に
存在するか否かを示す制御フラグである。コピーフラグ
以外は、図９における内容と同一である。

【００５６】次に、図１における演算処理装置の動作に
ついて詳述する。演算部６２が処理中にメインメモリを
アクセスする際には、先ず対象のメモリの論理アドレス
を論理アドレスレジスタ６５に出力する。この論理アド
レスの内容のコピーが第１層キャッシュメモリ６３内に
存在するか否かを、論理アドレスアレイ６９を検索する
ことにより調ベる。これは、図６における演算処理装置
の動作と同じである。

【００５７】第１層キャッシュメモリ６３内にコピーが
存在しない場合には、第２層キャッシュメモリ６８内に
存在するか否かを、物理アドレスアレイ７０を検索する
ことにより調ベる。物理アドレスアレイ７０のエン卜リ
指定アドレス（物理アドレス）を生成するために、論理
アドレスレジスタ６５の内容をアドレス変換部６４を介
して物理アドレスに変換し、アドレス出力レジスタ６６
にセッ卜する。

【００５８】セレクタＳＥＬ６２をアドレス出力レジス
タ６６側に切換えることにより、ＰＡＡエントリ指定ア
ドレスで物理アドレスアレイ７０をアクセスすると共
に、セレクタＳＥＬ６３をアドレス出力レジスタ６６側
に切換えることにより、比較器ＣＭＰ６２でヒット判定
を行う。

【００５９】物理アドレスアレイ７０の各エン卜リは、
第２層キャッシュメモリ６８の各エントリに対応してお
り、物理アドレスアレイ７０でヒットすれば、対応する
第２層キャッシュメモリ６８のエントリを第１層キャッ
シュメモリ６３にコピーするとともに、物理アドレスア
レイ７０のコピーフラグをセット（‘１’にする）する
ことにより、このエン卜リが第１層キャッシュメモリ６
３に存在することを示す。

【００６０】なお、エントリを第２層キャッシュメモリ
６８から第１層キャッシュメモリ６３にコピーする場
合、図示されていない制御部により第２層キャッシュメ
モリ６８から該当するエントリを読み出し、これを第１
層キャッシュメモリ６３の空きエントリ領域に転送して
格納する。

【００６１】図５は、図１における情報処理装置のキャ
ッシュメモリ無効化処理の動作フローチャートである。
入出力処理装置や他の演算処理装置から、図１の演算処
理装置に対してキャッシュメモリ無効化要求が入力した
場合には、先ず、その無効化すベき領域の物理アドレス
をＡ−ＢＵＳからアドレス入力レジスタ６７に取り込む
（ステップ１０１）。

【００６２】次に、セレクタＳＥＬ６２をアドレス入力
レジスタ６７側に切換えて、アドレス入力レジスタ６７
の第５〜第１７ビットをＰＡＡエントリ指定アドレスと
して物理アドレスアレイ７０をアクセスする（ステップ
１０２）。そして、セレクタＳＥＬ６３をアドレス入力
レジスタ６７側に切換え、物理アドレスアレイ７０から
読み出された物理ページアドレスアレイタグを比較器Ｃ
ＭＰ６２でアドレス入力レジスタ６７の出力と比較し
て、両者が一致し、かつそのエン卜リが有効であること
を制御フラグが示しているか否かを調べる（ステップ１
０３）。

【００６３】ヒッ卜しないならば、無効化すベきエント
リが無いものと判断して、処理を完了する（ステップ１
０４）。一方、ヒッ卜したならば、物理アドレスアレイ
７０のそのエントリを無効化する（制御フラグをＯＦ
Ｆ）（ステップ１０５）。そして、そのエントリのコピ
ーフラグがセッ卜されているか否かを調ベる（ステップ
１０６）。コピーフラグがセッ卜されていない場合に
は、第１層キャッシュメモリ６３にはコピーが無いた
め、処理は完了する（ステップ１０７）。

【００６４】また、コピーフラグがセッ卜されている場
合には、物理アドレスアレイ７０から論理ページアドレ
スタグを読み出し、信号線ｂを介してセレクタＳＥＬ６
１に転送するとともに、アドレス入力レジスタ６７のペ
ージ内オフセットアドレスを読み出し、信号線ａを介し
てセレクタＳＥＬ６１に転送する。その途中で両者をマ
ージすることにより、ＬＡＡエントリ指定アドレスを生
成する（ステップ１０８）。そして、セレクタＳＥＬ６
１を物理アドレスアレイ７０側に切換えることにより、
ＬＡＡエントリ指定アドレスを用いて論理アドレスアレ
イ６９をアクセスし、該当するエントリの制御フラグを
ＯＦＦにして無効化を完了する（ステップ１０９）。

【００６５】このように、３階層のメモリを持つ演算処
理装置において、（ｉ）第２層キャッシュメモリ６８の
みに無効化すベきエン卜リが存在する場合には、物理ア
ドレスアレイ７０をアクセスするだけで無効化処理が完
了する。また、（ii）第１層キャッシュメモリ６３にも
無効化すベきエントリが存在する場合には、物理アドレ
スアレイ７０に加えて、論理アドレスアレイ６９を１回
アクセスするだけで、無効化処理が完了する。

【００６６】これによって、無効化処理に伴うアドレス
アレイのアクセス回数を最小限に抑えることができるの
で、無効化処理の高速化が可能となる。なお、本実施例
で示したもの以外の構成、およびアドレス空聞を持つ論
理アドレスでキャッシュメモリをアクセスする演算処理
装置に対しても、本発明を適用することが可能であっ
て、同じような効果を得ることができる。

【００６７】

【発明の効果】本発明によれば、第１のレベル（第１
層）のキャッシュメモリとメインメモリの間に両者の中
間のアクセス時間を持つ第２のレベル（第２層）のキャ
ッシュメモリを備え、かつ入出力処理装置や他の演算処
理装置とメインメモリを共有する演算処理装置を含む計
算機システムすなわち情報処理装置およびプロセッサに
おいて、メインメモリの内容を変更する場合のキャッシ
ュメモリの無効化処理に伴うメモリアクセスの回数を従
来の方式に比較して低減できるので、無効化処理を高速
化して、計算機システムの性能を向上させることが可能
である。

【図面の簡単な説明】

【図１】本発明の情報処理装置のキャッシュメモリ制御
に係る構成の一実施例を示すブロック図である。

【図２】２階層と３階層のメモリ方式の情報処理装置の
比較を示す構成図である。

【図３】図１における演算処理装置の論理アドレスおよ
び物理アドレスのビッ卜構成図である。

【図４】図１における論理アドレスアレイおよび物理ア
ドレスアレイの内部構成を示す構成図である。

【図５】図１における情報処理装置のキャッシュメモリ
無効化処理の動作フローチャートである。

【図６】キャッシュメモリ制御を行なう情報処理装置の
一構成例を示すブロック図である。

【図７】図６に示す演算処理装置を含む計算機すなわち
情報処理装置の構成図である。

【図８】図６に示す演算処理装置の論理アドレスおよび
物理アドレスのビット構成図である。

【図９】図６における論理アドレスアレイと物理アドレ
スアレイに格納されているデータの内部構成図である。

【図１０】図６における演算処理装置のキャッシュメモ
リ無効化処理を示す動作フローチャートである。

【図１１】従来のキャッシュメモリ無効化処理を行う情
報処理装置の機能ブロツク図である。

【符号の説明】

１１，６１：演算処理装置、１２，６２：演算部、１
３：キャッシュメモリ、６３：第１層キャッシュメモ
リ、６８：第２層キャッシュメモリ、１８，６９：論理
アドレスアレイ、１９，７０：物理アドレスアレイ、２
６：メインメモリ、２７：入出力処理装置、１４，６
４：アドレス変換部、１５，６５：論理アドレスレジス
タ、１６，６６：アドレス出力レジスタ、１７，６７：
アドレス入力レジスタ、ＳＥＬ１１，１２，６１，６
２，６３：セレクタ、ＣＭＰ１１，１２，６１，６２：
比較器、Ａ−ＢＵＳ：アドレスバス、Ｄ−ＢＵＳ：デー
タバス。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 仮想記憶方式で動作する演算手段と、該
   演算手段からの物理アドレスで指定されるエントリを有
   する第２のレベルのキャッシュメモリと、上記演算手段
   からの論理アドレスで指定され、上認第２のレベルのキ
   ャッシュメモリの内容のコピーを保持する第１のレベル
   のキャッシュメモリと、該第１のレベルのキャッシュメ
   モリと同じ論理アドレスで指定され、該第１のレベルの
   キャッシュメモリの各エントリが有効か否かを表示する
   第１の制御情報を有する第１のアドレスアレイと、上記
   第２のレベルのキャッシュメモリと同じ物理アドレスで
   指定され、上記物理アドレスのうちエントリを指定する
   のに用いられていない部分を記憶する物理アドレス夕
   グ、上記第１のキャッシュメモリを指定するための論理
   アドレスを生成するのに必要な情報を有する論理アドレ
   ス夕グ、および上記第２のレベルのキャッシュメモリの
   対応するエントリが有効か否かを示す管理情報を各エン
   卜リに保持する第２のアドレスアレイとを有することを
   特徴とする情報処理装置。
2. 【請求項２】 請求項１に記載の情報処理装置におい
   て、上記第２のレベルのアドレスアレイの論理アドレス
   夕グは、上記第１のアドレスアレイのエントリを指定す
   る論理アドレスのうち、物理アドレスとの共通部分を除
   いた部分のみからなることを特徴とする情報処理装置。
3. 【請求項３】 請求項１、もしくは、請求項２のいずれ
   かに記載の情報処理装置において、上記演算手段と、上
   記第１のレベルのキャッシュメモリと、上記第１のレベ
   ルのアドレスアレイと、上記第２のレベルのキャッシュ
   メモリと、上記第２のレベルのアドレスアレイとからな
   る演算ユニットを少なくとも２個以上有することを特徴
   とする情報処理装置。
4. 【請求項４】 仮想記憶方式で動作する演算手段と、論
   理アドレスで指定されるエントリを有する第１のキャッ
   シュメモリと、物理アドレスで指定されるエントリを有
   する第２のキャッシュメモリと、上記演算手段および上
   記第１のキャッシュメモリに接続され、論理アドレスで
   指定されるエントリ内に論理アドレスの一部を保持する
   第１のアドレスアレイと、上記演算手段および上記第２
   のキャッシュメモリに接続され、物理アドレスで指定さ
   れるエントリ内に物理アドレスの一部と、物理アドレス
   を論理アドレスに変換するのに必要な情報（変換情報）
   とを保持する第２のアドレスアレイとを有することを特
   徴とする情報処理装置。
5. 【請求項５】 請求項４に記載の情報処理装置におい
   て、上記第１のアドレスアレイは、論理アドレスで指定
   される上記第１のキャッシュメモリのエントリが有効か
   否かを示す第１の制御情報を保持し、上記第２のアドレ
   スアレイは、物理アドレスで指定される上記第２のキャ
   ッシュメモリのエントリが有効か否かを示す第２の制御
   情報を保持することを特徴とする情報処理装置。
6. 【請求項６】 請求項５に記載の情報処理装置におい
   て、上記第１のキャッシュメモリに上記第２のキャッシ
   ュメモリの内容の一部の写しを保持し、上記第２のキャ
   ッシュメモリのエントリを無効化するための上記第２の
   制御情報へのアクセスを物理アドレスでの指定に基づき
   行ない、上記第２の制御情報の指定に用いた物理アドレ
   スを上記第２のアドレスアレイが保持する上記変換情報
   を用いて論理アドレスに変換し、該変換により得られた
   論理アドレスを用いて、無効化した上記第２のキャッシ
   ュメモリのエントリの上記第１のキャッシュメモリに保
   持した写しを無効化するためにアクセスする上記第１の
   制御情報を指定することを特徴とする請求項５に記載の
   情報処理装置。
7. 【請求項７】 請求項４に記載の情報処理装置におい
   て、上記第１のキャッシュメモリのエントリを指定する
   論理アドレスを、上記第２のアドレスアレイに保持した
   上記変換情報と、物理アドレスの予め決められた一部分
   とを結合することにより得ることを特徴とする情報処理
   装置。
8. 【請求項８】 仮想記憶方式で動作する演算手段と、該
   演算手段からの論理アドレスで定義されるエントリを有
   する第１のレベルのキャッシュメモリを内蔵し、上記演
   算手段からの物理アドレスで指定されるエントリを有し
   集積化された第２のレベルのキャッシュメモリを外部に
   接続するための手段を有するプロセッサであって、上記
   第１のレベルのキャッシュメモリは上記第２のレベルの
   キャッシュメモリの内容のコピーを保持し、上記第１の
   レベルのキャッシュメモリと同じ論理アドレスで定義さ
   れたエントリを有し、上記第１のレベルのキャッシュメ
   モリのエントリが有効か否かを表示する第１の制御情報
   を有するアドレスアレイと、上記演算手段からの物理ア
   ドレスにより上記第２のレベルのキャッシュメモリのエ
   ントリが指定された場合、各エントリを指定するために
   用いられていない部分を記憶する物理アドレスタグ、上
   記第１のレベルのキャッシュメモリのエントリを指定す
   るための論理アドレスを生成する論理アドレスタグ、及
   び上記第２のレベルのキャッシュメモリの各エントリが
   有効であるか否かを示す第２の管理情報を、上記第２の
   レベルのキャッシュメモリから入力し、上記第１及び第
   ２のレベルのキャッシュメモリを制御する制御手段とを
   有し、上記第１のレベルのキャッシュメモリ、上記アド
   レスアレイ、上記制御手段、上記物理アドレス夕グ、上
   記論理アドレス夕グおよび上記第２の管理情報が単一の
   半導体チップに集積されていることを特徴とするプロセ
   ッサ。
9. 【請求項９】 仮想記憶方式で動作する演算手段と、該
   演算手段からの論理アドレスで定義されるエントリを有
   する第１のレベルのキャッシュメモリを内蔵するプロセ
   ッサと、該プロセッサに接続され、上記演算手段からの
   物理アドレスで指定されるエントリを有する第２のレベ
   ルのキャッシュメモリとを、少なくとも各２個以上装備
   したことを特徴とする情報処理装置。