JPH10177520A

JPH10177520A - データプロセッサ及びデータ処理システム

Info

Publication number: JPH10177520A
Application number: JP9280207A
Authority: JP
Inventors: Junichi Nishimoto; 順一西本; Osamu Nishii; 修西井; Fumio Arakawa; 文男荒川; Susumu Narita; 進成田; Masayuki Ito; 雅之伊藤; Makoto Toda; 誠戸田; Kunio Uchiyama; 邦男内山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-10-16
Filing date: 1997-10-14
Publication date: 1998-06-30

Abstract

(57)【要約】【課題】アドレス変換動作を高速化したデータプロセ
ッサを提供する。【解決手段】アドレス変換バッファをデータ用と命令
用に分け、データ用のアドレス変換バッファ（４）には
命令用のアドレス変換情報も格納させ、命令用のアドレ
ス変換バッファ（３）で変換ミスを生じたときは、新た
なアドレス変換情報をデータ用のアドレス変換バッファ
（４）から取り込むようにする。命令用のアドレス変換
バッファで変換ミスを生じたとき毎回外部のアドレス変
換テーブルからアドレス変換情報を取得する場合に比べ
て、アドレス変換動作の高速化を実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アドレス変換バッ
ファを備えたデータプロセッサ、更にはそのようなデー
タプロセッサを用いたデータ処理システムに関し、例え
ばデータ処理の高速化に適用して有効な技術に関するも
のである。

【０００２】

【従来の技術】仮想記憶方式では物理メモリに比べて十
分に大きな仮想メモリ空間を用意し、プロセスはその仮
想メモリ空間にマッピングされる。ここで、プロセスと
は、ＯＳ（Operating System：オペレーティング・シス
テム）の管理下で実行中のプログラムを意味する。この
ため、プロセスは、仮想メモリ上での動作だけを考慮す
ればよくなる。仮想メモリから物理メモリへのマッピン
グには、ＭＭＵ（MemoryManagement Unit）が用いられ
る。ＭＭＵは、通常ＯＳ（Operating System）が管理し
ており、プロセスが必要とする仮想メモリを物理メモリ
にマッピング出来るように、物理メモリの入換えを行
う。物理メモリの入換えは２次記憶などとの間で行われ
る。また、あるプロセスが別のプロセスの物理メモリに
誤ってアクセスしたりしないように、ＭＭＵは通常記憶
保護の機能も備えている。

【０００３】前記ＭＭＵを用いて仮想メモリのアドレス
（仮想アドレス）から物理メモリのアドレス（物理アド
レス）へアドレス変換を行うとき、そのアドレス変換情
報がＭＭＵに登録されていなかったり、或いは別のプロ
セスの仮想メモリへ誤ってアクセスすることがある。こ
のとき、ＭＭＵは、例外を発生させ、物理メモリのマッ
ピングを変更し、新たなアドレス変換情報を登録する。

【０００４】上記ＭＭＵの機能はソフトウェアだけでも
実現可能であるが、プロセスが物理メモリへアクセスす
る度にソフトウェアで変換を行っていたのでは効率が悪
くなる。そのため、ハードウェア上にアドレス変換のた
めのアドレス変換バッファを用意し、頻繁に使用される
アドレス変換情報をそのアドレス変換バッファに置くよ
うにする。すなわち、そのアドレス変換バッファは、ア
ドレス変換情報のためのキャッシュメモリとして構成さ
れる。通常のキャッシュメモリとの相違は、アドレス変
換に失敗したとき、アドレス変換情報の入換えを専らソ
フトウェアに依存して行うことである。

【０００５】また、データや命令アクセスを高速するた
めに種々のキャッシュメモリが広く採用されている。

【０００６】

【発明が解決しようとする課題】本発明者はメモリアク
セスの高速化の観点から、アドレス変換バッファやキャ
ッシュメモリについて検討した。アドレス変換バッファ
を命令用とデータ用に夫々分けるプロセッサとして、例
えば、PowerPC 603 RISC Microprocessor User'sManual
(MOTOROLA, 1994)に記載のものがある。このプロセッサ
は更にデータキャッシュメモリと命令キャッシュメモリ
を別々に備えている。本文献のページ７−１５において
PowerPCでは命令TLBミスをデータTLBミスと別に扱って
いる事がわかる。本発明者の検討によれば、アドレス変
換バッファを命令用とデータ用に別々に備えていても、
相互に関連がないため、アドレス変換に失敗すれば、外
部メモリから必要なアドレス変換情報を取得しなければ
ならず、メモリアクセスの高速化には限界のあることが
明らかにされた。

【０００７】また、キャッシュメモリは、キャッシュミ
スを生じた場合には外部メモリからキャッシュエントリ
が1エントリ分だけ新たに読み込まれる。このとき、無
効なキャッシュエントリが無ければ、ＬＲＵ（Least Re
cently Used）等の論理に従って有効なキャッシュエン
トリがキャッシュメモリから追い出されることになる。
このようにして追い出されたキャッシュエントリは次に
利用されるデータ又は命令を含んでいるかもしれない。
したがって、特に高速化を要するような処理ルーチンを
規定する命令等は常にキャッシュメモリに留まっている
ことが望ましく、そのような場合には、キャッシュメモ
リをランダム・アクセス・メモリとして利用可能にする
ことも考えられる。しかし、キャッシュメモリの全ての
領域をそのようにした場合には、逆にキャッシュメモリ
としての機能が全て殺される結果、用途によっては不都
合を生ずる場合も予想される。

【０００８】本発明の目的は、メモリアクセスを高速化
することができるデータプロセッサを提供することにあ
る。詳しくは、アドレス変換の観点よりメモリアクセス
を高速化する技術を提供し、又、キャッシュメモリの観
点よりメモリアクセスを高速化する技術を提供しようと
するものである。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、本発明の第1の観点は、アドレ
ス変換バッファをデータ用と命令用に分け、データ用の
アドレス変換バッファには命令用のアドレス変換情報も
格納させ、命令用のアドレス変換バッファで変換ミスを
生じたときは、新たなアドレス変換情報をデータ用のア
ドレス変換バッファから取り込むようにするものであ
る。

【００１２】詳しくは、データプロセッサ（１）は、中
央処理装置（２）と、前記中央処理装置が取扱う仮想ア
ドレスを物理アドレスに変換するためのアドレス変換情
報の一部が格納され中央処理装置が出力する仮想アドレ
スに応ずる物理アドレスをアドレス変換情報から連想検
索する第1のアドレス変換バッファ（４）と、第1のアド
レス変換バッファが保有するアドレス変換情報の内の命
令アドレスに関するアドレス変換情報を格納し、命令フ
ェッチに際して前記中央処理装置が出力する仮想アドレ
スに応ずる物理アドレスをアドレス変換情報から連想検
索し、連想検索の結果が検索ミスであるとき、当該検索
ミスに係る仮想アドレスによって前記第1のアドレス変
換バッファを連想検索させ、この連想検索によって検索
されたアドレス変換情報を取得する第2のアドレス変換
バッファ（３）とを含んで成る。

【００１３】そのような観点に立つ別のデータプロセッ
サは、中央処理装置と、前記中央処理装置が取扱う仮想
アドレスを物理アドレスに変換するためのアドレス変換
情報の一部が格納され中央処理装置が出力する仮想ペー
ジ番号に応ずる物理ページ番号をアドレス変換情報から
連想検索する第1のアドレス変換バッファと、第1のアド
レス変換バッファが保有するアドレス変換情報の内の命
令アドレスに関するアドレス変換情報を格納し、命令フ
ェッチに際して前記中央処理装置が出力する仮想ページ
番号に応ずる物理ページ番号をアドレス変換情報から連
想検索する第２のアドレス変換バッファと、前記第２の
アドレス変換バッファによる連想検索の結果が検索ミス
であるとき、当該検索ミスに係る仮想ページ番号によっ
て前記第1のアドレス変換バッファを連想検索させ、こ
の連想検索によって検索されたアドレス変換情報を前記
第2のアドレス変換バッファに与えるバッファ制御手段
（３２０）とを含む。

【００１４】上記手段によれば、命令用のアドレス変換
バッファで変換ミスを生じたときは、新たなアドレス変
換情報をデータ用のアドレス変換バッファから取り込む
ので、変換ミスの時に毎回外部のアドレス変換テーブル
からアドレス変換情報を取得する場合に比べて、アドレ
ス変換動作の高速化を実現出来る。これによってメモリ
アクセスの高速化を達成する。特に、命令アドレスの変
換を高速化しているのは、フェッチされた命令のデコー
ド結果に従ってオペランドフェッチが行われるからであ
る。或いは、命令用アドレス変換バッファをデータ用ア
ドレス変換バッファに比べて小容量（エントリ数が少な
い）にするためだからである。

【００１５】前記第２のアドレス変換バッファによる連
想検索の結果が検索ミスであって、当該検索ミスに係る
仮想ページ番号による前記第1のアドレス変換バッファ
の連想検索の結果が検索ミスであるとき、前記中央処理
装置は例外処理によって前記検索ミスに係る仮想ページ
番号を含むアドレス変換情報をデータプロセッサの外部
に設けられた外部メモリから読み出して前記第1のアド
レス変換バッファに書込み制御することになる。この例
外処理が完了されると、中断されているアドレス変換動
作が継続されることになる。

【００１６】本発明の他の観点は、キャッシュメモリの
一部の領域だけを選択的にランダム・アクセス・メモリ
として動作させるものである。換言すれば、当該一部の
領域に対してだけキャッシュ機能を抑止する。

【００１７】詳しくは、上記データプロセッサは、物理
ページ番号に対応させてデータのキャッシュエントリが
格納され、前記第１のアドレス変換バッファによって連
想検索された物理ページ番号が供給され、これに対応さ
れるキャッシュエントリを連想検索するデータキャッシ
ュメモリ（６）を更に含む。このとき、前記データキャ
ッシュメモリの一部は仮想アドレスによって規定される
所定の領域（Ｅ１）にマッピングされ、前記データプロ
セッサは、前記所定の領域へのアクセスを検出して前記
データキャッシュメモリをランダムアクセス動作させる
第1のＲＡＭ領域判定制御手段（６０５）を更に備え
る。

【００１８】また、上記データプロセッサは、物理ペー
ジ番号に対応させて命令のキャッシュエントリが格納さ
れ、前記第２のアドレス変換バッファによって連想検索
された物理ページ番号が供給され、これに対応されるキ
ャッシュエントリを連想検索する命令キャッシュメモリ
（５）を更に含む。このとき、前記命令キャッシュメモ
リの一部は仮想アドレスによって規定される所定の領域
（Ｅ１）にマッピングされ、前記データプロセッサは前
記所定の領域へのアクセスを検出して前記命令キャッシ
ュメモリをランダムアクセス動作させる第2のＲＡＭ領
域判定制御手段（５０５）を更に備える。

【００１９】上記手段によれば、データキャッシュメモ
リ及び命令キャッシュメモリの前記所定の領域は、ラン
ダムアクセスされ、双方のキャッシュメモリの残りの領
域では連想検索が行われるキャッシュメモリとして動作
されるから、特にアクセスの高速化を必要とする所望の
命令やデータを常にキャッシュメモリに留まらせること
と、最近用いた命令及びデータをキャッシュメモリに留
まらせておくととの双方を満足でき、データ処理速度の
向上に寄与する。

【００２０】本発明の更に他の観点は、キャッシュメモ
リのキャッシュラインを選択するためのインデックスア
ドレスとして、仮想アドレスのビット位置を、通常の動
作時よりも、より上位のビット位置に切り換える。これ
により、キャッシュメモリを大きなアドレス空間毎に分
割して仮想メモリ空間に割り当てるものである。

【００２１】詳しくは、データキャッシュメモリのキャ
ッシュラインの選択に仮想アドレスのより上位側のビッ
トを選択的に用いるためのインデックスモード指定手段
（６３０）を更に備える。

【００２２】また、命令キャッシュメモリのキャッシュ
ラインの選択に仮想アドレスのより上位側のビットを選
択的に用いるためのインデックスモード指定手段（５３
０）を更に備える。

【００２３】上記手段によれば、仮想アドレスのより上
位側のビットをキャッシュメモリのインデックスに用い
ることができるため、キャッシュメモリを大きなアドレ
ス空間毎に分割して仮想メモリ空間に割り当てることが
できる。これにより、擬似的にダイレクトマップのキャ
ッシュメモリをセットアソシアティブのキャッシュメモ
リとして扱う事ができ、データ処理速度の向上に寄与す
る。

【００２４】本発明の更に他の観点は、データプロセッ
サの使い勝手を良好にするためのものである。

【００２５】第1に、物理アドレス空間（物理メモリ上
のアドレス空間）に仮想アドレス空間（仮想メモリ上の
アドレス空間）からＩ／Ｏレジスタ領域（Ｉ／Ｏレジス
タ空間）をマッピングする。すなわち、前記第1のアド
レス変換バッファによる連想検索による連想ヒットによ
って出力される物理ページ番号を入力し、入力した物理
ページ番号がデータプロセッサ内部のＩ／Ｏレジスタ空
間に割り当てられたページに一致するかを検出し、一致
検出によって前記データキャッシュメモリの連想検索動
作を抑止するとともに、Ｉ／Ｏレジスタを直接アクセス
させる検出手段）（６０６）を更に備える。このとき、
前記第１のアドレス変換バッファに格納される変換情報
はページに対するアクセス権を規定する保護情報を有
し、連想ヒットに係る変換情報の保護情報に基づいて当
該ページに対するアクセス権を判定するアクセス保護手
段（４０５）を有する。これにより、Ｉ／Ｏレジスタ空
間に対しても記憶保護を行うことができる。

【００２６】第2に、前記第１のアドレス変換バッファ
に格納される変換情報は、前記データキャッシュメモリ
に対する書込み制御形態としてライトスルー又はライト
バックの何れを採用するかを規定するためのキャッシュ
ライトモード規定情報（ＷＴ）を有し、連想ヒットに係
る変換情報に含まれる前記キャッシュライトモード情報
に基づいて当該ページに対するキャッシュライトの形態
を制御するキャッシュライト制御手段（６１４）を備え
る。ライトスルーモードでは、キャッシュヒットの場合
にはキャッシュメモリと外部メモリの双方に対して書込
みを行い、キャッシュミスの場合には外部メモリだけに
書込みを行う。ライトバックモードでは、キャッシュヒ
ットの場合にはヒットに係るキャッシュエントリ（キャ
ッシュライン）にそのデータを書込み、キャッシュミス
の場合には外部メモリから一つのキャッシュエントリが
読み込み（キャッシュフィル）されてタグアドレスが更
新され、そのキャッシュラインにデータの書込みが行わ
れる。このようにしてキャッシュフィルされたキャッシ
ュラインのダーティービットはセット状態にされる。前
記キャッシュフィルによってキャッシュメモリから追い
出されるキャッシュラインがダーティーであるときは、
そのキャッシュラインは外部メモリに書き戻されること
になる。このように、ライトスルーモードの場合には、
キャッシュメモリと外部メモリの内容は常に一致される
が、外部メモリアクセスが多くなる。ライトバックモー
ドにおいては外部メモリアクセスは少なくなるが、キャ
ッシュメモリと外部メモリとの内容が不一致にされる期
間が存在し、複数のキャッシュメモリが外部メモリを共
有する場合にはキャッシュメモリと外部メモリとの一貫
性を保つことができなくなることがある。ページ単位で
ライトスルーモードとライトバックモードを選択可能で
あれば、キャッシュメモリと外部メモリの一貫性とアク
セス速度との関係を、システム構成やプロセスの内容に
応じて最適化することが可能になる。

【００２７】上記データプロセッサを適用したデータ処
理装置は、データプロセッサに接続された外部メモリ
と、その２次記憶とを有する。

【００２８】

【発明の実施の形態】

〔データプロセッサの構成〕図１には本発明の一例に係
るデータプロセッサのブロック図が示される。同図に示
されるデータプロセッサ１は、特に制限されないが、３
２ビットのパイプラインＲＩＳＣ(Reduced Instruction
Set Computer)アーキテクチャを有し、データプロセッ
サの命令セットは１６ビット固定長とされる。

【００２９】このデータプロセッサ１は、中央処理装置
（ＣＰＵ）２による命令アクセスとデータアクセスを並
列化出来るように、命令用とデータ用のＴＬＢ（アドレ
ス変換バッファ）３，４を別々に持ち、また、命令キャ
ッシュメモリ５とデータキャッシュメモリ（オペランド
キャッシュメモリ）６も夫々個別化されている。

【００３０】データプロセッサ１は、特に制限されない
が、３２ビットの仮想アドレスで規定される仮想アドレ
ス空間と２９ビットの物理アドレスで規定される物理ア
ドレス空間を扱う。仮想アドレスを物理アドレスに変換
するためのアドレス変換情報は仮想ページ番号とそれに
対応される物理ページ番号を含んでいる。アドレス変換
テーブルはデータプロセッサ１の外部メモリに形成され
る。アドレス変換テーブルのアドレス変換情報のうち、
最近利用された一部のものが前記アドレス変換バッファ
３，４に格納されることになる。その制御は、例えばデ
ータプロセッサ１のＯＳが行う。

【００３１】前記データ用のＴＬＢ（共用ＴＬＢとも記
す）４はデータ及び命令のアドレス変換情報を最大６４
エントリ格納する。この共用ＴＬＢ４は、データフェッ
チのためにＣＰＵ１が信号線１１１に出力する仮想アド
レスの仮想ページ番号に応ずる物理ページ番号をアドレ
ス変換情報から連想検索して、その仮想アドレスを物理
アドレスに変換する。ここで、仮想アドレス空間は、ペ
ージという単位に分割され、このページ単位で物理アド
レスに変換される。

【００３２】前記命令用のＴＬＢ（命令ＴＬＢとも記
す）３は命令専用のアドレス変換情報を最大４エントリ
格納する。特に命令ＴＬＢ３が保有するエントリは、共
用ＴＬＢ４が保有する命令アドレスの変換情報の一部と
される。共用ＴＬＢ４から命令ＴＬＢ３へのエントリの
供給は信号線１１６を介して行われる。この命令ＴＬＢ
３は、命令フェッチのためにＣＰＵ１が信号線１１０に
出力する仮想アドレスの仮想ページ番号に応ずる物理ペ
ージ番号をアドレス変換情報から連想検索して、その仮
想アドレスを物理アドレスに変換する。検索ミスの場合
には、前記共用ＴＬＢ４から目的とするアドレス変換情
報を得るための動作を信号線１１５を介して指示する。

【００３３】前記データキャッシュメモリ６は、データ
フェッチに際して共用ＴＬＢ４で変換された物理アドレ
スを信号線１２０を介して受け取り、これに基づいてキ
ャッシュエントリの連想検索を行う。検索結果がリード
ヒットであれば、ヒットに係るキャッシュラインからそ
の物理アドレスに応ずるデータがＣＰＵバス１１７に出
力される。検索結果がリードミスであれば、ミスに係る
データを含む１キャッシュライン分のデータがバスコン
トローラ７を介して外部メモリから読み込まれて、キャ
ッシュフィルが行われ、それによってミスに係るデータ
がＣＰＵバス１１７に読出される。検索結果がライトミ
スである場合には、詳細を後述するライトスルーモード
又はライトバックモードによってその動作が相違され
る。

【００３４】前記命令キャッシュメモリ５は、命令フェ
ッチに際して命令ＴＬＢ３で変換された物理アドレスを
信号線１２５を介して受け取り、これに基づいてキャッ
シュエントリの連想検索を行う。検索結果がリードヒッ
トであれば、ヒットに係るキャッシュラインからその物
理アドレスに応ずる命令が信号線１１４に出力される。
検索結果がリードミスであれば、ミスに係る命令を含む
１キャッシュライン分のデータがバスコントローラ７を
介して図示を省略する外部メモリから読み込まれて、キ
ャッシュフィルが行われ、それによってミスに係る命令
が信号線１１４を介してＣＰＵ２に与えられる。

【００３５】詳細については後述するが、前記命令キャ
ッシュメモリ５及びデータキャッシュメモリ６はその一
部のデータ領域が選択的にランダムアクセス可能にされ
ている。

【００３６】前記ＣＰＵバス１１７には前記共用ＴＬＢ
４やデータキャッシュメモリ６の他に、周辺モジュール
８及びセルフテスト回路９が結合されている。周辺モジ
ュール８は、例えば、タイマやシリアルインタフェース
コントローラ等の適宜の回路が含まれている。

【００３７】前記セルフテスト回路９は、ＣＰＵ２から
信号線１１２を介してセルフテストの指示が与えられる
と、命令ＴＬＢ３、共用ＴＬＢ４、命令キャッシュメモ
リ５及びデータキャッシュメモリ６の記憶領域に対する
データのライト及びリードを行い、テスト完了を信号線
１１３を介してＣＰＵ２に返す。テスト結果はＣＰＵバ
ス１１７を介してＣＰＵ２が読み込み可能にされる。セ
ルフテスト回路９はテストのためのアクセスアドレス信
号や書込みデータを信号線１１９を介して命令ＴＬＢ３
等に与える。命令ＴＬＢ３、共用ＴＬＢ４、命令キャッ
シュメモリ５及びデータキャッシュメモリ６からの読み
出しデータは、特に制限されないが、専用信号線１１
８、１２５、１２６及び１２７を介してセルフテスト回
路９に供給される。

【００３８】前記命令キャッシュメモリ５、データキャ
ッシュメモリ６及び外部バスコントローラ７の接続はキ
ャッシュアドレスバス１２１、キャッシュデータバス１
２２及び図示を省略するコントロールバスによって行わ
れる。前記外部バスコントローラ７は、命令キャッシュ
メモリ５やデータキャッシュメモリ６のキャッシュフィ
ルに必要なデータを外部メモリから取り込み、或いはデ
ータキャッシュメモリ６のキャッシュラインのデータを
外部メモリに書き戻したりするために必要な外部バスサ
イクルの起動を制御する。この外部バスコントローラ７
は外部アドレスバス１２３、外部データバス及び図示を
省略する外部コントロールバスに結合される。図示を省
略する外部メモリは外部アドレスバス１２３及び外部デ
ータバス１２４等に結合されることになる。図１に示さ
れるデータプロセッサ１は、単結晶シリコンのような１
個の半導体基板に形成されている。

【００３９】〔共用ＴＬＢ〕図２には前記共用ＴＬＢ４
の一例ブロック図が示される。この共用ＴＬＢ４は最大
６４個のＴＬＢエントリを格納するためのメモリセルア
レイを有し、このメモリセルアレイはアドレスアレイ４
００とデータアレイ４０１から構成される。一つのＴＬ
Ｂエントリは、特に制限されないが、仮想ページ番号Ｖ
ＰＮ、有効ビットＶ、サイズビットＳＺ、物理ページ番
号ＰＰＮ、フラグＦＬＡＧ、及びキャッシュライトモー
ドビットＷＴを有する。前記仮想ページ番号ＶＰＮ、有
効ビットＶ及びサイズビットＳＺを格納する領域はアド
レスアレイ４００に構成され、物理ページ番号ＰＰＮ、
フラグＦＬＡＧ及びキャッシュライトモードビットＷＴ
を格納する領域はデータアレイ４０１に構成される。

【００４０】特に制限されないが、仮想アドレスは、図
３に示されるようにそのページサイズが、１Ｋバイト、
４Ｋバイト、６４Ｋバイト及び１Ｍバイトの中から選択
可能になっている。ページサイズは2ビットの前記サイ
ズビットＳＺによって指定される。

【００４１】有効ビットＶはそれを含むＴＬＢエントリ
の有効性を示し、論理値“１”のよって有効を意味す
る。フラグＦＬＡＧは、保護データ等を含む。保護デー
タは、ページのアクセス権をコードで表した2ビットの
データである。例えば、“００”は特権モードで読み出
しのみ可能、“０１”は特権モードで読み出し及び書き
込み可能、“１０”は特権モード及びユーザモードで読
み出しのみ可能、“１１”は特権モード及びユーザモー
ドで読み出し及び書込み可能なことを意味する。前記キ
ャッシュライトモードビットＷＴは、データキャッシュ
メモリ６をライトスルーモード又はライトバックモード
の何れで動作させるかを指定する。後述するように、デ
ータキャッシュメモリ６は、ページ単位でライトスルー
モード又はライトバックモードが選択可能にされる。

【００４２】前記アドレスアレイ４００は、特に制限さ
れないがＣＡＭ（Content Addressable Memory）によっ
て構成され、公知の如く、メモリセルそれ自体が比較機
能を有している。検索動作においてアドレスアレイ４０
０のメモリセルは並列的に選択されて比較動作を行う。
図2では、その比較操作を行う回路要素を比較器として
概念的に図示している。代表的に示された4個の比較器
４０２Ａ〜４０２Ｄは一つのＴＬＢエントリの仮想ペー
ジ番号が格納されている領域に対応される比較回路の要
素を示すもので、４０２Ａは仮想アドレスのビット１０
〜ビット１１、４０２Ｂは仮想アドレスのビット１２〜
ビット１５、４０２Ｃは仮想アドレスのビット１６〜ビ
ット１９、４０２Ｄは仮想アドレスのビット２０〜ビッ
ト３１の比較器動作を行う要素を想定している。夫々の
比較回路４０２Ａ〜４０２Ｄにおける比較結果が全ビッ
ト一致のとき、比較結果信号は論理値“１”にされる。

【００４３】前記比較器４０２Ａ〜４０２Ｄによる比較
対象は、信号線１１１を介して供給される仮想ページ番
号の対応ビットとされる。４０３で示されるものはマス
ク回路であり、サイズビットＳＺに応じて比較回路４０
２Ａ〜４０２Ｃによる比較結果をマスクする。即ち、サ
イズビットＳＺが１Ｋバイトページを指示するときは比
較回路４０２Ａ〜４０２Ｃの比較結果を一切マスクせ
ず、サイズビットＳＺが４Ｋバイトページを指示すると
きは比較回路４０２Ａの比較結果をマスクし、サイズビ
ットＳＺが６４Ｋバイトページを指示するときは比較回
路４０２Ａ，４０２Ｂの比較結果をマスクし、サイズビ
ットＳＺが１Ｍバイトページを指示するときは比較回路
４０２Ａ〜４０２Ｃの比較結果をマスクする。この例に
従えば、マスクされた比較結果は、論理値“１”に強制
されてマスク回路４０３から出力される。マスク回路４
０３の出力及び対応されるＴＬＢエントリの有効ビット
Ｖは論理積回路４０４に供給され、論理積回路４０４の
出力が当該ＴＬＢエントリのヒット／ミス信号４２０と
される。実際には、前記比較回路４０２Ａ〜４０２Ｄ、
マスク回路４０３及び論理積回路４０４はＴＬＢエント
リの６４個の格納領域の夫々に対して設けられている。
したがって、信号線１１１に与えられる仮想ページ番号
を含むＴＬＢエントリが存在する場合には、当該ＴＬＢ
エントリに対応される論理積回路４０４の出力が論理値
“１”にされる。

【００４４】夫々の前記論理積回路４０４の出力はデー
タ部４０１における対応するＴＬＢエントリラインの選
択信号とされ、論理値“１”の選択信号に対応されるＴ
ＬＢエントリラインの物理ページ番号ＰＰＮが信号線１
２０に、フラグＦＬＡＧがアクセス権判定回路４０５
に、キャッシュライトモードビットＷＴがデータキャッ
シュメモリ６に出力される。

【００４５】信号線１２０に与えられた前記物理ページ
番号ＰＰＮは、信号線１１１に与えられた仮想アドレス
のオフセット（物理アドレスのオフセットとされる）等
と一緒にデータキャッシュメモリ６に与えられる。

【００４６】前記アクセス権判定回路４０５は、データ
プロセッサ１が現在ユーザモード又は特権モードの何れ
であるか、また、ＣＰＵ２によるアクセスが動作の指示
がリード又はライトの何れであるかを示す図示しない信
号が供給されており、これに基づいて、データプロセッ
サの現在の動作モードにフラグＦＬＡＧの内容が適合す
るかを判定し、適合しない場合には、保護違反例外信号
４０８がＣＰＵ２に与えられる。

【００４７】また、夫々の前記論理積回路４０４の出力
はＴＬＢミス判定回路４０６に供給される。このＴＬＢ
ミス判定回路４０６は、前記全ての論理積回路４０４の
出力が論理値“０”であること判定すると、ＴＬＢミス
例外信号４０７をＣＰＵ２に与える。ＣＰＵ２はそのＴ
ＬＢミス例外を受け付けると、ＯＳにより、例えば、当
該ＴＬＢミスに係るＴＬＢエントリを外部メモリのアド
レス変換テーブルから共用ＴＬＢ４に追加するための例
外処理を行う。ＴＬＢエントリの追加では、追加すべき
ＴＬＢエントリはＣＰＵバス１１７からセレクタ４０９
を介してアドレス部４００及びデータ部４０１に取り込
まれる。この時のＴＬＢエントリラインの選択は、ＣＰ
Ｕ２から信号線１１１に与えられるインデックスアドレ
スをセレクタ４１０で取り込み、これをインデックスデ
コーダ４１１でデコードして、行なわれる。セレクタ４
０９，４１０に対する前記選択制御は特に制限されない
が、ＴＬＢミス判定回路４０６が行う。

【００４８】尚、詳細については後で説明するが、命令
ＴＬＢ３から共用ＴＬＢ４に検索リード処理の指示があ
ったとき、その検索リードにおける検索ヒット判定のた
めの仮想ページ番号は信号線１１５からセレクタ４１２
を介して与えられる。この検索リード処理におけるＴＬ
Ｂエントリの出力は信号線１１６に対して行われる。ま
た、セルフテストにおけるＴＬＢエントリ選択のための
インデックスアドレスは信号線１１９からセレクタ４１
０を介して与えられる。セルフテストにおける書込みデ
ータは信号線１１９からセレクタ４０９を介して与えら
れる。

【００４９】〔命令ＴＬＢ〕図４には前記命令ＴＬＢ３
の一例ブロック図が示される。この命令ＴＬＢ３は最大
４個のＴＬＢエントリを格納するためのメモリセルアレ
イを有し、このメモリセルアレイはアドレスアレイ３０
０とデータアレイ３０１から構成される。一つのＴＬＢ
エントリは、特に制限されないが、仮想ページ番号ＶＰ
Ｎ、有効ビットＶ、サイズビットＳＺ、物理ページ番号
ＰＰＮ及びフラグＦＬＡＧを有する。前記仮想ページ番
号ＶＰＮ、有効ビットＶ及びサイズビットＳＺを格納す
る領域はアドレスアレイ３００に構成され、物理ページ
番号ＰＰＮ及びフラグＦＬＡＧを格納する領域はデータ
アレイ３０１に構成される。仮想アドレスのページサイ
ズ、有効ビットＶ、及びフラグＦＬＡＧの内容は上記と
変わりない。

【００５０】前記アドレスアレイ３００は、特に制限さ
れないがＣＡＭによって構成され、公知の如く、メモリ
セルそれ自体が比較機能を有している。検索動作におい
てアドレスアレイ３００のメモリセルは並列的に選択さ
れて比較動作を行う。図４では、その比較操作を行う回
路要素を比較器として概念的に図示している。代表的に
示された4個の比較器３０２Ａ〜３０２Ｄは一つのＴＬ
Ｂエントリの仮想ページ番号が格納されている領域に対
応される比較回路の要素を示すもので、３０２Ａは仮想
アドレスのビット１０〜ビット１１、３０２Ｂは仮想ア
ドレスのビット１２〜ビット１５、３０２Ｃは仮想アド
レスのビット１６〜ビット１９、３０２Ｄは仮想アドレ
スのビット２０〜ビット３１の比較器動作を行う要素を
想定している。夫々の比較回路３０２Ａ〜３０２Ｄにお
ける比較結果が全ビット一致のとき、比較結果信号は論
理値“１”にされる。

【００５１】前記比較器３０２Ａ〜３０２Ｄによる比較
対象は、信号線１１０を介して供給される仮想ページ番
号の対応ビットとされる。３０３で示されるものはマス
ク回路であり、サイズビットＳＺに応じて比較回路３０
２Ａ〜３０２Ｃによる比較結果をマスクする。即ち、サ
イズビットＳＺが１Ｋバイトページを指示するときは比
較回路３０２Ａ〜３０２Ｃの比較結果を一切マスクせ
ず、サイズビットＳＺが４Ｋバイトページを指示すると
きは比較回路３０２Ａの比較結果をマスクし、サイズビ
ットＳＺが６４Ｋバイトページを指示するときは比較回
路３０２Ａ，３０２Ｂの比較結果をマスクし、サイズビ
ットＳＺが１Ｍバイトページを指示するときは比較回路
３０２Ａ〜３０２Ｃの比較結果をマスクする。この例に
従えば、マスクされた比較結果は、論理値“１”に強制
されてマスク回路３０３から出力される。マスク回路３
０３の出力及び対応されるＴＬＢエントリの有効ビット
Ｖは論理積回路３０４に供給され、論理積回路３０４の
出力が当該ＴＬＢエントリのヒット／ミス信号３２０と
される。実際には、前記比較回路３０２Ａ〜３０２Ｄ、
マスク回路３０３及び論理積回路３０４はＴＬＢエント
リの４個の格納領域の夫々に対して設けられている。し
たがって、信号線１１０に与えられる仮想ページ番号を
含むＴＬＢエントリが存在する場合には、当該ＴＬＢエ
ントリに対応される論理積回路３０４の出力が論理値
“１”にされる。

【００５２】夫々の前記論理積回路３０４の出力はデー
タ部３０１における対応するＴＬＢエントリラインの選
択信号とされ、論理値“１”の選択信号に対応されるＴ
ＬＢエントリラインの物理ページ番号ＰＰＮが信号線１
２５に、フラグＦＬＡＧが前記アクセス権判定回路４０
５に出力される。

【００５３】信号線１２５に与えられた前記物理ページ
番号ＰＰＮは、信号線１１０に与えられた仮想アドレス
のオフセット（物理アドレスのオフセットとされる）等
と一緒に命令キャッシュメモリ５に与えられる。

【００５４】また、夫々の前記論理積回路３０４の出力
は、前記共用ＴＬＢ４に対して検索リード処理を指示す
るための検索リード制御回路３２０に供給される。この
検索リード制御回路３２０は、前記全ての論理積回路３
０４の出力が論理値“０”であること（命令ＴＬＢミ
ス）を判定すると、共用ＴＬＢ４から必要な命令ＴＬＢ
エントリを読み込むための制御を開始する。すなわち、
命令ＴＬＢミスに係る仮想ページ番号と必要な制御信号
を信号線１１５を介して共用ＴＬＢ４に与える。これに
よって共用ＴＬＢ４は、アドレス部４００を並列アクセ
スして、信号線１１５から与えられる仮想ページ番号に
一致するＴＬＢエントリを検索する。この検索がヒット
である場合には、ヒットに係るＴＬＢエントリ（ＶＰ
Ｎ，Ｖ，ＳＺ，ＰＰＮ，ＦＬＡＧ）の全てが信号線１１
６を介して命令ＴＬＢ３に並列的に与えられる（このよ
うに、命令ＴＬＢ３から検索リード処理が指示された場
合に共用ＴＬＢ４から外部に出力される情報はアドレス
アレイ４００の内容も含んでおり、共用ＴＬＢ４におけ
る通常の検索リードの場合とは相違される）。命令ＴＬ
Ｂ３は共用ＴＬＢ４から供給されるＴＬＢエントリをセ
レクタ３０９から取り込む。このときのインデックスア
ドレスは、検索リード制御回路３２０からセレクタ３１
０を介してインデックスデコーダ３１１に与えられる。
このＴＬＢエントリの追加に際して、特に制限されない
が、検索リード制御回路３２０はＬＲＵの論理によって
ＴＬＢエントリのリプレースを行うことができる。

【００５５】命令ＴＬＢ３から共用ＴＬＢ４への検索リ
ード処理の指示による検索結果が検索ミスである場合に
は、前記ＴＬＢミス判定回路４０６によってＴＬＢミス
例外がＣＰＵ２に通知される。それによってＣＰＵ２は
前述の通り、そのＴＬＢミス例外に係るエントリを図示
を省略する外部メモリのアドレス変換テーブルから共用
ＴＬＢ４に追加する。この例外処理の完了後、中断され
た命令が再実行され、それによって、今度は共用ＴＬＢ
４で検索ヒットが得られる結果、命令ＴＬＢ３にとって
必要なＴＬＢエントリが、前述のように信号線１１６を
介して命令ＴＬＢ３に供給されることになる。

【００５６】命令ＴＬＢ３にＴＬＢエントリが追加され
たとき、追加すべきＴＬＢエントリは信号線１１６から
セレクタ３０９でアドレス部３００及びデータ部３０１
に取り込まれる。この時のＴＬＢエントリラインの選択
は、検索リード制御回路３２０から与えられるインデッ
クスアドレスをセレクタ３１０で取り込み、これをイン
デックスデコーダ３１１でデコードして、行なわれる。
セレクタ３０９，３１０に対する前記選択制御は特に制
限されないが、検索リード制御回路３２０が行う。

【００５７】尚、詳細については後で説明するが、セル
フテストにおけるＴＬＢエントリ選択のためのインデッ
クスアドレスは信号線１１９からセレクタ３１０を介し
て与えられる。セルフテストにおける書込みデータは信
号線１１９からセレクタ３０９を介して与えられる。セ
ルフテストにおける読み出し動作はインデックスされた
一つのＴＬＢエントリ全体とされ、インデックスされた
ＴＬＢエントリはその全てが信号線１１８に供給され
る。

【００５８】〔命令アクセスにおけるアドレス変換〕こ
こで、命令アクセスにおけるアドレス変換処理の手順を
図５及び図６を参照しながら説明する。ＣＰＵ２による
命令アクセスが起動されると（ＣＰＵ２による命令フェ
ッチの開始）、命令ＴＬＢ３はその命令アドレスに応ず
るＴＬＢエントリの有無を検索し、検索ヒットかミスか
の判定を行い（Ｓ１）、検索ヒットであれば、その仮想
アドレスに応ずる物理アドレスを出力する（Ｓ２）。ス
テップＳ１において検索ミスのときは、前記検索リード
制御回路３２０からの指示に従って、今度は、共用ＴＬ
Ｂ４がその命令アドレスに応ずるＴＬＢエントリの有無
を検索し（Ｓ３）、検索ヒットかミスかの判定を行う
（Ｓ４）、検索ヒットであれば、その命令アドレスの仮
想ページ番号に応ずるＴＬＢエントリを命令ＴＬＢ３に
登録する。登録後、処理はＳ１に戻される。ステップＳ
４の判定結果が検索ミスである場合には、ＴＬＢミス判
定回路４０６によってＴＬＢミス例外が発生される。Ｔ
ＬＢミス例外が発生されると、ＣＰＵ２は現在の処理を
中断して退避処理を行い（Ｓ１０）、ついで、前記ミス
に係る仮想ページ番号のＴＬＢエントリを共用ＴＬＢ４
に登録し（Ｓ１１）、最後に復帰処理を行う（Ｓ１
２）。復帰後、図５のステップＳ１の処理に戻される。
このように、命令ＴＬＢ３の検索ミスに対する処理Ｓ
３，Ｓ４，Ｓ５は、ＴＬＢミスに対するハードウェア・
ミスハンドリングで対処している。

【００５９】〔データキャッシュメモリ〕図７にはデー
タキャッシュメモリ６の一例が示される。データキャッ
シュメモリ６は最大５１２個のキャッシュラインを構成
するためのメモリセルアレイを有し、このメモリセルア
レイはアドレスアレイ６００とデータアレイ６０１から
構成される。一つのキャッシュラインは、物理ページ番
号によって構成されるキャッシュタグ（アドレスタグ）
ＣＴＡＧ、有効ビットＶ、ダーティービットＵ及びそれ
に対応される３２バイトのデータＤＡＴＡを含む。キャ
ッシュタグＣＴＡＧ、有効ビットＶ及びダーティービッ
トＵはアドレスアレイ６００に、データＤＡＴＡはデー
タ部６０１に配置される。有効ビットＶはキャッシュラ
インに有効なデータが含まれているかを示し、論理値
“１”で有効、“０”で無効を意味する。ダーティービ
ットＵはライトバックモードでデータキャッシュメモリ
６が利用されるときに用いられ、ライトバックモードに
おいて書込みが発生したとき、論理値“１”にされる。
このダーティービットＵによって対応するエントリのデ
ータと外部メモリのデータとの不一致を知ることができ
る。このダーティービットＵはパワーオンリセットで論
理値“０”に初期化される。

【００６０】このデータキャッシュメモリ６は、特に制
限されないが、ダイレクトマップとされる。キャッシュ
ラインの選択はインデックスデコーダ６０２が行う。イ
ンデックスアドレスは制御回路６０３からセレクタ６０
４を介して供給される。制御回路６０３は信号線１１１
から供給される仮想アドレスと信号線１２０から供給さ
れる物理ページ番号を各部に振り分ける制御を行うと共
に、詳細を後述するＲＡＭ領域判定制御手段６０５、イ
ンデックスモード指定手段６３０及びＩ／Ｏレジスタ領
域検出手段６０６を備えている。

【００６１】インデックスされたキャッシュラインのキ
ャッシュタグは比較器６０７によって対応する物理ペー
ジ番号と比較される。この物理ページ番号は信号線１２
０を介して共用ＴＬＢ４から供給される。キャッシュタ
グＣＴＡＧと物理ページ番号が一致し、有効ビットＶが
論理値“１”のとき、比較器６０７から出力されるキャ
ッシュヒット信号６０８は論理値“１”（キャッシュヒ
ット）にされる。ゲート６０９は前記キャッシュヒット
信号６０８によってキャッシュヒットが通知されたと
き、インデックスされたキャッシュラインのデータを後
段に通過させる。キャッシュヒットによってゲート６０
９を通過されたデータはその一部がセレクタ６１０によ
って選択され、バス制御回路６１１に与えられる。セレ
クタ６１０は、オフセットアドレスの一部を利用して選
択動作を行う。そのようなオフセットアドレスの一部は
制御回路６０３で切り出され、信号線６２３を介して供
給される。

【００６２】前記バス制御回路６１１は前記セレクタ６
１０の出力、ＣＰＵバス１１７、キャッシュデータバス
１２２、キャッシュアドレスバス１２１等に接続され、
更に、キャッシュヒット信号６０８、信号線６１６から
の物理アドレス、ＣＰＵ２からのリード信号及びライト
信号６１５等が供給される。このバス制御回路６１１
は、セレクタ６１０から出力されるキャッシュヒットに
係る読み出しデータをＣＰＵバス１１７に出力する制
御、キャッシュミス時に外部メモリアクセスのための物
理アドレスをキャッシュアドレスバス１２１に出力する
制御、外部メモリからのデータをセレクタ６１２を介し
て書込む（キャッシュフィル）制御、キャッシュフィル
されたキャッシュラインのアドレス部にセレクタ６２２
を介してキャッシュタグＣＴＡＧを書込む制御、外部メ
モリへのデータ書き戻し時にデータをキャッシュデータ
バス１２２に出力し且つ書き戻し先アドレスをキャッシ
ュアドレスバス１２１に出力する制御などを行う。バス
制御回路６１１は上記制御のための論理の他に、ライト
バックバッファ６１３を含んでいる。ライトバックバッ
ファ６１３は、キャッシュミスによりダーティーなキャ
ッシュエントリ（Ｕ＝１のキャッシュライン）を外部メ
モリに追い出す必要が生じた場合、キャッシュフィル動
作を優先させて性能を向上させるために、追い出すべき
エントリを格納するためのデータバッファであり、キャ
ッシュ1エントリ分のデータと追い出し先の物理アドレ
スの格納領域を持つ。

【００６３】キャッシュライト制御回路６１４は、デー
タキャッシュメモリ６に対するライトスルーモードとラ
イトバックモードを制御する。何れの動作モードで制御
するかは、ＴＬＢエントリに含まれるキャッシュライト
モードビットＷＴによって決定される。

【００６４】前記バス制御回路６１１及びキャッシュラ
イト制御回路６１４による制御内容を連想リード動作及
び連想ライト動作に分けて説明する。

【００６５】ＣＰＵ２からキャッシング可能な領域にデ
ータの読出し要求が発行されると、仮想アドレスの一部
によって示されるインデックスアドレスによってキャッ
シュラインが選択され、選択されたキャッシュラインか
らキャッシュタグＣＴＡＧが読出される。読出されたキ
ャッシュタグは、共用ＴＬＢ４から供給される物理ペー
ジ番号と比較される。キャッシュタグが一致し、有効ビ
ットＶが論理値“１”の場合にはキャッシュヒットとさ
れ、仮想アドレスのオフセットの一部を利用してセレク
タから例えばロングワードのデータが出力される。読出
されたデータはバス制御回路６１１によってＣＰＵバス
１１７に与えられる。タグアドレスが不一致又は有効ビ
ットＶが論理値“０”の場合、キャッシュミスとされ、
バス制御回路６１１は、ミスに係る物理アドレスに対応
される外部メモリからキャッシュ１エントリ分のデータ
をセレクタ６１２を介して読み込み制御する。このデー
タ読み込み動作をキャッシュフィルと称する。キャッシ
ュフィルによって必要なデータがデータアレイ６０１に
格納された後、そのキャッシュラインの有効ビットＶを
論理値“１”にしてキャッシュタグＣＴＡＧを更新し、
ＣＰＵ２に必要なデータが返される。キャッシュフィル
の際にキャッシュデータアレイ６０１から追い出される
キャッシュエントリがダーティーだった場合、前記ライ
トバックバッファ６１３へダーティーなキャッシュエン
トリを追い出した後に、キャッシュのフィルを行う。ラ
イトバックバッファ６１３から外部メモリへの書き戻し
はキャッシュフィルが完了されてから行われる。

【００６６】ＣＰＵ２からキャッシング可能な領域にデ
ータの書込み要求が発行されると、リード動作と同様に
してキャッシュのヒット判定が行われる。キャッシュヒ
ットの場合、ライトバックモードが指示されている場合
には、ヒットしたキャッシュエントリにデータを書込
み、ダーティービットＵ＝１にする。ライトスルーモー
ドなら、ヒットしたエントリにデータを書込んだ後、外
部メモリへデータを書込む。この場合ダーティービット
Ｕに対する操作は行わない。キャッシュミスした場合に
は、ライトバックモードなら、キャッシュにフィルを行
い、有効ビットＶ＝１、ダーティービットＵ＝１にし
て、キャッシュタグを更新して、データキャッシュメモ
リへの書込みを行う。ライトスルーモードの場合には、
キャッシュミスにおいて書込みは外部メモリに対してだ
け行われる。キャッシュフィルは行われない。ライトバ
ックモードでキャッシュミスをした場合、キャッシュフ
ィル動作によって追い出されるエントリがダーティーだ
った時の処理は、リード動作と同じである。

【００６７】データキャッシュメモリ６はＲＡＭモード
及びインデックスモードを有する。ＲＡＭモードとはデ
ータアレイ６０１の半分をＲＡＭとしてランダムアクセ
ス可能にする動作モードである。ＲＡＭモードにおいて
キャッシュエントリ０〜１２７及び２５６〜３８３はキ
ャッシュメモリとして機能され、キャッシュエントリ１
２８〜２５５及び３８４〜５１１までがランダムアクセ
ス可能にされる。インデックスモードとはキャッシュラ
インを選択する仮想アドレスのビット位置を切り換える
ことによりキャッシュメモリを分割して仮想アドレス空
間に割り当てる動作モードである。ＲＡＭモード及びイ
ンデックスモードは制御レジスタ６２０の所定の制御ビ
ットが論理値“１”にさることによって夫々独立に選択
される。ＲＡＭモードでもインデックスモードでもない
場合はアドレスアレイ６００及びデータアレイ６０１は
全てキャッシュメモリとして利用される。

【００６８】データキャッシュメモリのＲＡＭ領域は、
データプロセッサ１の仮想アドレス空間を示す図8に記
載される様に、0x7C00 0000〜0x7FFF FFFFにマッピング
されている。0xは１６進数であることを意味する。

【００６９】前記ＲＡＭ領域判定制御手段６０５は、Ｒ
ＡＭ領域に対するランダムアクセス動作とキャッシュメ
モリとしての動作とを切換え制御する。例えば図９に示
されるように、仮想アドレスの上位６ビットs2_a[31]〜
s2_a[26]によって0x7Cを検出するためにインバータＩＮ
Ｖ１，６入力アンドゲートＡＮＤ１が設けられている。
図９においてs2_a[13]〜s2_a[5]は仮想アドレスに含ま
れる９ビットであり、インデックス用のアドレスとみな
される。アンドゲートＡＮＤ１の出力とアドレスビット
s2_a[12]はセレクタＳＥＬ１によってその何れか一方が
選択される。セレクタＳＥＬ１の選択動作は制御信号６
２１によって制御される。制御信号６２１は制御レジス
タ６２０の１ビットに応じた論理値とされ、その１ビッ
トはＲＡＭモードを指定するための制御ビットである。
ＲＡＭモードが指定されると、セレクタＳＥＬ１はアン
ドゲートＡＮＤ１の出力を選択する。アンドゲートＡＮ
Ｄ１の出力は、仮想アドレスの上位６ビットs2_a[31]〜
s2_a[26]が0x7Cである場合にだけ論理値“１”にされ、
それ以外では論理値“０”にされる。したがって、ＲＡ
Ｍモードでは、仮想アドレスの上位６ビットs2_a[31]〜
s2_a[26]が0x7Cの場合には、アドレスアレイ６００及び
データアレイ６０１はエントリ１２８〜２５５及び３８
４〜５１１の領域がインデックスの対象とされる。それ
以外のアドレスではエントリ０〜１２７及び２５６〜３
８３の領域がインデックスの対象とされる。ＲＡＭモー
ドにおいて、アンドゲートＡＮＤ１の出力信号が論理値
“１”のときは、ゲート６０９及びバス制御回路６１１
はキャッシュヒット信号６０８をマスクする。そして、
データアレイ６０１側のセレクタ６１０及びバス制御回
路６１１は、仮想アドレスの残りの一部s2_a[23]〜s2_a
[14]とs2_a[4]〜s2_a[2]を用いてデータアレイ６０１か
ら３２ビット単位でのランダムリードを可能にする。デ
ータアレイ６０１に対してランダムライトを行うとき、
ライトデータは、ＣＰＵバス１１７からセレクタ６１２
を介して供給される。ランダムライトにおけるセレクタ
６１２の制御はランダムリードと同様にバス制御回路６
１１が前記一部の仮想アドレスs2_a[23]〜s2_a[14]とs2
_a[4]〜s2_a[2]を用いて行う。

【００７０】前記ＲＡＭモードにおけるランダムアクセ
スは、仮想空間にマッピングされたＲＡＭ領域に対する
直接的なアクセスであるから、そのアクセスはＣＰＵバ
ス１１７とＣＰＵ２との間で行われることになる。デー
タキャッシュメモリ６は、ＲＡＭモードが設定されてい
る場合にも、ＲＡＭ領域以外のメモリアクセスに対して
はデータキャッシュメモリ６の半分の記憶領域を用いて
依然として上記キャッシュ動作を行うことができる。Ｒ
ＡＭ動作かキャッシュ動作かは、上記の説明に従えば、
図９のアンドゲートＡＮＤ１の出力に基づいて決定され
る。

【００７１】前記インデックスモード指定手段６３０
は、キャッシュラインを選択する仮想アドレスのビット
位置を切り換えることにより、キャッシュメモリを分割
して仮想アドレス空間に割り当てる。例えば図9に示さ
れるように、仮想アドレスの２５ビット目s2_a[25]と13
ビット目s2_a[13]をセレクタＳＥＬ２により選択する。
セレクタＳＥＬ２の出力は前記ＲＡＭモードを使用しな
い場合、仮想アドレスのs2_a[12]〜s2_a[5]と共にイン
デックスに用いられる。セレクタＳＥＬ２の選択動作は
制御信号６２１によって制御される。制御信号６２１は
制御レジスタ６２０の1ビットに応じた論理値とされ、
その1ビットはインデックスモードを指定するための制
御ビットである。インデックスモードが指定されると、
セレクタＳＥＬ２は、s2_a[25]を選択する。インデック
スモードが指定されていない場合には、s2_a[23]を選択
する。インデックスモードが指定されると、s2_a[25]が
インデックスに用いられるため、３２Ｍバイト毎にデー
タキャッシュメモリの上記側、下位側の使用に分かれる
ことになる。プログラムを３２Ｍバイト境界に配置する
ことにより、データキャッシュメモリを擬似的に２ウェ
イセットアソシアティブに扱うことができる。

【００７２】前記Ｉ／Ｏレジスタ領域判定手段６０６
は、共用ＴＬＢ４から供給される物理ページ番号がＩ／
Ｏレジスタ領域に割り当てられているページ番号に一致
するかを判定する。即ち、データプロセッサ１において
は、図１０に例示されるように、物理アドレス空間にお
ける0x1F00 0000〜0x1FFF FFFFはＩ／Ｏレジスタ領域に
割り当てられている。Ｉ／Ｏレジスタ領域とは、周辺モ
ジュール８に含まれるレジスタやデータキャッシュメモ
リ６に含まれる制御レジスタ６２０のようなレジスタ等
が割り当てられる領域を意味し、ＣＰＵ２の汎用レジス
タのようなレジスタや、データプロセッサが浮動小数点
ユニットを含む場合には浮動小数点レジスタのようなレ
ジスタを除外する意味である。このように、Ｉ／Ｏレジ
スタ領域とは、それがマッピングされたアドレスを指定
してアクセスされる性質のレジスタ領域である。Ｉ／Ｏ
レジスタ領域検出手段６０６は、共用ＴＬＢ４による連
想ヒットの結果出力される物理ページ番号の上位５ビッ
トが全ビット論理値“１”（0x1F）であるかを判定す
る。Ｉ／Ｏレジスタ空間へのアクセスであることが検出
されると、信号６２４によってそれがバス制御回路６１
１に与えられる。これによってバス制御回路６１１は、
前記データキャッシュメモリ６のキャッシュ動作（連想
検索動作）によるデータの入出力を抑止するとともに、
そのＩ／Ｏレジスタを直接アクセスするためのバス制御
を行う。このバス制御には、共用ＴＬＢ４を介してバス
制御回路６１１に与えられる物理アドレスを利用する。
このときも、図２で説明したアクセス権保護回路４０５
がＴＬＢエントリに含まれる保護情報（ＦＬＡＧに含ま
れる）を監視しているので、Ｉ／Ｏレジスタ空間に対し
ても記憶保護を行うことができる。このように、物理ア
ドレス空間（物理メモリ上のアドレス空間）に仮想アド
レス空間（仮想メモリ上のアドレス空間）からＩ／Ｏレ
ジスタ領域（Ｉ／Ｏレジスタ空間）をマッピングするこ
とにより、Ｉ／Ｏレジスタ空間に対しても記憶保護を行
うことができる。

【００７３】尚、セルフテストモードにおいてデータキ
ャッシュメモリ６には信号線１１９を介して書込みデー
タとアドレス信号が供給され、アドレス信号はセレクタ
６０４を介してインデックスデコーダ６０２に供給され
る。書込みデータはセレクタ６１２，６２２を介してデ
ータアレイ６０１及びアドレスアレイ６００に供給され
る。アドレスアレイ６００及びデータアレイ６０１から
の読み出しデータは専用の信号線１２７を介してセルフ
テスト回路９に与えられる。

【００７４】〔命令キャッシュメモリ〕図１１には命令
キャッシュメモリ７の一例が示される。命令キャッシュ
メモリ５は、その性質上、ライトバック／ライトスルー
の切換え機能、Ｉ／Ｏレジスタ領域に対する直接アクセ
ス機能を有していない点を除けば、基本的な構成はデー
タキャッシュメモリ６と殆ど同じである。ここでは、デ
ータキャッシュメモリ６との相違点を中心に説明する。

【００７５】命令キャッシュメモリ５は最大２５６個の
キャッシュラインを構成するためのメモリセルアレイを
有し、このメモリセルアレイはアドレスアレイ５００と
データアレイ５０１から構成される。一つのキャッシュ
ラインは、物理ページ番号によって構成されるキャッシ
ュタグ（アドレスタグ）ＣＴＡＧ、有効ビットＶ及びそ
れに対応される１６個の命令ＩＳＴを含む。キャッシュ
タグＣＴＡＧ及び有効ビットＶはアドレスアレイ５００
に、命令ＩＳＴはデータアレイ５０１に配置される。

【００７６】この命令キャッシュメモリ５は特に制限さ
れないが、ダイレクトマップとされる。キャッシュライ
ンの選択はインデックスデコーダ５０２が行う。インデ
ックスアドレスは制御回路５０３からセレクタ５０４を
介して供給される。制御回路５０３は信号線１１０から
供給される仮想アドレスと信号線１２５から供給される
物理ページ番号を各部に振り分ける制御を行うと共に、
ＲＡＭ領域判定制御手段５０５及びインデックスモード
指定手段５３０を備えている。

【００７７】インデックスされたキャッシュラインのキ
ャッシュタグは比較器５０７にて対応する物理ページ番
号と比較される。この物理ページ番号は信号線１２５を
介して命令ＴＬＢ３から供給される。キャッシュタグと
物理ページ番号が一致し、有効ビットＶが論理値“１”
のとき（キャッシュヒット）、比較器５０７から出力さ
れるキャッシュヒット信号５０８は論理値“１”にされ
る。ゲート５０９は前記キャッシュヒット信号５０８に
よってキャッシュヒットが通知されたとき、インデック
スされたキャッシュラインのデータを後段に通過させ
る。キャッシュヒットによってゲート５０９を通過され
たデータはその一部がセレクタ５１０によって選択さ
れ、バス制御回路５１１に与えられる。セレクタ５１０
は、オフセットアドレスの一部を利用して選択動作を行
う。そのようなオフセットアドレスの一部は制御回路５
０３で切り出され、信号線５２３を介して供給される。

【００７８】前記バス制御回路５１１は前記セレクタ５
１０の出力、ＣＰＵバス１１７、キャッシュデータバス
１２２、キャッシュアドレスバス１２１、信号線１１４
等に接続され、更に、キャッシュヒット信号５０８、信
号線５１６からの物理アドレス、ＣＰＵ２からのリード
信号及びライト信号５１５等が供給される。このバス制
御回路５１１は、セレクタ５１０から出力されるキャッ
シュヒットに係る読み出しデータを信号線１１４に出力
する制御、キャッシュミス時に外部メモリアクセスのた
めの物理アドレスをキャッシュアドレスバス１２１に出
力する制御、外部メモリからのデータをセレクタ５１２
を介して書込む（キャッシュフィル）制御、キャッシュ
フィルされたキャッシュラインのアドレス部にセレクタ
５２２を介してキャッシュタグＣＴＡＧを書込む制御な
どを行う。

【００７９】前記バス制御回路５１１による制御内容を
説明する。ＣＰＵ２からキャッシング可能な領域に命令
の読出し要求が発行されると、仮想アドレスの一部によ
って示されるインデックスアドレスによってキャッシュ
ラインが選択され、選択されたキャッシュラインからキ
ャッシュタグが読出される。読出されたキャッシュタグ
は、命令ＴＬＢ３から供給される物理ページ番号と比較
される。キャッシュタグが一致し、有効ビットＶが論理
値“１”の場合にはキャッシュヒットとされ、仮想アド
レスのオフセットの一部を利用してセレクタ５１０から
例えばロングワードのデータが出力される。読出された
データはバス制御回路５１１により信号線１１４を介し
てＣＰＵ２に与えられる。タグアドレスが不一致又は有
効ビットＶが論理値“０”の場合、キャッシュミスとさ
れ、バス制御回路５１１は、ミスに係る物理アドレスに
対応される外部メモリからキャッシュ１エントリ分のデ
ータをセレクタ５１２を経由して読み込む。このデータ
読み込み動作をキャッシュフィルと称する。キャッシュ
フィルによって必要なデータがデータアレイ５０１に格
納された後、そのキャッシュラインの有効ビットＶを論
理値“１”にして、セレクタ５２２を介してキャッシュ
タグＣＴＡＧを更新し、ＣＰＵ２に必要なデータが返さ
れる。ＣＰＵ２の命令フェッチに際して命令ライトはな
いため、キャッシュフィルに際して古いキャッシュエン
トリが命令キャッシュメモリ５から追い出されても、外
部メモリへの書き戻しは必要ない。

【００８０】命令キャッシュメモリ５も上記同様のＲＡ
Ｍモード及びインデックスモードを有する。ＲＡＭモー
ドが設定されると、データアレイ５０１の半分がＲＡＭ
としてランダムアクセス可能にされる。ＲＡＭモードに
おいてキャッシュエントリ０〜６３及び１２８〜１９１
はキャッシュメモリとして機能され、キャッシュエント
リ６４〜１２７及び１９２〜２５５までがランダムアク
セス可能にされる。ＲＡＭモード及びインデックスモー
ドは制御レジスタ５２０の所定の制御ビットが論理値
“１”にさることによって夫々独立に選択される。そう
でない場合はアドレスアレイ及びデータアレイ５０１は
全てキャッシュメモリとして利用される。

【００８１】命令キャッシュメモリ５のＲＡＭ領域は、
データプロセッサ１の仮想アドレス空間を示す図８に例
示される様に、0x7C00 0000〜0x7FFF FFFFにマッピング
されている。

【００８２】前記ＲＡＭ領域判定制御手段５０５は、Ｒ
ＡＭ領域に対するランダムアクセス動作とキャッシュメ
モリとしての動作とを切換え制御する。その論理は図９
と同様に構成出来るが、キャッシュラインの数がデータ
キャッシュメモリの半分であるためインデックス位置が
１ビット下位へずれる。動作モードの設定は制御レジス
タ５２０の１ビットによって決定され、当該ビットの値
は制御信号５２１によってＲＡＭ領域判定制御手段５０
５に与えられる。ＲＡＭモードが指定されたとき、仮想
アドレスの上位１６ビットが0x7Cの場合には、アドレス
アレイ５００及びデータアレイ５０１はエントリ６４〜
１２７及び１９２〜２５５の領域がインデックスの対象
とされる。それ以外のアドレスではエントリ０〜６３及
び１２８〜１９１の領域がインデックスの対象とされ
る。ＲＡＭモードにおいて、アクセスアドレスがＲＡＭ
領域であるなら、ゲート５０９及びバス制御回路５１１
はキャッシュヒット信号５０８をマスクし、セレクタ５
１０及びバス制御回路５１１はデータアレイ５０１から
３２ビット単位でのランダムリードを可能にする。

【００８３】前記ＲＡＭモードにおけるランダムアクセ
スは、仮想空間にマッピングされたＲＡＭ領域に対する
直接的なアクセスであるから、そのアクセスは信号線１
１４とＣＰＵ２との間で行われることになる。命令キャ
ッシュメモリ５はＲＡＭモードが設定されている場合に
も、ＲＡＭ領域以外のメモリアクセスに対しては命令キ
ャッシュメモリ５の半分の記憶領域を用いて、依然とし
て上記キャッシュ動作を行うことができる。

【００８４】前記インデックスモード指定手段５３０
は、キャッシュラインを選択する仮想アドレスのビット
位置を切り換えることにより、キャッシュメモリを分割
して仮想アドレス空間に割り当てる。その論理は図9と
同様に構成できるが、キャッシュラインの数がデータキ
ャッシュメモリの半分であるためインデックスの位置が
１ビット下位へずれる。

【００８５】インデックスモード選択動作は制御信号５
２１によって制御される。制御信号５２１は制御レジス
タ５２０の１ビットに応じた論理値とされ、その１ビッ
トはインデックスモードを指定するための制御ビットで
ある。インデックスモードが指定されると、仮想アドレ
スの２５ビット目がインデックスに用いられるため、３
２Ｍバイト毎に命令キャッシュメモリの上記側、下位側
の使用が別れることになる。プログラムを３２Ｍバイト
境界に配置することにより、命令キャッシュメモリを擬
似的に２ウェイセットアソシアティブに扱うことができ
る。

【００８６】尚、セルフテストモードにおいて命令キャ
ッシュメモリ５には信号線１１９を介して書込みデータ
とアドレス信号が供給され、アドレス信号はセレクタ５
０４を介してインデックスデコーダ５０２に供給され
る。書込みデータはセレクタ５１２，５２２を介してデ
ータアレイ５０１及びアドレスアレイ５００に供給され
る。アドレスアレイ５００及びデータアレイ５０１から
の読み出しデータは専用の信号線１２６を介してセルフ
テスト回路９に与えられる。

【００８７】〔セルフテスト回路〕図１２にはセルフテ
スト回路９のブロック図が示される。このセルフテスト
回路９は、テスト設定回路９００でテストデータを前記
命令ＴＬＢ３、共用ＴＬＢ４、命令キャッシュメモリ５
及びデータキャッシュメモリ６に書込み、書込んだデー
タを夫々、命令ＴＬＢ判定回路９０３、共用ＴＬＢ判定
回路９０４、命令キャッシュ判定回路９０５及びデータ
キャッシュ判定回路９０６に供給する。それぞれの判定
回路９０３〜９０６は例えば対応する書込みデータと読
み出しデータとの一致を判定する。判定結果は結果レジ
スタ９０７に保持され、バス制御回路９０８を介してＣ
ＰＵ２によってリード可能にされる。

【００８８】上記セルフテストの起動はＣＰＵ２からの
信号１１２によって起動判定回路９０９が判定する。セ
ルフテストの起動が指示されると、起動判定回路９０９
はステートマシン９１０を起動してテスト動作のための
制御サイクルを順次繰り返す。テスト制御回路９００は
その制御サイクルに同期して、命令ＴＬＢ３、共用ＴＬ
Ｂ４、命令キャッシュメモリ５及びデータキャッシュメ
モリ６への書込みサイクルと読出しサイクルを起動し、
命令ＴＬＢ判定回路９０３、共用ＴＬＢ判定回路９０
４、命令キャッシュ判定回路９０５及びデータキャッシ
ュ判定回路９０６の判定動作を制御する。１回の判定結
果がＣＰＵ２に読み込まれた後、更新回路９１１によっ
て結果レジスタ９０７が初期値に更新され、それら動作
が最後まで繰り返される。セルフテストの完了はステー
トマシン９１０の出力に基づいてテスト完了判定回路９
１２が判定し、その結果を信号１１３にてＣＰＵ２に返
す。テスト設定回路９００に対する書込みデータや書込
みアドレスなどのテスト条件の設定は、信号１１２を介
して制御されるレジスタ設定回路９１３が行う。

【００８９】〔データ処理システム〕図１３には上記デ
ータプロセッサ１を適用したデータ処理システムの一例
が示される。同図において１は上記データプロセッサ、
１１はダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）、１２はＤＲＡＭ１１に対するアドレスマルチ
プレクス制御やリフレッシュ制御を行うＤＲＡＭ制御
部、１３はＳＲＡＭである。ＳＲＡＭ１３はデータプロ
セッサ１の作業領域やデータの一時記憶領域などに利用
される。１４はデータプロセッサ１のＯＳ（Operating
System）などを保有するＲＯＭである。１５は周辺装置
制御部であり、代表的に示された外部記憶装置１６及び
キーボード１７が接続されている。１８はフレームバッ
ファ１９や図示しない描画及び表示制御論理回路を備え
た表示コントローラであり、ディスプレイ２０に対する
描画制御と表示制御を行う。２１は電源回路、２２は代
表的に示されたバスである。

【００９０】前記ＤＲＡＭ１１、ＳＲＡＭ１３及びＲＯ
Ｍ１４などはデータプロセッサ１の外部メモリを構成
し、外部記憶装置１６は外部メモリの二次記憶として利
用される。アドレス変換テーブルは例えばＳＲＡＭ又は
ＤＲＡＭに形成される。

【００９１】〔データプロセッサの優位性〕以上説明し
たデータプロセッサ１によれば、アドレス変換バッファ
（ＴＬＢ）３，４をデータ用と命令用に分け、データ用
のアドレス変換バッファ４には命令用のアドレス変換情
報も格納させ、命令用のアドレス変換バッファ３で変換
ミスを生じたときは、新たなアドレス変換情報をデータ
用のアドレス変換バッファ４から取り込む。したがっ
て、命令用のアドレス変換バッファ３で変換ミスを生じ
たときは、新たなアドレス変換情報をデータ用のアドレ
ス変換バッファ４から取り込むので、変換ミスの度に毎
回外部のアドレス変換テーブルからアドレス変換情報を
取得する場合に比べて、アドレス変換動作の高速化を実
現できる。これによってメモリアクセスの高速化を達成
することができる。

【００９２】キャッシュメモリ５，６の一部の領域だけ
を選択的にランダム・アクセス・メモリとして動作させ
ることができる。これによれば、データキャッシュメモ
リ６及び命令キャッシュメモリ５のＲＡＭ領域はランダ
ムアクセスされ、双方のキャッシュメモリ５，６の残り
の領域では連想検索が行われるキャッシュメモリとして
動作されるから、特にアクセスの高速化を必要とする所
望の命令やデータを常にキャッシュメモリ５，６に留ま
らせることと、最近用いた命令及びデータをキャッシュ
メモリ５，６に留まらせておくととの双方を満足でき、
データ処理速度の向上に寄与することができる。

【００９３】キャッシュメモリ５，６のラインを選択す
るためのインデックスアドレスを切り換えることができ
る。これにより、キャッシュメモリのラインの選択に仮
想アドレスのより上位側のビットを選択的に用いること
ができるため、擬似的にダイレクトマップのキャッシュ
メモリをセットアソシアティブのキャッシュメモリとし
て扱うことができ、データ処理速度の向上に寄与するこ
とができる。

【００９４】物理アドレス空間に仮想アドレス空間から
Ｉ／Ｏレジスタ領域をマッピングする。このとき、ＴＬ
Ｂエントリはページに対するアクセス権を規定する保護
情報を有し、アクセス権判定回路４０５は連想ヒットに
係る変換情報の保護情報に基づいて当該ページに対する
アクセス権を判定する。したがって、Ｉ／Ｏレジスタ空
間に対しても記憶保護を行うことができる。

【００９５】共用ＴＬＢ４のエントリは、前記データキ
ャッシュメモリ６に対してライトスルー又はライトバッ
クの何れを採用するかを規定するためのキャッシュライ
トモードビットＷＴを有し、キャッシュライト制御回路
６１４がページ単位でキャッシュライトモードビットＷ
Ｔを参照してキャッシュライトの制御形態を決定する。
ライトスルーモードの場合には、キャッシュメモリと外
部メモリの内容は常に一致されるが、外部メモリアクセ
スが多くなる。ライトバックモードにおいては外部メモ
リアクセスは少なくなるが、キャッシュメモリと外部メ
モリとの内容が不一致にされる期間が存在し、複数のキ
ャッシュメモリが外部メモリを共有する場合にはキャッ
シュメモリと外部メモリとの一貫性を保つことができな
くなることがある。ページ単位でライトスルーモード又
はライトバックモードを選択可能であるから、キャッシ
ュメモリと外部メモリの一貫性とアクセス速度との関係
を、システム構成やプロセスの内容に応じて最適化する
ことが可能になる。

【００９６】したがって、上記データプロセッサ１を適
用したデータ処理システムは、データ処理効率を向上さ
せることができる。また、キャッシュメモリの利用形態
等の点において、要求の異なった種々のシステムに適応
することができる。

【００９７】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００９８】例えば、命令ＴＬＢや共用ＴＬＢはダイレ
クトマップ或いはセット・アソシアティブ形式で構成す
ることも可能である。データキャッシュメモリや命令キ
ャッシュメモリについても、セット・アソシアティブ形
式を採用することが可能である。また、命令ＴＬＢ等に
接続されるセルフテストのためのデータパスは専用化し
なくてもよく、ゲート制御等によって兼用化することも
可能である。また、データプロセッサは浮動小数点ユニ
ットなどの別の回路モジュールを備えることも可能であ
る。

【００９９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１００】すなわち、命令用のアドレス変換バッファ
でに変換ミスを生じたときは、新たなアドレス変換情報
をデータ用のアドレス変換バッファから取り込むので、
変換ミスの度に毎回外部のアドレス変換テーブルからア
ドレス変換情報を取得する場合に比べて、アドレス変換
動作の高速化を実現出来る。これによってメモリアクセ
スの高速化を達成することが可能になる。

【０１０１】データキャッシュメモリや命令キャッシュ
メモリは、その一部の記憶領域をランダムアクセス可能
にし、残りの記憶領域では連想検索によるキャッシュメ
モリ動作を可能にするから、特にアクセスの高速化を必
要とする所望の命令やデータを常にキャッシュメモリに
留まらせることと、最近用いた命令及びデータをキャッ
シュメモリに留まらせておくととの双方を満足でき、デ
ータ処理速度の向上に寄与することができる。

【０１０２】データキャッシュメモリや命令キャッシュ
メモリはインデックスアドレスの指定ビットを切り換え
ることができるため、大きなアドレス空間毎にキャッシ
ュメモリを分割して使うことが可能になり、データ処理
速度の向上に寄与することができる。

【０１０３】物理アドレス空間に仮想アドレス空間から
Ｉ／Ｏレジスタ領域をマッピングすることにより、Ｉ／
Ｏレジスタ空間に対しても記憶保護を行うことができ
る。

【０１０４】ページ単位でライトスルーモードとライト
バックモードを選択可能であるから、キャッシュメモリ
と外部メモリの一貫性とアクセス速度との関係を、シス
テム構成やプロセスの内容に応じて最適化することが可
能になる。

【図面の簡単な説明】

【図１】本発明の一例に係るデータプロセッサのブロッ
ク図である。

【図２】共用ＴＬＢの一例を示すブロック図である。

【図３】ページサイズの説明図である。

【図４】命令ＴＬＢの一例を示すブロック図である。

【図５】命令アクセスにおけるアドレス変換処理の手順
を示すフローチャートである。

【図６】ＴＬＢミスに対する例外処理の概略を示すフロ
ーチャートである。

【図７】データキャッシュメモリの一例を示すブロック
図である。

【図８】仮想アドレス空間のアドレスマップである。

【図９】ＲＡＭ領域判定制御手段及びインデックスモー
ド指定手段の一例を示すブロック図である。

【図１０】物理アドレス空間のアドレスマップである。

【図１１】命令キャッシュメモリの一例を示すブロック
図である。

【図１２】セルフテスト回路の一例を示すブロック図で
ある。

【図１３】図１のデータプロセッサを適用したデータ処
理システムの一例を示すブロック図である。

【符号の説明】

１データプロセッサ２ＣＰＵ３命令ＴＬＢ１１ＤＲＡＭ１３ＳＲＡＭ１４ＲＯＭ１６外部記憶装置３００アドレスアレイ３０１データアレイ３０２Ａ〜３０２Ｄ比較器３０５アクセス権判定回路３２０検索リード制御回路４共用ＴＬＢ４００アドレスアレイ４０１データアレイ４０２Ａ〜４０２Ｄ比較器４０６ＴＬＢミス判定回路４０５アクセス権判定回路５命令キャッシュメモリ５００データアレイ５０１アドレスアレイ５０５ＲＡＭ領域判定制御手段５１１バス制御回路６データキャッシュメモリ６００データアレイ６０１アドレスアレイ６０５ＲＡＭ領域判定制御手段６０６Ｉ／Ｏレジスタ領域検出手段６１１バス制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者成田進東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者伊藤雅之東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者戸田誠東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者内山邦男東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】中央処理装置と、前記中央処理装置が出力する仮想アドレスを物理アドレ
スに変換するためのアドレス変換情報の一部が格納さ
れ、前記仮想アドレスに応ずる物理アドレスをアドレス
変換情報から連想検索する第1のアドレス変換バッファ
と、第1のアドレス変換バッファが保有するアドレス変換情
報の内の命令アドレスに関するアドレス変換情報を格納
し、命令フェッチに際して前記中央処理装置が出力する
仮想アドレスに応ずる物理アドレスをアドレス変換情報
から連想検索し、連想検索の結果が検索ミスであると
き、当該検索ミスに係る仮想アドレスによって前記第1
のアドレス変換バッファを連想検索させ、この連想検索
によって検索されたアドレス変換情報を取得する第2の
アドレス変換バッファと、を含んで成るものであること
を特徴とするデータプロセッサ。
【請求項２】中央処理装置と、前記中央処理装置が取扱う仮想アドレスを物理アドレス
に変換するためのアドレス変換情報の一部が格納され、
中央処理装置が出力する仮想ページ番号に応ずる物理ペ
ージ番号をアドレス変換情報から連想検索する第1のア
ドレス変換バッファと、第1のアドレス変換バッファが保有するアドレス変換情
報の内の命令アドレスに関するアドレス変換情報を格納
し、命令フェッチに際して前記中央処理装置が出力する
仮想ページ番号に応ずる物理ページ番号をアドレス変換
情報から連想検索する第２のアドレス変換バッファと、前記第２のアドレス変換バッファによる連想検索の結果
が検索ミスであるとき、当該検索ミスに係る仮想ページ
番号によって前記第1のアドレス変換バッファを連想検
索させ、この連想検索によって検索されたアドレス変換
情報を前記第２のアドレス変換バッファに与えるバッフ
ァ制御手段と、を含んで成るものであることを特徴とす
るデータプロセッサ。
【請求項３】前記第２のアドレス変換バッファによる
連想検索の結果が検索ミスであって、当該検索ミスに係
る仮想ページ番号による前記第1のアドレス変換バッフ
ァの連想検索の結果が検索ミスであるとき、前記中央処
理装置は例外処理によって前記検索ミスに係る仮想ペー
ジ番号を含むアドレス変換情報を前記第1のアドレス変
換バッファに書込み制御するものであることを特徴とす
る請求項２記載のデータプロセッサ。
【請求項４】物理ページ番号に対応させてデータのキ
ャッシュエントリが格納され、前記第１のアドレス変換
バッファによって連想検索された物理ページ番号が供給
され、これに対応されるキャッシュエントリを連想検索
するデータキャッシュメモリを更に含んで成るものであ
ることを特徴とする請求項2記載のデータプロセッサ。
【請求項５】前記データキャッシュメモリの一部は仮
想アドレスによって規定される所定の領域にマッピング
され、前記所定の領域へのアクセスを検出して前記デー
タキャッシュメモリをランダムアクセス動作させる第1
のＲＡＭ領域判定制御手段を更に備えて成るものである
ことを特徴とする請求項４記載のデータプロセッサ。
【請求項６】物理ページ番号に対応させて命令のキャ
ッシュエントリが格納され、前記第２のアドレス変換バ
ッファによって連想検索された物理ページ番号が供給さ
れ、これに対応されるキャッシュエントリを連想検索す
る命令キャッシュメモリを更に含んで成るものであるこ
とを特徴とする請求項２記載のデータプロセッサ。
【請求項７】前記命令キャッシュメモリの一部は仮想
アドレスによって規定される所定の領域にマッピングさ
れ、前記所定の領域へのアクセスを検出して前記命令キ
ャッシュメモリをランダムアクセス動作させる第２のＲ
ＡＭ領域判定制御手段を更に備えて成るものであること
を特徴とする請求項６記載のデータプロセッサ。
【請求項８】前記第１のアドレス変換バッファに格納
される変換情報はページに対するアクセス権を規定する
保護情報を有し、連想ヒットに係る変換情報の保護情報
に基づいて当該ページに対するアクセス権を判定するア
クセス保護手段を更に備えて成るものであることを特徴
とする請求項４記載のデータプロセッサ。
【請求項９】前記第1のアドレス変換バッファによる
連想検索による連想ヒットによって出力される物理ペー
ジ番号を入力し、入力した物理ページ番号がデータプロ
セッサ内部のＩ／Ｏレジスタ空間に割り当てられた物理
ページに一致するかを判定し、一致検出によって前記デ
ータキャッシュメモリの連想検索動作を抑止すると共
に、Ｉ／Ｏレジスタを直接アクセスさせる検出手段を更
に備えて成るものであることを特徴とする請求項８記載
のデータプロセッサ。
【請求項１０】前記第１のアドレス変換バッファに格
納される変換情報は、前記データキャッシュメモリに対
する書込み制御形態としてライトスルー又はライトバッ
クの何れを採用するかを規定するためのキャッシュライ
トモード規定情報を有し、連想ヒットに係る変換情報に
含まれる前記キャッシュライトモード情報に基づいて当
該ページに対するキャッシュライトの形態を制御するキ
ャッシュライト制御手段を更に備えて成るものであるこ
とを特徴とする請求項４記載のデータプロセッサ。
【請求項１１】第1のインデックスモード指定回路を
更に含み、前記第1のインデックスモード指定回路は、
前記仮想アドレスの特定ビットと、当該特定ビットより
も上位のビットとを切り換えて前記データキャッシュメ
モリに供給するものであることを特徴とする請求項4又
は５記載のデータプロセッサ。
【請求項１２】第２のインデックスモード指定回路を
更に含み、前記第２のインデックスモード指定回路は、
前記仮想アドレスの特定ビットと、当該特定ビットより
も上位のビットとを切り換えて前記命令キャッシュメモ
リに供給するものであることを特徴とする請求項６又は
７記載のデータプロセッサ。
【請求項１３】中央処理装置と、キャッシュメモリと、前記中央処理装置が出力する仮想アドレスの特定ビット
と、当該特定ビットよりも上位のビットとを切り換え、
前記キャッシュメモリにおける格納先のキャッシュエン
トリを選択する選択回路と、を含んで成るものであるこ
とを特徴とするデータプロセッサ。
【請求項１４】前記キャッシュメモリは、物理ページ
番号に対応させてデータのキャッシュエントリが格納さ
れ、アドレス変換バッファによって連想検索された物理
ページ番号が供給され、これに対応されるキャッシュエ
ントリを連想検索するデータキャッシュメモリであるこ
とを特徴とする請求項１３記載のデータプロセッサ。
【請求項１５】前記キャッシュメモリは、物理ページ
番号に対応させて命令のキャッシュエントリが格納さ
れ、アドレス変換バッファによって連想検索された物理
ページ番号が供給され、これに対応されるキャッシュエ
ントリを連想検索する命令キャッシュメモリであること
を特徴とする請求項１３記載のデータプロセッサ。
【請求項１６】前記第1のアドレス変換バッファの容
量は第２アドレス変換バッファの容量より大きいもので
あることを特徴とする請求項１乃至１２の何れか１項記
載のデータプロセッサ。
【請求項１７】データプロセッサと、前記データプロ
セッサに接続された外部メモリとを含むデータ処理シス
テムであって、前記データプロセッサは、中央処理装置と、前記中央処理装置が取り扱う仮想アドレスを物理アドレ
スに変換するためのアドレス変換情報の一部が格納さ
れ、中央処理装置が出力する仮想ページ番号に応ずる物
理ページ番号をアドレス変換情報から連想検索する第１
のアドレス変換バッファと、前記第１のアドレス変換バッファが保有するアドレス変
換情報の内の命令アドレスに関するアドレス変換情報を
格納し、命令フェッチに際して前記中央処理装置が出力
する仮想ページ番号に応ずる物理ページ番号をアドレス
変換情報から連想検索し、連想検索の結果が検索ミスで
あるとき、当該検索ミスに係る仮想ページ番号によって
前記第１のアドレス変換バッファを連想検索させ、この
連想検索によって検索されたアドレス変換情報を取得す
る第２のアドレス変換バッファと、を含んで成るもので
あることを特徴とするデータ処理システム。
【請求項１８】前記外部メモリは前記仮想アドレスを
前記物理アドレスに変換するためのアドレス変換情報を
格納し、前記アドレス変換情報の内最近利用された一部
のものが前記データプロセッサのオペレーティングシス
テムの制御により、前記外部メモリから前記第１又は第
２のアドレス変換バッファに格納されるものであること
を特徴とする請求項１７記載のデータ処理システム。
【請求項１９】前記データキャッシュメモリの検索結
果がリードミスの場合、ミスに係るデータを含む１キャ
ッシュライン分の情報が前記外部メモリから読み出され
て前記データキャッシュメモリに格納されるものである
ことを特徴とする請求項１７記載のデータ処理システ
ム。
【請求項２０】前記命令キャッシュメモリの検索結果
がリードミスの場合、ミスに係る命令を含む１キャッシ
ュライン分の情報が前記外部メモリから読み出されて前
記命令キャッシュメモリに格納されるものであることを
特徴とする請求項１７記載のデータ処理システム。