JP3278748B2 - メモリ空間を節約する方法および装置 - Google Patents

メモリ空間を節約する方法および装置

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    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/65—Details of virtual memory and virtual address translation
    • G06F2212/652—Page size control

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、変換索引バッファの空
間を節約する方法および装置に関し、更に詳しくは、中
央処理装置（ＣＰＵ）における変換索引バッファの性能
を損なうことなくメモリ空間を節約する方法および装置
に関する。
【０００２】
【従来の技術】高速中央処理装置が、主コンピュータ・
メモリの他にキャッシュ・メモリを有していることは極
めて一般的である。キャッシュ・メモリは、主コンピュ
ータ・メモリに較べて小さいが、それよりもはるかに高
速で、プロセッサと主メモリとの間に設けられている。
ソフトウェア・プログラムの実行中、キャッシュ・メモ
リは、最も頻繁に使用される命令とデータを記憶する。
プロセッサが、メモリから情報をアクセスする必要があ
る度に、プロセッサは、主コンピュータ・メモリをアク
セスする前に、まずキャッシュを調べる。プロセッサ
が、キャッシュ中に命令またはデータを見い出すことが
できず、それより遅い主メモリをアクセスすることが要
求される場合には、キャッシュ・ミスが起きる。このよ
うに、キャッシュ・メモリはプロセッサの平均メモリ・
アクセス時間を低減する。キャッシュ・メモリに関する
他の情報については、1982年９月のコンピューティング
・サーベイ，Vol.14,No 3 におけるアラン ジェイ．ス
ミスによるキャッシュ・メモリに関する論文を参照され
たい。
【０００３】仮想アドレス方式により、システムのフレ
キシビリティとキャパビリティが向上する。たとえば、
仮想アドレス方式によれば、ソフトウェアが作動する仮
想アドレス空間を供給することにより、ソフトウェアを
物理的アドレス方式から切離す他、より大きいアドレス
空間を得ることができる。仮想アドレス方式を実現する
には、仮想アドレスを物理アドレスに翻訳するメカニズ
ムが必要である。多くのＣＰＵは、仮想アドレスを物理
的メモリ・アドレスに翻訳する翻訳プログラムと、最新
の仮想−物理アドレス対をキャッシュする変換索引バッ
ファ（ＴＬＢ）とを含んでいる。ＴＬＢはなくてはなら
ないものである。なぜならば、これは、翻訳対が既に存
在している場合マッピング・プロセスをスキップするこ
とによって主メモリにより速くアクセスさせることがで
きるからである。
【０００４】キャッシュの動作は、通常ＣＰＵからの仮
想アドレスと適当な制御信号の到着とともに開始する。
仮想アドレスは、ＴＬＢとキャッシュ・メモリの両方に
送られる。ＴＬＢは、仮想ページ・ナンバを受けとり、
それを用いて１組のエレメントを選択し、その後、それ
は仮想アドレスに照合するため関連的に探索される。一
致している場合、対応する物理アドレスは比較器に送ら
れ、キャッシュにデータがあるかどうかを決定する。
【０００５】ＴＬＢが、翻訳に必要とされる仮想−物理
アドレス対を含んでいない場合、アドレス翻訳プログラ
ムが要求される。翻訳プログラムは、そのプロセスに関
するセグメントおよびページ・テーブルへのエントリと
して、仮想アドレスの高次ビットを使用し、その後アド
レス対をＴＬＢに戻し、現在のＴＬＢエントリに取って
代わる。上記テーブルはキャッシュまたは主メモリのい
ずれかにある。
【０００６】ＴＬＢエントリは多くのフィールドを含ん
でいる。翻訳のため提供された仮想アドレスは、ＴＬＢ
の仮想アドレス・タグ・フィールドと照合され、適切な
エントリが見つかったことを確かめる。仮想アドレス・
タグ・フィールドは、アドレス空間識別子（ＡＳＩＤ）
を含んでいるので、１つ以上のプロセスに関するエント
リが同時にＴＬＢに存在することができる。ＩＢＭ３７
０のようなマシンでは、保護フィールドが設けられ、ア
クセスが許可されることを保証するようチェックされ
る。
【０００７】また、ＴＬＢには、ＴＬＢにおける所定の
エントリがバリドであるかどうかを示すビットがある。
このビットはバリド・ビットと呼ばれている。各エント
リがＴＬＢに入ると、エントリの対応するバリド・ビッ
トがセットされる。ＴＬＢ比較機能において、バリド・
ビットの状態がリセットされると、そのエントリに関し
て比較は行なわれない。バリド・ビットがセットされる
と、比較機能を進めることができる。いくつかのＴＬＢ
設計では、比較されるべき仮想アドレス・タグにおける
仮想アドレスの長さを示すよう割当てられたビットがあ
るので、それぞれの長さは異なった機能を表すことがで
きる。
【０００８】
【発明が解決しようとする課題】いくつかのＴＬＢは内
容アドレス記憶装置（ＣＡＭ）であるので、それらの大
きさは、一般に、それらのランダム・アクセス・メモリ
（ＲＡＭ）の４倍である。これは、“保持”機能の代り
に“比較”機能を動作するトランジスタにおけるビルト
イン連想数理論理学によるものである。したがって、そ
の性能に何のインパクトも与えることなく、ＴＬＢ Ｃ
ＡＭの空間を節約することが強く望まれている。本発明
の目的は、その性能を損なうことなく、ＴＬＢ ＣＡＭ
の空間を節約する方法および装置を提供することであ
る。
【０００９】
【課題を解決するための手段】本発明は、キャッシュ・
メモリ装置、特に変換索引バッファ（ＴＬＢ）のために
バッファにおける空間を節約する方法および装置を提供
する。本発明の方法および装置では、メモリ空間は、レ
ベル・ビットの１つにバリド・ビットを入れることによ
りＴＬＢに保存される。ここに開示された発明は、非常
に有効であり、またＣＡＭビットの大きさは、ＣＡＭ回
路の連想数理論理構造によりランダム・アクセス・メモ
リ（ＲＡＭ）ビットの約４倍であるので、メモリ保存は
一層重要となる。
【００１０】
【実施例】以下、添付の図面に基いて、本発明の実施例
に関し説明する。キャッシュ・メモリのＴＬＢにおける
空間を節約する方法および装置について開示する。以下
の説明で、本発明の理解を助けるため様々な詳細な記載
が示されているが、本発明はこれら記載に限定されない
ことは当業者には明白であろう。また、周知の回路や構
造については、本発明を不明瞭にしないよう詳細な記載
は省略する。
【００１１】図１は、プロセッサにおけるメモリ管理装
置（ＭＭＵ）１のブロック図である。ＭＭＵは、命令キ
ャッシュ２、データ・キャッシュ３、整数装置４および
他の制御論理装置（図示せず）に接続している。プロセ
ッサ構造に関する他の情報については、ヘネシー，ジェ
イ．エル．，パターソン，ディ．エイ．によるコンピュ
ータ・アーキテクチャ；量的アプローチ（モーガン カ
フマン，サン マテオ，ＣＡ，1990）を参照されたい。
【００１２】ＭＭＵ１は、４つの主な機能を有してい
る。第１の機能は、実行している各プロセスの仮想メモ
リをメモリの物理アドレスに翻訳することである。本実
施例では、ＭＭＵは、図２に示すように変換索引バッフ
ァ（ＴＬＢ）５を用いることにより３２−ビットの仮想
アドレス１２，１３を３１−ビットの物理アドレスに翻
訳する。物理アドレスの３つの高次ビットは、８つの異
なるアドレス空間へのメモリ・マッピングを支援するよ
う保持される。ＭＭＵは６４個の文脈の利用を支援す
る。第２の機能は、プロセスが他のプロセスのアドレス
空間に書込んだりまたここから読出したりできないよう
に、ＭＭＵがメモリを保護することである。ページ保護
と利用情報は十分に支援される。第３の機能は、ＭＭＵ
が仮想メモリを実現することである。ページ・テーブル
は、主メモリ１８に保持されている。ＴＬＢ５にミスが
生じると、テーブル・ウォーク（table walk）はハード
ウェアで操作され、新しい仮想−物理アドレス変換が翻
訳プログラム６によりＴＬＢ５にロードされる。最後
に、ＭＭＵは、Ｉ／Ｏ、データ・キャッシュ３、命令キ
ャッシュ２間でのアービタレーション機能を行ない、Ｔ
ＬＢはメモリ１８を参照する。
【００１３】以下の説明では、仮想アドレスと物理アド
レスを示すのに語句ＶＡおよびＰＡを用いている。ＴＬ
Ｂ５は、ページ・ディスクリプタの３２エントリ完全連
想キャッシュである。これは、仮想対物理アドレス変換
および関連ページ保護と利用情報をキャッシュする。擬
似乱数置換アルゴリズムは、必要な場合、３２エントリ
のいずれを置換すべきかを決定する。
【００１４】擬似乱数置換方式は、代表的には次のよう
に動作する。ＴＬＢ置換制御レジスタ（ＴＲＣＲ）７に
は５ビット・モジュロ３２カウンタがある。ＴＲＣＲ７
は、ＴＬＢ５のエントリの１つをアドレスするため、中
央処理装置（ＣＰＵ）の各クロック・サイクルにおい
て、１つずつインクリメントされる。ＴＬＢのミスが起
きた場合、カウンタの値を用いて、置換されるべきＴＬ
Ｂエントリをアドレスする。リセットと同時に、カウン
タはゼロに初期化される。更に、ＴＲＣＲ７には、計数
機能をディスエーブルするのに使用される１ビットがあ
る。
【００１５】図３は、ＴＬＢの１つのエントリにおける
フィールドを示している。フィールドは仮想アドレス・
タグ８、文脈タグ９、ページ・テーブルエントリ（ＰＴ
Ｅ）レベル・フィールド１０、ページ・テーブル・フィ
ールド１１を含んでいる。図３に示すように、２０−ビ
ットの仮想アドレス・タグ８は、ページ・テーブルエン
トリ（ＰＴＥ）とＩ／Ｏページ・テーブルエントリ（Ｉ
／ＯＰＴＥ）（後述する）を参照する際に使用される仮
想アドレス（ＶＡ［３１：１２］）の最上位２０ビット
を表わしている。ＴＬＢエントリには、キャッシュ・メ
モリ１９の１ページにおけるバイトを選択する仮想アド
レスＶＡ［１１：０］は含まれていない。ＶＡタグ・フ
ィールドのアドレスは、２０ビットＰＡ［２７：０８］
でページ・テーブル・ポインタ（ＰＴＰ）を参照する場
合には物理アドレスである。
【００１６】３−ビットのレベル・フィールド１０は、
領域およびセグメントＰＴＥの適切な仮想タグ照合をエ
ネーブルするのに使用される。Ｉ／ＯＰＴＥおよびＰＴ
Ｐは、以下の表に示すように索引１，２，３を使用する
ため、このフィールド集合を有している。最上位ビット
１５も、ＴＬＢバリド・ビットとして作用する。なぜな
らば、それはいずれかのバリドＰＴＥ、Ｉ／ＯＰＴＥま
たはＰＴＰに関してエネーブルされるからである。次の
表は、レベル・フィールドを定義する。 レベル・フィールド 仮想タグ照合基準 ０００ 無 １００ 索引１（ＶＡ［３１：２４］） １１０ 索引１，２（ＶＡ［３１：１８］） １１１ 索引１，２，３（ＶＡ［３１：１２］）
【００１７】図３において、スーパーバイザ（Ｓ）ビッ
ト１６は、ページがスーパーバイザ・レベルであること
を示している文脈フィールドの照合をディスエーブルす
るのに使用される。ページ・テーブル・ポインタ（ＰＴ
Ｐ）ビット１７は、ＰＴＰがＴＬＢのこのエントリにあ
ることを示している。
【００１８】ページ・テーブル・フィールドは、a)ペー
ジ・テーブルエントリ（ＰＴＥ）、b)ページ・テーブル
・ポインタ（ＰＴＰ）、またはc)Ｉ／Ｏページ・テーブ
ルエントリ（Ｉ／ＯＰＴＥ）のいずれかである。ＰＴＥ
は、ページの物理アドレスおよびそのアクセス許可の両
方を定義する。ＰＴＰは、ページ・テーブルの物理アド
レスを含み、かつ文脈テーブル、レベル１ページ・テー
ブル、またはレベル２ページ・テーブルにおいて見い出
される。ページ・テーブル・ポインタは、テーブル・ウ
ォーク中にＴＬＢに配置され、ナチュラル置換によって
（テーブル・ウォーク中に）、または全ＴＬＢをフラッ
シュすることにより、ＴＬＢから取り除かれる。Ｉ／Ｏ
ＰＴＥは、ページの物理アドレスおよびそのアクセス許
可の両方を定義する。
【００１９】図２において、６−ビットの文脈タグ９
は、ＰＴＥを参照する場合、メモリ管理ソフトウェアに
より文脈レジスタ（ＣＸＲ）１４の値から書込まれる。
文脈タグ９と仮想アドレス・タグ８は、ＴＬＢヒットを
得るためＣＸＲ１４と仮想アドレスＶＡ［３１：１２］
を照合しなければならない。文脈フィールドは、ＰＴＰ
を参照する場合、物理アドレスＰＡ［０７：０２］を含
んでいる。このフィールドは、Ｉ／ＯＰＴＥを参照する
場合には使用されない。ＭＭＵ１により翻訳されるべき
仮想アドレス１２は、ＴＬＢ５の各エントリと比較され
る。ＴＬＢの検索中、レベル・フィールド１０の値は、
上記照合基準の表にしたがってＴＬＢ仮想タグを照合す
るのに、どの索引フィールドが必要とされるかを指定す
る。レベル・ビットは、仮想ページの大きさを示すだけ
でなく、仮想タグのどの部分が、比較に関係しているか
を示す。
【００２０】本発明の原理によれば、レベル・ビット１
０の１つは、ＴＬＢのエントリがバリドであるかどうか
を示すバリド・ビットとして機能する。本実施例では、
最上位ビットＬ１ １５は、各バリド・エントリに関し
てエネーブルされる。Ｌ１ビットの状態がエネーブルさ
れない場合、そのエントリはバリドではないので比較は
行なわれない。それがエネーブルされる場合、照合され
るべき長さは、仮想タグ照合基準により決定されなけれ
ばならない。エネーブルされたＬ１ビットに関し、索引
１が呼び出され、ＶＡ［３１：２４］が比較される。エ
ネーブルされたＬ１，Ｌ２ビットに関し、ＶＡ［３１：
１８］が比較される。エネーブルされたＬ１，Ｌ２，Ｌ
３ビットに関し、ＶＡ［３１：１２］が比較される。し
たがって、ＴＬＢのバリドエントリに関し、Ｌ１ビット
がエネーブルされる。残りのレベル・ビットは、仮想タ
グ照合基準にしたがってエネーブルされる。ＶＡ［３
１：２４］の仮想タグに関してはどれもエネーブルされ
ず、レベル・フィールドは“１００”にセットされる。
Ｌ２ビットは、ＶＡ［３１：１８］の仮想タグに関して
エネーブルされ、レベル・フィールドは“１１０”にセ
ットされる。最後に、Ｌ２，Ｌ３ビットは、ＶＡ［３
１：１２］の仮想タグに関してエネーブルされ、レベル
・フィールドは“１１１”にセットされる。プロセッサ
から仮想アドレスが到着すると、Ｌ１ビットは、まずバ
リディティに関してチェックされる。Ｌ１ビットがセッ
トされると、残りのレベル・ビットの状態にしたがっ
て、比較されるべきタグの長さが決定される。
【００２１】
【発明の効果】本発明を適用すると、バリド・ビットを
Ｌ１レベル・ビットに入れることにより、ＣＡＭ ＴＬ
Ｂにおけるバリド・ビットの必要はなくなり、しかもＴ
ＬＢの性能を損なうことはない。
【図面の簡単な説明】
【図１】 プロセッサのメモリ管理装置のブロック図を
示している。
【図２】 本発明のＴＬＢおよびキャッシュ・メモリの
ブロック図を示している。
【図３】 本発明のＴＬＢにおけるエントリのフィール
ドを示している。
【符号の説明】
１ メモリ管理装置（ＭＭＵ） ２ 命令キャッシュ ３ データ・キャッシュ ４ 整数装置 ５ 変換索引バッファ（ＴＬＢ） ６ 翻訳装置 ７ ＴＬＢ置換制御レジスタ（ＴＲＣＲ） ８ 仮想アドレス・タグ（ＣＡＭ） ９ 文脈タグ（ＣＡＭ） １０ ページ・テーブル・エントリ（ＰＴＥ）レベル・
フィールド １１ ページ・テーブル・フィールド １２ 仮想アドレス １３ 〃 １４ 文脈レジスタ（ＣＸＲ） １５ 最上位ビット １６ スーパーバイザ（Ｓ）・ビット １７ ページ・テーブル・ポインタ（ＰＴＰ） １８ 主メモリ
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡ Ｄ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303, Ｕ．Ｓ．Ａ. (72)発明者 ロバート・ディ・ベッカー アメリカ合衆国 01464 マサチューセ ッツ州・シャーリー・グロトン ロー ド・31 (56)参考文献 特開 平１−312650（ＪＰ，Ａ) 特開 平２−77953（ＪＰ，Ａ) 特開 平１−297742（ＪＰ，Ａ) 特開 昭61−269753（ＪＰ，Ａ) 特開 昭55−34337（ＪＰ，Ａ) 特公 昭49−37289（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/10

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 ランダム・アクセス・メモリと、ランダ
    ム・アクセス・メモリから頻繁に参照されるデータを含
    んでいる高速キャッシュ・メモリとから成り、データを
    検索するためキャッシュ・メモリをまず参照しかつデー
    タがキャッシュ・メモリにない場合だけランダム・アク
    セス・メモリを参照するコンピュータ・システムのもの
    であって、仮想アドレスを識別する仮想アドレス・タグ
    ・フィールドとこの仮想アドレス・タグ・フィールドの
    複数の部分にそれぞれ対応した複数のビットを有するレ
    ベル・ビット・フィールドとを有する、キャッシュ・メ
    モリのためのバッファのアドレスエントリの空間を節約
    する方法において、 キャッシュに記憶されたデータに上記バッファのアドレ
    スエントリを供給する過程と、供給されたアドレスエントリの仮想アドレス・タグ・フ
    ィールドについて 所定の仮想タグ照合基準にしたがって
    照合すべき部分を設定するため、上記レベル・ビット・
    フィールドの各ビットにレベル・ビットを設定する過程
    と、 から成り第１レベル・ビットが設定されていないときに
    は当該アドレスエントリが有効でないことを示すものと
    したキャッシュ・メモリにデータを記憶する過程と； プロセッサから仮想アドレスを受け取る過程と、 バッファのアドレスエントリにおける上記第１レベル・
    ビットの状態を読出す過程と、 第１レベル・ビットが設定されていない場合、上記バッ
    ファの次のアドレスエントリを読出す過程と、 第１レベル・ビットが設定されている場合、上記所定の
    仮想タグ照合基準にしたがって全てのレベル・ビットの
    状態により決定された照合すべき部分について上記プロ
    セッサからの仮想アドレスを上記アドレスエントリと比
    較する過程と、 から成るキャッシュ・メモリのデータをアクセスする過
    程と； から成り、仮想アドレスがバッファのアドレスエントリ
    に一致する場合、対応する物理アドレスが出力されて、
    データがキャッシュから検索されることを特徴とするバ
    ッファのアドレスエントリの空間を節約する方法。
  2. 【請求項２】 ランダム・アクセス・メモリと、ランダ
    ム・アクセス・メモリから頻繁に参照されるデータを含
    んでいる高速キャッシュ・メモリとから成り、データを
    検索するためキャッシュ・メモリをまず参照しかつデー
    タがキャッシュ・メモリにない場合だけランダム・アク
    セス・メモリを参照するコンピュータ・システムのもの
    であって、仮想アドレスを識別する仮想アドレス・タグ
    ・フィールドとこの仮想アドレス・タグ・フィールドの
    複数の部分にそれぞれ対応した複数のビットを有するレ
    ベル・ビット・フィールドとを有する、キャッシュ・メ
    モリのためのバッファのアドレスエントリの空間を節約
    する装置において、 キャッシュに記憶されたデータに上記バッファのアドレ
    スエントリを供給する手段と、供給されたアドレスエントリの仮想アドレス・タグ・フ
    ィールドについて 所定の仮想タグ照合基準にしたがって
    照合すべき部分を設定するため、上記レベル・ビット・
    フィールドの各ビットにレベル・ビットを設定する手段
    と、 から成り第１レベル・ビットが設定されていないときに
    は当該アドレスエントリが有効でないことを示すものと
    したキャッシュ・メモリにデータを記憶する装置と； プロセッサから仮想アドレスを受け取る手段と、 バッファのアドレスエントリにおける上記第１レベル・
    ビットの状態を読出す手段と、 第１レベル・ビットが設定されていない場合、上記バッ
    ファの次のアドレスエントリを読出す手段と、 第１レベル・ビットが設定されている場合、上記所定の
    仮想タグ照合基準にしたがって全てのレベル・ビットの
    状態により決定された照合すべき部分について上記プロ
    セッサからの仮想アドレスを上記アドレスエントリと比
    較する手段と、 から成るキャッシュ・メモリのデータをアクセスする装
    置と； から成り、仮想アドレスがバッファのアドレスエントリ
    に一致する場合、対応する物理アドレスが出力されて、
    データがキャッシュから検索されることを特徴とするバ
    ッファのアドレスエントリの空間を節約する装置。
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