JPH08272692A

JPH08272692A - 仮想アドレス変換方法

Info

Publication number: JPH08272692A
Application number: JP8042750A
Authority: JP
Inventors: Rajiv Gupta; ラジブ・グプタ; Richard J Carter; リチャード・ジェー・カーター
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1995-03-09
Filing date: 1996-02-29
Publication date: 1996-10-18
Anticipated expiration: 2016-02-29
Also published as: US5630088A; JP3666689B2

Abstract

(57)【要約】【課題】仮想記憶システムにおける変換ルックアサイド
・バッファ（すなわちＴＬＢ）の仮想アドレスから物理
アドレスへの変換時間を短縮する。【解決手段】ＴＬＢを、仮想タグ、有効ビット、物理ペ
ージ番号およびエントリ空間タグを持つＮ個のエントリ
として構成する。変換プロセスにおいて、仮想アドレス
に含まれる明示アドレスを間接アドレスとＴＬＢインデ
ックスに分割し、ＴＬＢインデックスを仮想タグと比較
する。このＴＬＢインデックスの比較に先行して、間接
アドレスとエントリ空間タグの比較を実行する。ＴＬＢ
インデックス比較および間接アドレス比較が同一のＴＬ
Ｂエントリについてともに合致する場合、当該ＴＬＢエ
ントリの物理ページ番号を、仮想アドレスに対応する変
換物理アドレスの一部として出力する。これにより、従
来技術の空間レジスタのフェッチおよび比較動作が取り
除かれ、仮想アドレスの変換時間が大幅に短縮される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にコンピュー
タ記憶システムのアーキテクチャに関するもので、特
に、区画された仮想アドレス空間を有する記憶システム
の処理能力の向上に関するものである。

【０００２】

【従来技術】仮想記憶は、コンピュータの物理メモリの
有効性を増大させるために使われる記憶システムであ
る。仮想記憶は、ユーザの論理アドレスを物理アドレス
にマップ（すなわち対応づけ）し、そのため、プログラ
ムの一定部分が、論理アドレスと異なる物理アドレスに
存在することができる。

【０００３】実際、多くのコンピュータの論理アドレス
空間は、物理アドレス空間より非常に大きい。例えば、
バイト単位アドレスのコンピュータが３２ビットのアド
レスを使用する場合、その論理アドレス空間は、２³²、
すなわち４ＧＢの記憶位置を持つ。コンピュータの多く
は３２ビット・アドレスを使用しているとはいえ、大き
な物理メモリを装備したコンピュータは少ない。仮想記
憶の出現までは、オペレーティング・システムがプログ
ラムのサイズを物理メモリのサイズに制限したか、ある
いは、プログラマがオーバーレイまたはそれと同様の技
術を使用してプログラムの最大物理サイズを減少させね
ばならなかった。

【０００４】仮想記憶システムにおいては、オペレーテ
ィング・システムは、ある１時点でプログラムの一部だ
けを主メモリにロードする。プログラムの活動部分がメ
モリ参照を要求すると、ＣＰＵは、コンピュータがあた
かも仮想記憶機能を有していないかのように正確に実効
アドレスに分解する。しかし、ＣＰＵは実効アドレスを
その主メモリ・システムへ直接送付せず、仮想記憶ハー
ドウェアの一部であるメモリ・マップに送出する。メモ
リ・マップは仮想アドレスを物理アドレスに変換するシ
ステムである。仮想記憶技術の的確な概要が、R. Baron
および L. Higbie両氏著の" Computer Architecture, C
hapter 4 (Addison-Wesley PublishingCompany, 1992)"
に記載されている。

【０００５】ページング方式とセグメント方式は、実効
アドレスを物理アドレスにマップする技術の例である。
ページング・システムにおいては、仮想記憶ハードウェ
アが、物理アドレスを、ページ番号および該ページ内の
ワード・オフセットという２つの部分に分割する。高位
ビットがページ番号を形成し、低位ビットがオフセット
を形成するようにアドレスのビットが分割される。シス
テムが、あるページをメモリにロードする時、常にその
ページをページ境界の先頭に置く。複数ページを持つ物
理メモリの単位は、ページ・フレームと呼ばれる。

【０００６】デマンド・ページ仮想記憶システムにおい
て、メモリ・マップはページ・マップと呼ばれる。ペー
ジ・マップの一部として、オペレーティング・システム
は、ページ・テーブルを維持する。ページ・テーブル
は、各々が特定ページに関する情報を保有する数多くの
（ページ・テーブル）エントリからなる。従って、仮想
ページ番号は、ページ・テーブルに対するオフセット値
の役目を果たす。ページ・テーブルの典型的エントリに
は、妥当性ビット、ダーティ・ビット、保護ビットおよ
び当該ページに関するページ・フレーム番号が含まれ
る。

【０００７】ほとんどのページング・システムは、その
ページ・テーブルを主メモリに置き、ハードウェアが、
メモリ上のページ・テーブル位置をポイントするページ
・テーブル基底レジスタを備える。ページ・テーブルが
主メモリに置かれる場合、各々の主メモリ・アクセス
は、潜在的には、第２のメモリ・アクセスというオーバ
ーヘッドを必要とする。すなわち、アドレス指定するハ
ードウェアは、ページ・テーブルを調べてメモリ参照の
ためのページ・フレーム番号を入手しなければならな
い。付加的オーバーヘッドを回避するため、一部のハー
ドウエア・システムは、変換ルックアサイド・バッファ
（Translation Look-aside Bufferの頭文字をとって以
下単にＴＬＢと呼称する場合がある）と呼ばれる小規模
のキャッシュ・メモリを、ページ・マップの一部として
維持し、ＴＬＢに、ページ・テーブルと本質的に同一の
情報を保持する。それに加えて、ＴＬＢは、仮想ページ
番号を保持するので、仮想ページ番号を対応するページ
・フレーム番号にマップすることができる。一般的に、
ＴＬＢは、最も最近アクセスされたページに関するエン
トリだけを保持する。

【０００８】実効アドレスは、仮想記憶のアドレス変換
メカニッズムを使用せず、基底変位およびインデックス
付けのような命令提供アドレス・モードを使用してメモ
リ上の命令または変数を参照するためにＣＰＵが生成す
るアドレスである。これは、コンパイラの論理アドレス
と通常同じであるが、コンピュータの物理アドレスと同
じではない。

【０００９】従来技術においては、実効アドレスは、明
示アドレスおよび間接アドレスと呼ばれる少くとも２つ
の部分から構成される。明示アドレス部分は、インデッ
クスと呼ばれるべきもので、空間レジスタ・ファイルへ
のインデックスとしての役目を果たす。空間レジスタ・
ファイルの内容が間接アドレスを形成する。

【００１０】実効アドレスは、間接アドレス・ビットお
よび明示アドレス・ビットの連結によって形成され、イ
ンデックス・ビットのすべてを含むもの、一部を含むも
の、あるいは全く含まないものもある。実効アドレス
（ページ・オフセット・ビットでない）のビットの殆ど
は、物理アドレスの部分を形成するページ・フレーム番
号またはセグメント基底アドレスを記憶する変換ルック
アサイド・バッファ（ＴＬＢ）へアクセスするために伝
統的に使用される。ＴＬＢエントリは、その値がＴＬＢ
にアクセスするために使われる実効アドレスと等しけれ
ば合致すると言われる。

【００１１】

【発明が解決しようとする課題】従来技術のメカニズム
は、空間レジスタがアクセスされ、完全な実効アドレス
が使用可能となるまで、ＴＬＢアクセスを開始しない。
このような空間レジスタ・ファイルおよびそれに続くＴ
ＬＢへの逐次アクセスは、ＴＬＢの臨界経路(critical
path)を増大し、ひいては、メモリ・システム処理能力
全体を低下させる。更に、ＴＬＢが、パイプライン型コ
ンピュータ設計において臨界経路である場合、その設計
の動作頻度は同様に低下し、システム処理能力全体の低
下につながる。従って、仮想記憶アーキテクチャを実施
する方法および装置の改善が要求されている。

【００１２】

【課題を解決するための手段】ＴＬＢの仮想アドレスか
ら物理アドレスへの変換時間を減少させることが本発明
の目的である。本発明は、臨界的アドレス変換シーケン
スの間に実行される空間レジスタのフェッチおよびそれ
に引き続く比較動作を取り除くことによって、この目的
を達成する。それに代え、本発明は、空間タグおよび合
致ビット記憶セルを各ＴＬＢエントリに含め、空間レジ
スタの内容と空間タグに保持されるＴＬＢエントリに対
応する間接アドレスとの比較を事前に実行してその結果
を合致ビットに記憶し、次に、メモリ変換プロセスの過
程で、合致ビット記憶の内容を選択し、先行した比較の
結果を標示する。このように、合致ビット記憶の使用に
よって、アドレス変換プロセスの過程において空間レジ
スタをアクセスする必要性が取り除かれ、これによっ
て、アドレス変換の時間が大幅に短縮される。

【００１３】より具体的には、本発明は、間接アドレス
および明示アドレスからなる実効仮想アドレスを物理ア
ドレスに変換する方法を提供する。この方法には、各々
が仮想タグ、有効ビット、物理ページ番号およびエント
リ空間タグを持つＮ個のエントリとして構成されるＴＬ
Ｂの作成、上記明示アドレスの１つのインデックスおよ
びＴＬＢインデックスへの分割、上記ＴＬＢインデック
スと上記仮想タグの比較、上記ＴＬＢの比較に先行て実
行される上記間接アドレスと上記エントリ空間タグの比
較、上記ＴＬＢインデックス比較および上記間接アドレ
ス比較の両方が同一のＴＬＢエントリについてともに肯
定的である場合におけるＴＬＢヒットの生成、および物
理アドレスの一部として、上記ＴＬＢヒットが発生した
ＴＬＢエントリの物理ページ番号の供給が含まれる。

【００１４】更に、本発明は、アドレス空間内にあって
インデックス、変換ルックアサイド・バッファすなわち
ＴＬＢのインデックスおよびオフセットを含む明示アド
レスを物理アドレスに変換するアドレス変換装置を提供
する。該変換装置は、各々が対応するインデックス値に
対する間接アドレスを有する複数の空間レジスタを含む
空間レジスタ・ファイルと、各々がエントリ空間タグ、
仮想タグ、有効ビットおよび物理ページ番号を含むＮ個
のＴＬＢエントリとして構成されるメモリと、上記ＴＬ
Ｂインデックスのみを上記仮想タグと比較するＴＬＢイ
ンデックス比較手段と、上記物理ページ番号に対応する
仮想タグと上記ＴＬＢインデックスが等しく、かつ、上
記インデックスに対応する上記間接アドレスと上記物理
ページ番号に対応する上記エントリ空間タグが等しい
時、該物理ページ番号を物理アドレスの一部として供給
する手段を備える。

【００１５】

【発明の実施の形態】従来技術による２種類の変換ルッ
クアサイド・バッファ（すなわちＴＬＢ）設計が、図１
および図２に示されている。図１に示されるＴＬＢ２２
は、中央処理装置（ＣＰＵ）から送られる仮想アドレス
である明示アドレス１０を含む。明示アドレスは、イン
デックス・ビット１２および基底ビット１３という２つ
の隣接するビット・フィールドからなる。典型的には、
３２ビット明示アドレスの場合、インデックス・ビット
は２ビットで基底ビットは３０ビットである。インデッ
クス・ビット１２は、間接アドレスを保持する空間レジ
スタ１４の１つを選択するため、空間レジスタの１つの
バンクをインデックスする。空間レジスタは、現行プロ
セスの個別アドレス・セグメントに対するポインタであ
る。例えば、空間レジスタは、ユーザ・プログラム空
間、ユーザ・データ空間、大域データ空間およびスーパ
ーバイザ空間をポイントすることができる。

【００１６】選択された空間レジスタは、実効アドレス
(effective address)１８を形成するため基底ビット１
３と連結される間接アドレス１６を提供する。実効アド
レス１８は、仮想ページ番号２０とページ・オフセット
（図示されてない）に分割される。ページ・オフセット
におけるビットの数は、従来技術で知られるとおり、ペ
ージのサイズによって決定され、仮想ページ番号２０の
ビットの数は、ＴＬＢ２２における（Ｎ個の）エントリ
の各々をアドレスするに十分なものでなければならな
い。例えば、２０４８バイトのページ・サイズ、３２ビ
ットの明示アドレスおよび３２ビットの間接アドレスの
場合に関しては、ページ・オフセットは１１ビットから
なり、仮想ページ番号２０は、５１ビットからなる。

【００１７】ＴＬＢ２２は、Ｎ個のエントリを持つ完全
連想メモリとして構成されている。各エントリは、１つ
の仮想ページ番号から物理ページ番号への変換に加えて
その他のアクセス情報を保持することができるもので、
多数の個別フィールドから構成される。例えば、図１の
ＴＬＢエントリ０は、仮想ページ番号２４、有効ビット
２８、物理ページ番号３６およびその他アクセス情報３
８からなる。エントリ中の各フィールドのビット数は、
特に仮想および物理アドレス空間のサイズによって決ま
る。しかし、仮想ページ番号２４のビット数は、仮想ペ
ージ番号２０のビット数、例えば５１ビットと一致しな
ければならない。エントリＮ−１のケースにおける比較
器４４、ＡＮＤゲート４８および励振器５０によって図
示されているように、付加的ハードウェアが、各テーブ
ル・エントリに対して備えられる。

【００１８】エントリが有効である、すなわち、有効ビ
ット２８が論理高位状態にあると仮定すると、物理ペー
ジ番号３６は、仮想ページ番号２４に等しい仮想ページ
番号２０を持つ実効アドレス１８に対する仮想アドレス
から物理アドレスへの変換の成果である。その他の情報
３８は、例えば、アクセス識別子のような関連エントリ
に関する付加情報を含む。

【００１９】図１では単一ブロックとして示されている
が、ＴＬＢ２２は、速度、シリコン面積およびコストを
最適化するため別々のメモリ・ブロックから構成するこ
ともできる。例えば、仮想ページ番号エントリは、別々
のより高速のメモリに記憶することができる。ＳＲＡＭ
を選択して、ＴＬＢアドレス変換が単一ＣＰＵクロック
・サイクル内で発生できるようにするのが理想的であ
る。しかし、後述するように、この設計を使用して単一
サイクル・アクセス時間で処理するようにすることは必
ずしも可能でない。従って、ロード遅延スロットの追加
が必要とされるか、さもなければ、（処理能力の観点か
ら割高ではあるが）クロック・サイクルを長くすること
もできる。

【００２０】従来技術ＴＬＢの第２の実施形態が図２に
示されている。図２の実施形態は、インデックス・ビッ
ト１２が実効アドレスに含まれている点を除き図１のも
のと同一である。実効アドレスにインデックス・ビット
１２を含めるため、ＴＬＢの仮想ページ番号のビット数
は、インデックス・ビットの数だけ増加しなければなら
ない。従って、ＴＬＢメモリのサイズと比較器のサイズ
は比例して増加しなければならず、その結果一層遅いＴ
ＬＢとなる。しかし、図２の実施形態による仮想アドレ
ス空間は、図１のものより大きい。

【００２１】動作について述べれば、ＴＬＢ２２は、仮
想ページ番号２０をＴＬＢ２２に記憶される仮想ページ
番号のすべてと同時に比較する。ページ番号２０がエン
トリのページ番号と一致し、エントリが有効であれば、
対応する物理ページ番号が選選択される。例えば、仮想
ページ番号２０は、比較器２６によってエントリ０の仮
想ページ番号２４と比較される。仮想ページ番号２４
は、対応する物理ページ番号３６を識別する「タグ」と
してのはたらきをする。比較器２６の出力は、ライン２
７を通してＡＮＤゲート３０に接続される。有効ビット
２８がまたＡＮＤゲート３０に接続される。ＡＮＤゲー
ト３０の出力は、ライン３１を通して３態励振器３２の
イネーブル入力に接続される。比較器２６の出力および
有効ビットが両方とも高位状態であれば、そのエントリ
位置において「ヒット」が存在する。「ヒット」がある
ならば、３態励振器３２はイネーブル（使用可能化）さ
れ、ＴＬＢデータ３４がバス４０上へ送出される。バス
４０へ送出されるデータは、明示アドレス１０に関する
物理アドレス変換５３である。物理アドレス変換５３
は、ＴＬＢヒット・ビット５４、物理ページ番号５６お
よびその他のアクセス情報５８からなる。ＴＬＢヒット
・ビット５４は、エントリ２３の有効ビット２８に対応
する。「ヒット」がＴＬＢ２２に存在しない場合、受動
引き下げ手段を使用してＴＬＢヒット・ビット５４を低
位に設定する。

【００２２】図１および図２いずれのＴＬＢを使っても
アドレス変換の実行に必要な時間は、個々の遅延のすべ
ての和に等しい。図１および図２のＴＬＢ設計の並列性
には限界がある。仮想ページ番号タグを（各エントリ毎
に）ＴＬＢエントリのアクセス中仮想ページ番号アドレ
スと比較する動作が、唯一の並列処理であり、その他は
すべて順次処理される。

【００２３】図１および図２の従来技術ＴＬＢ設計に関
するアドレス変換シーケンスが、図３に示されている。
図３のシーケンスは、図１のエントリ０を参照して示さ
れているが、シーケンスはすべてのエントリについて同
じである。明示アドレス１０が有効な場合、アドレス変
換は時間Ｔ₀で開始する。明示アドレス１０のインデッ
クス・ビット１２が、空間レジスタ１４をインデックス
する。レジスタ読み取りアクセスのため時間Ｔ₁が経過
後、間接アドレス１６が空間レジスタから出力され実効
アドレス１８が形成される。時間Ｔ₂経過後、比較器２
６からの出力が有効となる。次に、エントリの有効ビッ
ト２８がセットされていると仮定すると、ＡＮＤゲート
３０を通過する遅延時間Ｔ₃が存在する。ＡＮＤゲート
３０の出力が有効になった後、ＴＬＢデータ３４がデー
タ・バス４０上へ送出されるまで遅延Ｔ₄の時間を要す
る。従ってアドレス変換時間Ｔは、Ｔ＝Ｔ₁＋Ｔ₂＋Ｔ₃
＋Ｔ₄である。空間レジスタ読み取りアクセス時間Ｔ₁お
よび比較器遅延時間Ｔ₂が全変換時間Ｔの主要因子であ
る。本発明は、詳細に後述するように、これら２つの因
子の両方を最小にすることによって、仮想アドレスから
物理アドレスへの変換時間を大幅に減少させるものであ
る。

【００２４】図４には、本発明に従うＴＬＢ３５が図示
されているが、このＴＬＢでは、インデックス・ビット
１２が実効アドレス６０に含まれていない。ＴＬＢ３５
は、図１の従来技術のＴＬＢに対応するものではある
が、ＴＬＢ３５に関する変換時間は大幅に減少される。
図４に示されるＴＬＢ３５の参照符号は、図１の各部分
に付けられたものと同じである。本発明では、ＴＬＢエ
ントリに記憶される仮想ページ番号から間接アドレス１
６を取り除くことによって変換時間Ｔが減少される。変
換時間Ｔから、空間レジスタ読取りアクセス時間Ｔ₁を
削除し、比較するビット数が激減するため比較器を経由
する遅延Ｔ₂が大幅に減少する。

【００２５】明示アドレス１０が図１の場合と同様にイ
ンデックス・ビット１２と基底ビット１３に分解され
る。しかし、図１と相違して、間接アドレス１６は、実
効アドレス６０を形成するため基底ビット１３に付加さ
れず、その代わり、実効アドレス６０は、単に明示アド
レス１０の中の基底ビット１３から構成される。実効ア
ドレスは、ＴＬＢインデックス６２とオフセットＯに分
割される。ＴＬＢインデックス６２は、実効アドレスの
上位Ｋビットからなる。ＴＬＢインデックス６２のビッ
ト数Kは、次の方程式によって決定される。 K=E-I-log₂(N) 但し、E=明示アドレスのビット数、I=インデックスのビ
ット数およびN=ページのサイズ、である。本発明の好ま
しい実施形態においては、E=32、I=2、N=2048、K=19で
ある。

【００２６】ＴＬＢ３５のＴＬＢエントリは、従来技術
のＴＬＢと異なる。例えば、ＴＬＢエントリ０は、物理
ページ番号３６、その他の情報３８および上述の従来技
術のその他の関連コンポーネントに加えて、仮想タグ６
３、エントリ空間タグ７２、合致ビット記憶セルＭ０−
Ｍ３およびマルチプレクサ９８を含む。ＴＬＢ３５の各
エントリは本質的に同一であるので、以下においてＴＬ
Ｂエントリ５５を例として説明するが、当業者がそのよ
うなエントリＮ個を有するＴＬＢ３５を構築することは
可能であろう。

【００２７】ＴＬＢエントリ５５に含まれるエントリ空
間タグ７２は、物理ページ番号３６に関連づけられる間
接アドレス７４を記憶する。間接アドレス７４は、比較
器７６の第１の入力に接続される。空間レジスタ書込み
データ・バス７８が、比較器７６の第２の入力に接続さ
れる。比較器出力は、合致ビット記憶セルＭ０、Ｍ１，
Ｍ２、Ｍ３へライン８０を経由して接続される。

【００２８】各合致ビット記憶セルは、個別にアドレス
可能な単一のビット記憶セルである。記憶セルを更新す
る方法は、図５を参照して後述する。合致ビット記憶セ
ルの数は、空間レジスタ１４の数と等しい。各記憶セル
は、特定の空間レジスタと関連づけられる。図４に示さ
れる実施形態においては、４つの空間レジスタがあり、
従って、４つの合致ビット記憶セルがある。各合致ビッ
ト記憶セルは、エントリ空間タグ７２が対応する空間レ
ジスタ・ファイルのエントリと合致するか否かをその状
態によって標示する。

【００２９】合致ビット記憶セルＭ０、Ｍ１，Ｍ２、Ｍ
３の出力は、合致ビット・ライン９６、９４、９２およ
び９０を経由してマルチプレクサ９８の入力に接続され
る。マルチプレクサ９８のセレクト入力が、インデック
ス・ビット１２に接続される。このように、従来技術と
同様に、インデックス・ビット１２が空間レジスタを選
択するために使われるとはいえ、本発明のこの実施形態
では、インデックス・ビット１２は、対応する合致ビッ
ト記憶セルの出力を選択する。

【００３０】マルチプレクサ９８の出力は、ライン７０
を経由して３入力ＡＮＤゲート６６の入力に接続され
る。有効ビット２８もまたＡＮＤゲート６６の入力に接
続される。ＡＮＤゲート６６の３番目の入力は、比較器
６４の出力に接続される。比較器６４の入力は、ＴＬＢ
インデックス６２および仮想タグ６３に接続される。Ａ
ＮＤゲート６６の出力は、３態励振器３２のイネーブル
入力に接続される。選択された合致ビットが高位状態
で、タグ６３がＴＬＢインデックス６２と等しく、かつ
有効ビット２８が高位状態である場合、３態励振器３２
はイネーブル（使用可能化）される。

【００３１】従来技術に対するＴＬＢ３５の長所の１つ
は、間接アドレス比較が先行して実行される点である。
この長所は、以下の合致記憶セルの詳細な説明で明らか
となろう。図５において、典型的ＴＬＢエントリについ
ての合致ビット記憶セルＭ０−Ｍ３および関連回路が示
されている。図４で示されたコンポーネントに加えて、
イネーブル入力１０２を持つ従来技術の２対４デコーダ
９９が追加されている。好ましい実施形態では、デコー
ダ９９のセレクト入力１０４がインデックス・ビット１
２に接続されるが、その他の信号を使用して空間レジス
タ１４のどれが更新されいるかを同様に示すこともでき
る。イネーブル入力１０２は、更新空間レジスタ制御ラ
イン１００に接続され、空間レジスタ１４が更新される
時該制御ラインは必ずイネーブルされる。デコーダ９９
の出力は、記憶セルＭ０，Ｍ１，Ｍ２，Ｍ３の書込み入
力にそれぞれ接続される。図４には４つの記憶セルだけ
が示されているけれども、記憶セルの番号と空間レジス
タの番号との間に１対１の対応関係が存在する限りは、
本発明は、いかなる数の記憶セルにも拡張できる。

【００３２】デコーダ９９によって、空間レジスタが更
新される時は必ず、ライン８０上にある比較器７６の出
力が選択された記憶セルに書き込まれることが可能とな
る。プロセスがメモリからスワップ・アウトされるたび
に、典型的には空間レジスタが更新される。選択される
記憶セルは、インデックス・ビット１２の状態によって
決定される。このようにして、空間レジスタが更新され
る時はいつも対応する記憶セルが更新される。

【００３３】選択された記憶セル各々に書かれる値はエ
ントリ空間タグ７２の内容および対応する空間レジスタ
に書かれたデータに従う。空間レジスタが更新すなわち
書き込まれる時、要求された空間レジスタ・データが、
空間レジスタ書込みデータ・バス７８上へ送出され、更
新空間レジスタ制御ライン１００がイネーブルされる。
次に、空間レジスタの１つに書き込まれているレジスタ
・データ・バス７８上のデータと、タグ７２が比較器７
６によって比較される。この比較の結果が、現在更新さ
れつつある空間レジスタに対応する記憶セルに上述の通
り書き込まれる。

【００３４】空間レジスタ書込みデータ・バス７８、更
新空間レジスタ制御ライン１００およびインデックス・
ビット１２が、本質的に同様の形態で各エントリに接続
されているので、各エントリにおける１つの記憶セルが
同時に更新される。このように、図５に示される実施形
態では、図４の４つの空間レジスタ各々への１回の書込
みで、ＴＬＢ３５における合致ビット記憶セルのすべて
が更新される。

【００３５】比較の結果が一旦記憶セルに記憶される
と、インデックス・ビット１２が有効となった後１回の
マルチプレクサ遅延Ｔ_M内でそれら結果が使用可能とな
る。空間レジスタ１４の内容が修正される時だけでなく
ＴＬＢエントリが置き換えられる時も、記憶セルおよび
空間レジスタ１４は更新される。アドレス変換時間に対
する処理速度の効果は、以下のタイミング・シーケンス
の詳細な説明によって明白になるであろう。

【００３６】図６は、図４のＴＬＢ３５を使う仮想アド
レスから物理アドレスへの変換に関するタイミング図で
ある。変換シーケンスはエントリ０に関して記述される
が、シーケンスはＮ個のエントリすべてについて同一で
ある。明示アドレスが有効になる時間Ｔ₀で変換シーケ
ンスは開始する。その時点から、仮想タグ比較器６４
は、マルチプレクサ９８と並列して動作する。典型的に
は、図６に示されるように、比較器６４を通過する遅延
時間Ｔ₂'は、マルチプレクサ９８を通過する遅延時間Ｔ
_Mより大きい。空間レジスタ読み取りによって遅延時間
Ｔ₁'が完全に除かれている点に注意する必要がある。こ
の点だけで、全アドレス変換時間Ｔ'の相当な減少につ
ながる。

【００３７】全アドレス変換時間Ｔ'の更なる減少が、
比較器６４を通過する遅延時間Ｔ₂'の減少によって達成
される。仮想タグ６３は、従来技術の仮想ページ番号よ
りかなり小さい。これは、仮想タグ６３から間接アドレ
ス１６を除外した結果である。その代わり、先に述べた
ように、間接アドレスはエントリ空間タグ７２に記憶さ
れ、ＴＬＢアクセスに先行して比較される。従来技術に
おいて知られている通り、比較器６４を通過する遅延時
間は、入力ビット数にほぼ比例する。好ましい実施形態
では、仮想タグ６３はわずか１９ビットだけを有する。
対照的に、従来技術の（図１の）ＴＬＢ２２は同じアド
レス空間について５１ビットの仮想ページ番号を有す
る。従って、比較器６４を通過する遅延時間Ｔ₂'は、図
１の比較器２６を通過する遅延時間Ｔ₂より大幅に少な
い。比較器を通過する遅延時間Ｔ₂'における減少が、上
記読取りアクセス時間Ｔ₁の排除とともに、本発明に従
って、全変換時間Ｔ'の顕著な減少を実現する。

【００３８】比較器の出力が有効になった後、マルチプ
レクサ９８の出力もまた時間Ｔ₂'において有効であると
仮定すれば、ＡＮＤゲート６６を通過する遅延時間Ｔ₃'
が存在する。３入力ＡＮＤゲート６６を通過する遅延時
間Ｔ₃'は従来技術の２入力ＡＮＤゲート３０を通過する
遅延時間Ｔ₃よりわずかに大きいけれども、この増加
は、上述の減少によって相殺される。ＡＮＤゲート６６
の出力が有効となると、３態励振器３２は、バス４０上
へＴＬＢデータ３４を送出するため時間Ｔ₄を必要とす
る。これは、従来技術に必要とされたものと同じ時間Ｔ
₄である。このように、ＴＬＢ３５に関する全変換時間
Ｔ'は、Ｔ'= Ｔ₂'+Ｔ₃'+Ｔ₄(Ｔ_M＜Ｔ₂'と仮定)という式
で表される。全時間Ｔ'は、図１の従来技術のＴＬＢに
よって必要とされる全時間Ｔより大幅に少ない。

【００３９】同じ発明の原理を、図７に示されているＴ
ＬＢ設計１１５に拡張することができる。このＴＬＢ１
１５では、インデックス・ビット１２が実効アドレス１
１４に含まれる。図５のＴＬＢと同様に、各ＴＬＢエン
トリの構成は同一である。従って、以下では、１つのＴ
ＬＢエントリ１１７を詳細に説明するが、それによって
ＴＬＢ１１５全体が説明されることとなる。

【００４０】ＴＬＢエントリ１１７は、エントリ空間タ
グ７２、仮想タグ１２０、有効ビット２８、物理ページ
番号３６およびその他アクセス情報３８を含む。仮想タ
グ１２０は、上位インデックス・タグ１２４および下位
仮想タグ１２２という２つの隣接するタグを含む。下位
仮想タグ１２２およびＴＬＢインデックス１１６が、従
来技術の形態で比較器１３４へ入力として接続される。
ビット数の観点から、比較器１３４のサイズは、図４の
比較器６４と同じである。従って、比較器１３４を通過
する遅延時間は同じである。比較器１２１は、インデッ
クス・ビット１１８に接続された第１の入力、上位イン
デックス・タグ１２４に接続された第２の入力、および
１つの出力を持つ。インデックス・ビット１１８がイン
デックス・ビット１２とは異なった形態で図示されてい
るが、それらは実際には同じラインである。

【００４１】しかし、ＴＬＢエントリ１１７は、比較器
７６の結果を記憶するためただ１つの合致ビット記憶セ
ル１４６を有する。合致記憶セル１４６は、図４のＴＬ
Ｂエントリ５５で使われている合致記憶セルＭ０−Ｍ３
と同様のはたらきをする。記憶セル１４６は、データ入
力、書込みイネーブル入力およびデータ出力を持つ。記
憶セルに関連する論理機構によって、以下に記述するよ
うに対応する空間レジスタが修正される時記憶セルが更
新される。

【００４２】更新論理機構は、ライン８０を通して比較
器７６の出力に接続される第１の入力を持つ挿入エンチ
リ・ライン１４２に接続される第２の入力、および、ラ
イン１５０を通して記憶セル１４６のデータ入力に接続
される１つの出力を備えたＯＲゲート１４８を含む。更
新論理機構は、また、挿入エントリ・ライン１４２に接
続される第１の入力、第２の入力、およびライン１４４
を通して記憶セルの書込みイネーブル入力に接続される
出力を備えた第２のＯＲゲート１４０を含む。最後に、
更新論理機構は、更新空間レジスタ制御ライン１００に
接続される第１の入力、比較器１２１の出力に接続され
る第２の入力、および、ライン１３８を通してＯＲゲー
ト１４０の第２の入力に接続される出力を備えたＡＮＤ
ゲート１３２を含む。

【００４３】更新論理機構は、挿入エントリ・ライン１
４２および更新空間レジスタ制御ライン１００の制御の
もと動作する。上述の通り、更新空間レジスタ制御ライ
ン１００は、空間レジスタ１４が更新されるとイネーブ
ルされる。一方、挿入エントリ・ライン１４２は、特定
のＴＬＢエントリ１１７が修正される時イネーブルされ
る。このように、ＴＬＢエントリのそれぞれは、図７に
示されるように、固有の挿入エントリ・ラインを持つ。

【００４４】ＯＲゲート１４８は、記憶セル１４６のデ
ータ入力に提示される値を制御する。記憶セル１４６の
データ入力における値は、挿入エントリ・ライン１４２
かまたは比較器７６の出力がイネーブルされる時、イネ
ーブルされる。しかしながら、ライン１５０上で入力さ
れる記憶セル１４６のデータ入力における値は、ライン
１４４上の信号がイネーブルされる時のみ記憶セルに記
憶されるであろう。ライン１４４上の信号は、ＡＮＤゲ
ート１３２およびＯＲゲート１４０によって制御され
る。

【００４５】ライン１４４上の信号がイネーブルされる
２つのケースがある。第１は、挿入エントリ・ライン１
４２上の信号がイネーブルされる時、すなわちＴＬＢエ
ントリ１１７が更新される時である。これは、また、記
憶セルのデータ入力における信号がイネーブルされるケ
ースでもある。このようにして、ＴＬＢエントリ１１７
が修正される毎に、対応する合致記憶セル１４６がイネ
ーブル状態に更新される。ＴＬＢ取り逃がしを処理する
オペレーティング・システムのトラップに続いて空間レ
ジスタ１４に記憶された間接アドレスの１つを合致する
動作を行うことがＴＬＢエントリについては保証されて
いるので、ＴＬＢ合致記憶セル１４６は自動的にイネー
ブル状態へセットされる。

【００４６】第２のケースは、ライン１４４の信号がイ
ネーブルされ、従って、記憶セル１４６が更新され、Ａ
ＮＤゲート１３２の出力がイネーブルされる場合であ
る。ＡＮＤゲートの出力は、更新空間レジスタ・ライン
１００上の信号がイネーブルされ、比較器１２１からの
出力信号がイネーブルされる時イネーブルされる。更新
空間レジスタ１００上の信号は空間レジスタが更新され
つつある時イネーブルされる。比較器１２１の出力は、
上位インデックス・タグ１２４がインデックス・ビット
１１８と等しい時イネーブルされる。インデックス・ビ
ット１１８は、更新空間レジスタ信号がイネーブルされ
る時書き込まれている特定のレジスタ番号を示す。この
ようにして、上位インデックス・タグ１２４に対応する
空間レジスタが更新される時、合致記憶セルが更新され
る。

【００４７】第２のケースの記憶セルに記憶される値
は、比較器７６の出力によって決定される。上述のよう
に、空間レジスタが更新される時、空間レジスタの新し
い値が、空間レジスタ書込みデータ・バス７８上の空間
レジスタに書き込まれる。書込みデータ・バス７８上の
データが、比較器７６によってエントリ空間レジスタ７
２と同時に比較される。両者が等しければ、比較器７６
の出力がライン８０上でイネーブルされ、合致記憶セル
１４６は、イネーブルされた値に更新される。両者が等
しくなければ、セル１４６は、非イネーブル値に更新さ
れる。

【００４８】ＴＬＢエントリ１１７におけるＴＬＢ「ヒ
ット」は、４入力ＡＮＤゲート１３０において決定され
る。ＡＮＤゲート１３０への４つの入力すべてがイネー
ブルされる時、ＴＬＢヒットが発生する。第１の入力
は、有効ビット２８に接続される。第２の入力は、ライ
ン１３６を通して比較器１３４の出力に接続される。第
３の入力は、比較器１２１の出力に接続される。第４の
入力は、ライン１３７を通して合致記憶セル１４６の出
力に接続される。ＡＮＤゲートの出力は、３態励振器３
２のイネーブル入力に接続される。このようにして、ヒ
ットがある時、ＴＬＢエントリの内容は、データバス４
０上へ送出される。さもなければ、受動プルダウン・ネ
ットワーク４２が、論理的低位にデータバス４０を保
つ。従って、ヒットがあれば、有効ビット、すなわちバ
ス４０上の最上位ビットがそれを標示する。

【００４９】合致記憶セルが上述のようにそれらの適切
な値へセットされると、アドレス変換は次のように進
む。明示アドレスは、インデックス１２および基底１３
に分割される。次に、基底１３は、ＴＬＢインデックス
１１６およびオフセット（図示されていない）に分割さ
れる。ＴＬＢインデックス１１６が仮想タグ１２２と比
較される。同時に、上位インデックス・タグ１２４が、
明示アドレス１０のインデックス・ビット１２と同一で
あるインデックス・ビット１１８と比較される。以下の
条件が単一のＴＬＢエントリ内で満たされると、この実
施形態に関してＴＬＢヒットが発生する。すなわち、
（比較器１３４による）ＴＬＢインデックス比較と（比
較器１２１による）インデックス比較がともに肯定的で
あり、有効ビット２８がイネーブルされ、対応する合致
記憶セル１４６の値がイネーブルされていることであ
る。ＴＬＢヒットが発生すると、ＴＬＢヒットが発生し
たＴＬＢエントリの物理ページ番号が、物理アドレスの
一部として、すなわち実際の物理ページ番号として、供
給される。

【００５０】ＴＬＢ１１５に関するタイミング・シーケ
ンスは、本質的には図６に示されるものと同じである。
従って、上述された本発明原理は、典型的なコンピュー
タに活用される共通アドレス指定方式の両者に関して、
メモリ・システム処理能力の向上を生み出す。

【００５１】いくつかの実施形態に関連して本発明の原
理を記述したが、そのような原理を逸脱することなく本
発明の構成を修正することが可能なことは明白であろ
う。例えば、発明の別の実施形態において、２ビットの
インデクス・ビットを使用して３つの空間レジスタから
の選択を行うこともできるであろう。この場合、インデ
ックス・ビットの１つは実行アドレスの一部であるが、
他方はそうでない。インデックス・ビットは、ＴＬＢア
ドレス検査において明示アドレスのビットとともに使わ
れる。各ＴＬＢエントリは、２つのアドレス・ビットb
0、b1および制御ビットc0、c1を持つ。制御ビットは、
該当するＴＬＢエントリを選択するために使われるＴＬ
Ｂ照合にアドレスb0、b1を使用するか否かを示す。空間
レジスタおよびアドレス・ビットb0、b1ならびに制御ビ
ットc0、c1の間の対応関係は次の表１に示される通りで
ある。表において、"x"はいずれでもよいことを示す。

【００５２】

【表１】この代替実施形態も他の実施形態と同様に、異なるサイ
ズに一般化することができる。

【００５３】本発明には、例として次のような実施様態
が含まれる。（１）間接アドレスおよび明示アドレスからから構成さ
れる実効仮想アドレスを物理アドレスに変換する方法で
あって、(A)各々が仮想タグ、有効ビット、物理ページ
番号およびエントリ空間タグを持つＮ個のエントリとし
て構成される変換ルックアサイド・バッファすなわちＴ
ＬＢを作成するステップと、(B)上記明示アドレスを１
つのインデックスとＴＬＢインデックスに分割するステ
ップと、(C)上記ＴＬＢインデックスを上記仮想タグと
比較するステップと、(D)上記比較ステップ(C)に先行し
て、上記間接アドレスを上記エントリ空間タグと比較す
るステップと、(E)上記ＴＬＢインデックス比較および
上記間接アドレス比較の両方が同一のＴＬＢエントリに
ついてともに肯定的である場合に、ＴＬＢヒットを生成
するステップと、(F)上記ＴＬＢヒットが生成されたＴ
ＬＢエントリの物理ページ番号を物理アドレスの一部と
して供給するステップと、を含む方法。（２）間接アドレスをエントリ空間タグと比較する上記
ステップ(D)が、間接アドレスを空間レジスタに書き込
むステップと、空間レジスタに書き込まれた上記間接ア
ドレスをエントリ空間タグと比較するステップと、その
比較結果を記憶するステップと、を含む上記（１）に記
載の方法。（３）上記（２）の書込み、比較および記憶の各ステッ
プが、空間レジスタ・ファイルの空間レジスタそれぞれ
毎に繰り返される、上記（２）に記載の方法。（４）空間レジスタが更新される時、またはＴＬＢエン
トリが置き換えられる時には必ず上記（２）の比較およ
び記憶の各ステップが実行される、上記（２）に記載の
方法。（５）Ｎを上記インデックスのビット数として、２のＮ
乗個の合致ビットのうちの１ビットを選択するステップ
を含む、上記（４）に記載の方法。（６）明示アドレスを分割する上記ステップ(B)が、明
示アドレスをインデックスおよび基底に分割すること、
および、基底をＴＬＢインデックスおよびオフセットに
分割することを含む、上記（１）に記載の方法。（７）ＴＬＢインデックスを比較する上記ステップ(C)
が、ＴＬＢインデックスをすべてのＴＬＢエントリの仮
想タグと比較することを含む上記（１）に記載の方法。（８）ＴＬＢインデックスを比較する上記ステップ(C)
が、ＴＬＢインデックスを上位インデックス・タグと比
較することを含む、上記（１）に記載の方法。

【００５４】（９）アドレス空間内にあってインデック
ス、変換ルックアサイド・バッファすなわちＴＬＢのイ
ンデックスおよびオフセットを含む明示アドレスを物理
アドレスに変換するアドレス変換装置であって、各々が
対応するインデックス値に対する間接アドレスを有する
複数の空間レジスタを含む空間レジスタ・ファイルと、
各々がエントリ空間タグ、仮想タグ、有効ビットおよび
物理ページ番号を含むＮ個のＴＬＢエントリとして構成
されるメモリと、上記ＴＬＢインデックスのみを上記仮
想タグと比較するＴＬＢインデックス比較手段と、上記
物理ページ番号に対応する仮想タグと上記ＴＬＢインデ
ックスが等しく、かつ、上記インデックスに対応する上
記間接アドレスと上記物理ページ番号に対応する上記エ
ントリ空間タグが等しい時、該物理ページ番号を物理ア
ドレスの一部として供給する手段と、を備えるアドレス
変換装置。（１０）上記仮想タグにのみ接続する第１の入力、上記
ＴＬＢインデックスにのみ接続する第２の入力および出
力を持つ第１の比較器を上記比較手段が含む、上記
（９）に記載のアドレス変換装置。（１１）上記供給手段が、空間レジスタ・バンクに接続
し、上記空間レジスタの内容を修正する空間レジスタ書
込みデータ・バスと、上記エントリ空間タグに接続する
第１の入力、上記空間レジスタ書込みデータ・バスに接
続する第２の入力および出力を持つ第２の比較器と、上
記第２の比較器の上記出力に接続する入力および出力を
有する比較器によって生成される結果を記憶する合致ビ
ット・メモリ手段と、上記合致ビット記憶の上記出力に
接続し、上記インデックスに対応する合致ビットを選択
する選択手段と、を含む、上記（９）に記載のアドレス
変換装置。（１２）上記合致ビット記憶手段が、各々が上記第２の
比較器の出力に接続するデータ入力、書込み入力および
出力を持つ第１の複数の単一ビット記憶セルと、上記イ
ンデックスに接続するセレクト入力、更新空間レジスタ
制御ラインに接続するイネーブル入力および第１の複数
の出力を持つデコーダを含み、上記デコーダの出力の各
々が対応する記憶セルの上記書込み入力に接続する、上
記（１１）に記載のアドレス変換装置。（１３）上記選択手段が、各々が対応する記憶セルに接
続する第１の複数の入力、インデックスに接続し、上記
第１の複数の入力の１つを選択するセレクト入力、およ
び上記供給手段に接続する出力を持つマルチプレクサを
含む、上記（１２）に記載のアドレス変換装置。

【００５５】（１４）上記供給手段が、データ・バス
と、上記有効ビットに接続する第１の入力、上記ＴＬＢ
インデックス比較手段の出力に接続する第２の入力、上
記選択手段の出力に接続する第３の入力、およびＴＬＢ
ヒットを生成する出力を持つ３入力ＡＮＤゲートと、上
記データ・バスに接続し、ヒットがＴＬＢに存在しない
時上記データ・バスの信号を下位レベルに引きさげる受
動引き下げネットワーク手段と、上記有効ビットおよび
上記物理ページ番号に接続する入力と、上記３入力ＡＮ
Ｄゲートの出力に接続するイネーブル入力と、上記デー
タ・バスに接続し、ＴＬＢヒットが存在する時、物理的
アドレスの一部として物理ページ番号を供給するための
出力を備える３態励振器を含む上記（１１）に記載のア
ドレス変換装置。（１５）上記選択手段が、上記インデックス・ビットに
接続する第１の入力、上位インデックス・タグに接続す
る第２の入力、および供給手段に接続する出力を持つ第
２の比較器を含む、上記（１０）に記載のアドレス変換
装置。（１６）上記合致ビット記憶手段が、データの入力、書
込みイネーブル入力およびデータ出力を持つ単一ビット
合致記憶セルと、対応する空間レジスタが修正される時
上記メモリ・セルを更新する手段と、を含む、上記（１
１）に記載のアドレス変換装置。（１７）上記（１６）における更新手段が、上記第２の
比較器の出力に接続する第１の入力、挿入エントリ・ラ
インに接続する第２の入力、および上記記憶セルのデー
タ入力に接続する出力を有する第１のＯＲゲートと、上
記挿入エントリ・ラインに接続する第１の入力、第２の
入力、上記記憶セルの書込みイネーブル入力に接続する
出力を有する第２のＯＲゲートと、更新空間レジスタ制
御ラインに接続する第１の入力、第２の入力、および上
記第２のＯＲゲートの第２の入力に接続する出力を有す
るＡＮＤゲートと、を含む上記（１６）に記載のアドレ
ス変換装置。（１８）上記供給手段が、データ・バスと、上記有効ビ
ットに接続する第１の入力、上記ＴＬＢインデックス比
較手段の出力に接続する第２の入力、上記第２の比較器
の出力に接続する第３の入力、上記合致記憶セルの出力
に接続する第４の入力、およびＴＬＢヒットを生成する
出力を有する４入力ＡＮＤゲートと、上記データ・バス
に接続し、ＴＬＢにヒットが存在しない時データ・バス
の信号レベルを引き下げる受動引き下げネットワーク手
段と、物理ページ番号に接続するデータ入力、上記４入
力ＡＮＤゲートに接続するイネーブル入力、および上記
データ・バスに接続し、ＴＬＢヒットがある時物理アド
レスの一部として物理ページ番号を供給する出力を有す
る３態励振器と、を含む上記（１８）に記載のアドレス
変換装置。

【００５６】（１９）間接アドレスを記憶する空間レジ
スタ・ファイルを有する仮想記憶システムにおいて、基
底ビットおよびインデックス・ビットを含む明示アドレ
スの物理アドレスへの変換を高速化する方法であって、
変換ルックアサイド・バッファすなわちＴＬＢの各エン
トリに関連づけられたエントリ空間タグを作成するステ
ップと、対応するＴＬＢエントリが更新される時は必ず
エントリ空間タグを更新するステップと、新しい間接ア
ドレスを用いて上記空間レジスタ・ファイルを更新する
ステップと、新しい間接アドレスをエントリ空間タグと
比較するステップと、後続のＴＬＢアクセス時における
使用に備えて関連合致ビット記憶セルに上記比較ステッ
プの結果を記憶するステップと、を含む方法。（２０）インデクス・ビットの内容に応じて合致ビット
記憶セルを選択するステップを更に含む、上記（１９）
に記載の方法。（２１）間接アドレス、および第１のインデックスなら
びに第２のインデックスを有する明示アドレスを含む仮
想アドレスを物理アドレスに変換するため、各々がエン
トリ空間タグ、仮想タグおよび仮想ページ番号を持つＮ
個のエントリを有する変換ルックアサイド・バッファす
なわちＴＬＢを備え持つアドレス変換装置であって、上
記ＴＬＢエントリの各々は更に少なくとも、上記第２の
インデックスを上記仮想タグと比較する第１の比較器
と、Ｎ個のエントリの各々のエントリ空間タグを間接ア
ドレスと比較する第２の比較器と、物理ページ番号に対
応する第２のインデックスと仮想タグが等しく、かつ、
第１のインデックスに対応する間接アドレスと物理ペー
ジ番号に対応するエントリ空間タグが等しい時、物理ペ
ージ番号を物理アドレスの一部として出力する出力装置
とを備える、アドレス変換装置。（２２）第１の比較器による比較に先行して第２の比較
器による比較が完了する、上記（２１）に記載のアドレ
ス変換装置。

【００５７】

【発明の効果】本発明に従う変換ルックアサイド・バッ
ファの構成およびそれに関連する動作の改良によって、
仮想記憶システムにおける仮想アドレスから物理アドレ
スへの変換に要する時間が大幅に短縮される。

【図面の簡単な説明】

【図１】インデックス・ビットが実効アドレスに含めら
れていない従来技術のＴＬＢシステムのブロック図であ
る。

【図２】インデックス・ビットが実効アドレスの一部を
形成している従来技術のＴＬＢシステムのブロック図で
ある。

【図３】図１および図２の従来技術ＴＬＢの動作のタイ
ミングを示すブロック図である。

【図４】インデックス・ビットが実効アドレスに含めら
れていない本発明に従う新ＴＬＢシステムのブロック図
である。

【図５】図４のＴＬＢシステムの合致ビット記憶回路の
詳細を示す図である。

【図６】本発明に従う仮想アドレス変換のタイミングを
示すブロック図である。

【図７】インデックス・ビットが実効アドレスに含まれ
ている本発明のＴＬＢシステムのブロック図である。

【符号の説明】

１０明示アドレス１２、１１８インデックス１３基底ビット１４空間レジスタ１６、７４間接アドレス１８、６０、１１４実効アドレス２０、２４仮想ページ番号２２、３５、１１５変換ルックアサイド・バッファ
またはＴＬＢ２３、５５、７５、１１７ＴＬＢエントリ２６、４４、６４、７６、１２１、１３４比較器２７、３１、４５、６８、７０、８０、１２２、１３
６、１３７、１３８、１４４、１５０ライン２８、４６有効ビット３０、４８、１３２ＡＮＤゲート３２、５０３態励振器３４、５２ＴＬＢデータ３６、５６物理ページ番号３８、５８その他アクセス情報４０バス４２受動引き下げ手段５４ＴＬＢヒット５６変換後物理アドレス６２、１１６ＴＬＢインデックス６３、１２０仮想タグ６６３入力ＡＮＤゲート７２エントリ空間タグ７８空間レジスタ書込みデータ９０、９２、９４、９６合致ビット・ライン９８マルチプレクサ９９デコーダ１００更新空間レジスタ制御ライン１０２イネーブル入力１０４セレクト入力１２２下位インデックス・タグ１２４上位インデックス・タグ１３０４入力ＡＮＤゲート１４０、１４８ＯＲゲート１４２挿入エントリ・ライン１４６、Ｍ０、Ｍ１、Ｍ２、Ｍ３合致ビット記憶セ
ルＯオフセット

Claims

【特許請求の範囲】

【請求項１】間接アドレスおよび明示アドレスからから
構成される実効仮想アドレスを物理アドレスに変換する
方法であって、各々が仮想タグ、有効ビット、物理ページ番号およびエ
ントリ空間タグを持つＮ個のエントリとして構成される
変換ルックアサイド・バッファすなわちＴＬＢを作成す
るステップと、上記明示アドレスを１つのインデックスおよびＴＬＢイ
ンデックスに分割するステップと、上記ＴＬＢインデックスを上記仮想タグと比較するステ
ップと、上記ＴＬＢ比較ステップに先行して、上記間接アドレス
を上記エントリ空間タグと比較するステップと、上記ＴＬＢインデックス比較および上記間接アドレス比
較の両方が同一のＴＬＢエントリについてともに肯定的
である場合に、ＴＬＢヒットを生成するステップと、上記ＴＬＢヒットが生成されたＴＬＢエントリの物理ペ
ージ番号を物理アドレスの一部として供給するステップ
と、を含む方法。