JP2575598B2 - マルチプロセッサ・コンピュータ・システムのシステム・メモリの並行性を増大する方法およびシステム - Google Patents

マルチプロセッサ・コンピュータ・システムのシステム・メモリの並行性を増大する方法およびシステム

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JP2575598B2
JP2575598B2 JP5315563A JP31556393A JP2575598B2 JP 2575598 B2 JP2575598 B2 JP 2575598B2 JP 5315563 A JP5315563 A JP 5315563A JP 31556393 A JP31556393 A JP 31556393A JP 2575598 B2 JP2575598 B2 JP 2575598B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、全般的に、改良された
データ処理システムに関し、詳しくはマルチプロセッサ
・コンピュータ・システムのシステム・メモリの並行性
の改良に関する。さらに詳細には、本発明は、マルチプ
ロセッサ・コンピュータ・システム内の特定のシステム
・メモリ位置の参照指標および変更標識を更新する改良
された方法およびシステムに関する。
【０００２】
【従来の技術】現代の最新データ処理システムの設計者
は、絶えずそのようなシステムの性能面の向上に努めて
いる。データ処理システム効率を向上させる１つの技法
は、サイクル・タイムを短くし、１命令当たりサイクル
（ＣＰＩ）率を下げることである。このような技法を拡
張データ処理システムに巧みに応用した例に、インター
ナショナル・ビジネス・マシーンズ・コーポレーション
（ＩＢＭ）のＲＩＳＣシステム／６０００（ＲＳ／６０
００）コンピュータがある。ＲＳ／６０００システム
は、数値中心の科学技術の応用分野およびマルチユーザ
商業環境でうまく機能するように設計されている。ＲＳ
／６０００プロセッサは、マルチスカラ実施態様を使用
する。すなわち、複数の命令が同時に発行され実行され
る。
【０００３】複数の命令を同時に発行して実行するに
は、高命令帯域幅で同時に実行できる独立した機能ユニ
ットが必要である。ＲＳ／６０００システムは、本来的
にパイプライン式の別々のブランチ処理ユニット、固定
小数点処理ユニット、および浮動小数点処理ユニットを
使ってこれを実現している。そのようなシステムでは、
条件付きブランチ命令を実行すると、重大なパイプライ
ン遅延が発生するおそれがある。条件付きブランチ命令
とは、１つまたは複数の他の命令の処理の特定の結果に
応じて、アプリケーション内の指定された条件付きブラ
ンチをとることを指令する命令である。したがって、条
件付きブランチ命令がパイプライン待ち行列内の実行位
置にくる時までに、実行時遅延を避けるため、条件付き
ブランチを解決する以前に、この条件付きブランチ命令
の後に続く命令をロードしておく必要がある。
【０００４】マルチスカラ・プロセッサ・システム内の
遅延の他の原因は、そのようなシステムが通常複数のタ
スクを同時に実行することである。これらの複数のタス
クはそれぞれ通常、そのタスクの実行に利用される有効
または仮想アドレス空間をもつ。そのような有効または
仮想アドレス空間内の位置は、システム・メモリ内の実
アドレスに「マップ」されるアドレスを含む。実メモリ
内の単一の空間をマルチスカラ・プロセッサ・システム
内の複数の有効または仮想メモリ・アドレスにマップす
ることはまれである。複数のタスクがそれぞれ有効また
は仮想アドレスを使用する場合、これらのアドレスをシ
ステム・メモリ内の実アドレスに変換して、適切な命令
またはデータを、メモリから取り出し、マルチスカラ・
プロセッサ・システムを構成している複数の独立機能ユ
ニットの１つにディスパッチするために命令待ち行列内
に入れておく必要があるので、マルチスカラ・プロセッ
サ・システム内で追加の遅延が発生する。
【０００５】マルチスカラ・プロセッサ・システム内の
有効または仮想アドレスをシステム・メモリ内の実メモ
リ・アドレスに迅速に変換するための１つの技法は、い
わゆる「変換索引バッファ」（ＴＬＢ）を使用すること
である。変換索引バッファ（ＴＬＢ）は、有効または仮
想メモリ・アドレスと、変換アルゴリズムを使用して生
成された実メモリ・アドレスの間の変換関係を含むバッ
ファである。変換索引バッファ（ＴＬＢ）を使用する
と、かなり効率的なアドレス変換方法が提供されるが、
密結合された対称形マルチプロセッサ・システムでその
ようなバッファを使用すると、インコヒーレンシの問題
が発生する。複数のプロセッサが共通のシステム実メモ
リに対して読取りおよび書込みを行えるデータ処理シス
テムでは、メモリ・システムがコヒーレントに動作する
ように配慮しなければならない。すなわち、メモリ・シ
ステムが複数のプロセッサの動作の結果としてインコヒ
ーレントになることは許されない。そのようなマルチプ
ロセッサ・データ処理システム内の各プロセッサは通
常、アドレス変換用の変換索引バッファ（ＴＬＢ）を含
み、そのようなシステム内でのメモリの共用態様では、
コヒーレンシを維持するために、マルチプロセッサ・シ
ステム中の１つのプロセッサ内の単一の変換索引バッフ
ァ（ＴＬＢ）に対する変更を、マルチプロセッサ・コン
ピュータ・システム内の各プロセッサ内の各変換索引バ
ッファに慎重にかつ矛盾なくマップする必要がある。
【０００６】従来技術のマルチプロセッサ・システムに
おける変換索引バッファ（ＴＬＢ）のコヒーレンシの維
持は通常、すべての変換索引バッファ（ＴＬＢ）の修正
にプロセッサ間割込みおよびソフトウェア同期化を使用
することによって実現される。これらの方法を使用すれ
ば、マルチプロセッサ・システム全体にわたってコヒー
レンシを確保することができる。しかし、割込みおよび
ソフトウェア同期化を使用する必要があるので、マルチ
プロセッサ・コンピュータ・システム内で性能が大幅に
低下する。マルチプロセッサ・システム内で変換索引バ
ッファ（ＴＬＢ）を維持する１つの技法が、１９９２年
１０月９日に出願された米国特許出願第０７／９５９１
８９号に記載されている。
【０００７】ページ・メモリ・システムでは、マルチプ
ロセッサ・システム内の各変換索引バッファ（ＴＬＢ）
の内容は、システム・メモリ内に維持されるページ・テ
ーブルの内容を反映したものとなる。ページ・テーブル
は一般に、仮想または有効メモリ・アドレス、あるいは
それらのセグメントと、それらのアドレスに関連する実
メモリ・アドレスとを含む、メモリ・マップ・テーブル
である。ページ保護ビット、有効エントリ・ビット、お
よび様々なアクセス制御ビットを含む他の様々な管理デ
ータも通常、そのようなページ・テーブル内に含まれ
る。参照ビットおよび変更ビットも通常、ページ・テー
ブル内に提供され、関連するメモリ・ページが、読取り
または書込み動作のためにアクセスされたか否か、ある
いは記憶動作によって修正されたか否かを示すために使
用される。
【０００８】単一プロセッサ・システムでは、参照ビッ
トおよび変更ビットの変更に対する競合は存在しない。
なぜなら、これらのビットには１個のプロセッサしかア
クセスできないからである。しかし、マルチプロセッサ
・システムでは、２個以上のプロセッサが同時にページ
・テーブルの更新を試みることがあり得る。すなわち、
あるプロセッサが変更ビットを更新している間に、別の
プロセッサが参照ビットを更新することがあり得る。そ
のような場合、これらのビットのうち一方が、他方のビ
ットの更新中に上書きされるおそれがある。この状況を
防ぐために、マルチプロセッサ・システム内のページ・
テーブルの更新は通常、これらの状況ビットに対するい
わゆる「書込みハザード」を防止するために、ロックま
たは原子的読取り／修正／書込み動作を使用して行われ
る。
【０００９】したがって、複数のプロセッサが、「書込
みハザード」状況を発生させることなく、マルチプロセ
ッサ・コンピュータ・システム内のシステム・メモリ・
ページ・テーブル内の参照ビットおよび変更ビットを同
時に更新できるようにする方法およびシステムが必要で
あることは明らかである。
【００１０】
【発明が解決しようとする課題】したがって、本発明の
一目的は、改良されたデータ処理システムを提供するこ
とである。
【００１１】本発明の他の目的は、マルチプロセッサ・
コンピュータ・システムのメモリ並行性を改良すること
である。
【００１２】本発明の他の目的は、マルチプロセッサ・
コンピュータ・システム内の特定のシステム・メモリ位
置の参照標識ビットおよび変更標識ビットを更新する改
良された方法およびシステムを提供することである。
【００１３】
【課題を解決するための手段】前述の目的は、以下に述
べるようにして達成される。本発明の方法およびシステ
ムを使用して、システム・メモリと、それぞれ複数の命
令を実行し、読取り、書込み、および記憶動作を実行す
るための複数の処理装置を含む、バスを介して結合され
た複数のプロセッサと、有効アドレスをシステム・メモ
リ内の実メモリ・アドレスに変換する関連する変換索引
バッファ（ＴＬＢ）とを含む、マルチプロセッサ・コン
ピュータ・システムのメモリ並行性を増大することがで
きる。それぞれ複数の個別にアクセス可能なフィールド
と、特定のシステム・メモリ位置の有効アドレスと、選
択されたシステム・メモリ位置の関連する実メモリ・ア
ドレスとを含む複数のページ・エントリが、システム・
メモリ内のページ・テーブル内に提供される。各ページ
・テーブル・エントリ中の第１の個別にアクセス可能な
フィールド内に参照ビットが提供され、この参照ビット
は、関連するシステム・メモリ位置が読取りまたは書込
み動作のためにアクセスされたか否かを示すために使用
される。各ページ・テーブル・エントリ内の第２の個別
にアクセス可能なフィールド内に変換ビットが提供さ
れ、この変換ビットは、関連するシステム・メモリが書
込み動作によって修正されたか否かを示すために使用さ
れる。参照ビットおよび変更ビットを別々のアクセス可
能なフィールドに記憶することにより、複数のプロセッ
サが参照ビットおよび変更ビットを同時に更新すること
ができ、メモリ並行性が増大する。
【００１４】本発明の前記その他の目的、特徴、および
利点は、以下の詳細な説明において明らかになろう。
【００１５】
【実施例】図面、特に図１を参照すると、本発明の方法
およびシステムを実施するために使用できるマルチプロ
セッサ・データ処理システム６を示す高水準ブロック図
が示されている。図のように、マルチプロセッサ・デー
タ処理システム６は、それぞれバス８を使用してシステ
ム・メモリ１８に結合されたマルチスカラ・プロセッサ
１０を使用して構築することができる。マルチプロセッ
サ・データ処理システム６などの密結合対称形マルチプ
ロセッサ・システムでは、マルチプロセッサ・データ処
理システム６内の各マルチスカラ・プロセッサ１０を使
用して、メモリ１８に対する読取りまたは書込みを行う
ことができる。したがって、システムおよびインタロッ
クを使用して、システム・メモリ１８内のデータおよび
命令がコヒーレントになるようにする必要がある。当業
者には明らかなように、システム・メモリ１８内にはペ
ージ・テーブル１６を提供することが好ましく、ページ
・テーブル内の複数のエントリを使用して、有効アドレ
スをシステム・メモリ１８内の実アドレスに効率的にマ
ップすることができる。
【００１６】図１に示し、本明細書で詳細に説明するよ
うに、マルチプロセッサ・データ処理システム６内の各
マルチスカラ・プロセッサ１０は、変換索引バッファ
（ＴＬＢ）４０を含む。変換索引バッファ４０を使用し
て、ページ・テーブル１６の各部分に含まれる情報を複
製することにより、命令またはデータの有効または仮想
アドレスをメモリ１８内の実アドレスに変換することが
できる。変換索引バッファ（ＴＬＢ）４０がメモリ空間
を構成するという事実にかんがみ、変換索引バッファ４
０の正確な動作を確保するために、マルチプロセッサ・
データ処理システム６内の各変換索引バッファ（ＴＬ
Ｂ）４０間でコヒーレンシを維持することが重要であ
る。
【００１７】次に図２を参照すると、図１のマルチプロ
セッサ・データ処理システム６を提供するために使用で
きるマルチスカラ・プロセッサ１０の高水準ブロック図
が示されている。図のように、マルチスカラ・プロセッ
サ１０は、それによってシステム・メモリ１８（図１参
照）から読み取られ、あるいはメモリ１８に書き込まれ
るデータ、命令などを記憶するために使用できる、メモ
リ待ち行列３６を含むことが好ましい。メモリ待ち行列
３６内に格納されたデータまたは命令には、当業者に周
知の方法でキャッシュ／メモリ・インタフェース２０を
使用してアクセスすることが好ましい。キャッシュ・メ
モリ・システムのサイズ設定および使用法は、データ処
理の分野で周知であり、本明細書では取り上げない。し
かし、現代の関連するキャッシュ技法を使用することに
より、大部分のメモリ・アクセスが、キャッシュ／メモ
リ・インタフェース２０内に一時的に記憶されたデータ
を使用して実現できることが、当業者には理解されよ
う。
【００１８】キャッシュ／メモリ・インタフェース２０
からの命令は通常、命令待ち行列２２にロードされる。
命令待ち行列２２は、複数の待ち行列位置を含むことが
好ましい。マルチスカラ・コンピュータ・システムの典
型的な実施例では、命令待ち行列２２は８個の待ち行列
位置を含むことができるので、所与のサイクル中に、キ
ャッシュ／メモリ・インタフェース２０によって有効な
命令がいくつ渡されるか、および命令待ち行列２２内の
空間がどれだけ利用可能かに応じて、命令待ち行列２２
に０ないし８個の命令をロードすることができる。
【００１９】そのようなマルチスカラ・プロセッサ・シ
ステムでは通常のことであるが、命令待ち行列２２が、
複数の実行ユニットに命令をディスパッチするために使
用される。図２に示すように、マルチスカラ・プロセッ
サ１０は、浮動小数点処理ユニット２４、固定小数点処
理ユニット２６、およびブランチ処理ユニット２８を含
む。したがって、命令待ち行列２２は単一のサイクル中
に０ないし３個の命令を各実行ユニットに１個ずつディ
スパッチすることができる。
【００２０】命令待ち行列２２からディスパッチされる
順次命令だけでなく、いわゆる「条件付きブランチ命
令」も、ブランチ・プロセッサで実行するために命令待
ち行列２２にロードすることができる。条件付きブラン
チ命令とは、１つまたは複数の順次命令の処理の特定の
結果に応じてアプリケーション内で選択される、関連す
る条件付きブランチを指定する命令である。マルチスカ
ラ・プロセッサ１０などのパイプライン式プロセッサ・
システムの実行時遅延を最小限にするために、命令待ち
行列内での条件付きブランチ命令の存在が検出され、条
件付きブランチの結果が予測される。当業者には明らか
なように、条件付きブランチが「選択されない」と予測
されると、命令待ち行列内の順次命令は単に現経路に沿
って継続し、命令が修正されることはない。しかし、ブ
ランチの発生に関する予測が正しくない場合、命令待ち
行列から、プログラムの順序で条件付きブランチ命令の
次にくる順次命令をパージし、ターゲット命令を取り出
す必要がある。また、条件付きブランチが「選択され
る」と予測された場合、ターゲット命令が取り出され、
予測が正しいとわかった場合は、ターゲット命令を使用
して条件付きブランチをたどる。言うまでもなく、「選
択される」という予測が正しくない場合は、ターゲット
命令をパージして、プログラムの順序で条件付きブラン
チ命令の次にくる順次命令を取り出さなければならな
い。
【００２１】図のように、マルチスカラ・プロセッサ１
０はまた、条件レジスタ３２を含むことが好ましい。条
件レジスタ３２は、マルチスカラ・プロセッサ１０内で
処理される順次命令の結果を使用して行われる様々な比
較の結果を一時的に記憶するために使用される。したが
って、浮動小数点処理ユニット２４、固定小数点処理ユ
ニット２６、およびブランチ処理ユニット２８はすべ
て、条件レジスタ３２に結合される。条件レジスタ３２
内の特定の条件の状況を検出し、ターゲット・アドレス
を生成するためにブランチ処理ユニット２８に結合する
ことができる。その後、ブランチを開始する条件の発生
に応じて、ターゲット・アドレスを使用してターゲット
命令を取り出す。
【００２２】次に、ブランチ処理ユニット２８は、ター
ゲット・アドレスを取出し機構３０に結合する。取出し
機構３０は、条件付きブランチをたどるのに必要なター
ゲット命令の取出しアドレスを計算し、それをキャッシ
ュ／メモリ・インタフェース２０に結合する。当業者に
は理解できるように、それらの取出しアドレスに関連す
るターゲット命令がキャッシュ／メモリ・インタフェー
ス２０内に存在する場合、それらのターゲット命令は命
令待ち行列２２にロードされる。あるいは、ターゲット
命令を、システム・メモリ１８から取り出し、その後そ
れらのターゲット命令を取り出すのに必要な遅延の後、
キャッシュ／メモリ・インタフェース２０から命令待ち
行列２２にロードすることもできる。
【００２３】当業者には明らかであるが、マルチスカラ
・プロセッサ１０内の各タスクは通常、有効または仮想
メモリ空間と関連付けられており、各タスクを実施する
のに必要な命令を、有効または仮想アドレスを使用して
その空間内で指定する。したがって、取出し機構３０
は、各タスクが使用する有効アドレスから命令の実アド
レスを決定できる必要がある。前述のように、従来技術
の実施態様の取出し機構３０は通常、複雑な変換索引バ
ッファ（ＴＬＢ）４０、順次レジスタ、および複数の変
換アルゴリズムを備えている。言い換えると、有効また
は仮想命令アドレスから実命令アドレスを決定するため
に、そのような命令取出し機構は、そのような複雑な変
換機能をもつメモリ管理ユニット（ＭＭＵ）にアクセス
する必要がある。
【００２４】マルチスカラ・プロセッサ１０内には、メ
モリ管理ユニット（ＭＭＵ）３４も示されている。メモ
リ管理ユニットについては、本明細書で以下に詳細に説
明するように、マルチスカラ・プロセッサ１０内の各有
効アドレスをシステム・メモリ１８内の実アドレスに変
換するために使用できる、変換索引バッファ（ＴＬＢ）
４０およびすべての必要なレジスタおよび変換アルゴリ
ズムを含むことが好ましい。取出し機構は通常、メモリ
管理ユニットにアクセスするための優先順位が極めて低
いので、メモリ管理ユニット（ＭＭＵ）３４を使用して
実命令アドレスを取り出す際には若干の遅延が予想され
る。
【００２５】図３を参照すると、図２のマルチスカラ・
プロセッサ１０内の変換索引バッファ（ＴＬＢ）４０お
よびメモリ管理ユニット（ＭＭＵ）３４を示すさらに詳
細なブロック図が示されている。図３には、キャッシュ
／メモリ・インタフェース２０と取出し機構３０とメモ
リ管理ユニット（ＭＭＵ）３４の関係が示されている。
既知のメモリ管理ユニットでは一般的であるが、メモリ
管理ユニット（ＭＭＵ）３４は、かなり大きなサイズの
変換索引バッファ（ＴＬＢ）４０を含む。変換索引バッ
ファ（ＴＬＢ）は、有効または仮想アドレスを実アドレ
スに変換するためのかなり迅速な技法としてしばしば使
用されることが当業者には理解されよう。メモリ管理ユ
ニット（ＭＭＵ）３４内にはＰＴＥ変換機構４２も存在
する。ＰＴＥ変換機構４２はページ・テーブル型変換を
実施するのに使用することが好ましい。ページ・テーブ
ル変換は、矛盾のないサイズのメモリ・ページをもつシ
ステム内で行われることが、当業者には理解されよう。
【００２６】したがって、図３を参照すると、変換索引
バッファ（ＴＬＢ）４０とＰＴＥ変換機構４２を併用す
ることにより、ページ・テーブル変換を使用するマルチ
スカラ・プロセッサ１０（図２参照）内のすべての有効
アドレスをシステム・メモリ内の実アドレスに変換でき
ることが、当業者には理解されよう。
【００２７】当業者には明らかであるが、取出し機構３
０は、ブランチ処理ユニット２８によって選択されるタ
ーゲット命令のために、取出しアドレスをキャッシュ／
メモリ・インタフェース２０に結合するために使用され
る。ブランチ処理ユニット２８から取出し機構３０に結
合される各ターゲット・アドレスごとに、取出しアドレ
スが決定され、キャッシュ／メモリ・インタフェース２
０に結合される。本発明の図示された実施例では、これ
らのアドレスは、メモリ管理ユニット３４内の変換索引
バッファ（ＴＬＢ）４０にアクセスすることによって決
定できることが多い。したがって、マルチプロセッサ・
データ処理システム６内の各マルチスカラ・プロセッサ
１０内でコヒーレンスを維持するために、各マルチスカ
ラ・プロセッサ１０内の各変換索引バッファ（ＴＬＢ）
４０間でコヒーレンスを維持する必要があることが理解
されよう。
【００２８】図４を参照すると、本発明の方法およびシ
ステムによって提供される単一のページ・テーブル・エ
ントリ５０が図示されている。図のように、図４に示さ
れたページ・テーブル・エントリ５０の特定の実施例
は、２個の３２ビット・ワード、すなわち３２ビット・
ワード５２および３２ビット・ワード５４を含んでい
る。図４に示す実施例では、各３２ビット・ワードが、
各バイト境界５６で示す８ビット・バイトに沿ってさら
に分割されている。したがって、メモリの個々のバイト
にアクセスできるシステムを使用する際に、３２ビット
・ワード内のあるバイトに含まれる各８ビット・フィー
ルドに個別にアクセスできることが、当業者には理解さ
れよう。
【００２９】ページ・テーブル・エントリ５０は、シス
テム・メモリ１８（図１参照）内に維持され、当業者に
周知の方法で有効または仮想メモリ・アドレスとシステ
ム・メモリ１８内の実アドレスとの変換を行うために使
用される。したがって、ページ・テーブル・エントリ５
０は、変換情報およびその他の管理データの複数の例を
含むことができる。図４に示した実施例では、有効エン
トリ・ビットが符号５８で示されている。このビットを
使用して、図示された特定のページ・テーブル・エント
リ５０が有効なエントリかどうかを示すことができる。
次に、仮想セグメントＩＤが符号６０で示されている。
ページ・メモリ・システムは、複数の異なる技法を使用
して仮想または有効アドレスを実アドレスにマップする
ことができ、仮想セグメントＩＤ６０は、実仮想アドレ
ス、または追加情報と連結されて実仮想アドレスを形成
する実仮想アドレスの一部分を含むことができること
が、当業者には理解されよう。ハッシュ機能ＩＤが符号
６２で示されているが、このＩＤは、ページ・テーブル
内にデータを記憶するために使用される特定のハッシュ
機能を決定するために使用される。最後に、３２ビット
・ワード５２は、短縮ページ・インデックス６４を含
む。
【００３０】３２ビット・ワード５４は、実ページ番号
６６と未使用ビット６８を含むことが好ましい。次に、
本発明の重要な特徴によれば、３２ビット・ワード５４
内の、１つの個別にアクセス可能なバイト内に参照標識
ビット７０が記憶される。次に、３２ビット・ワード５
４内の、他の個別にアクセス可能なバイト内に変更標識
ビット７２が記憶される。したがって、参照標識ビット
７０と変更標識ビット７２をバイト境界５６の反対側に
記憶することにより、マルチプロセッサ・コンピュータ
・システム内の複数のプロセッサが、参照標識ビット７
０と変更標識ビット７２に個別にアクセスして、それら
を更新することができる。参照標識ビット７０と変更標
識ビット７２を、ページ・テーブル・エントリ５０内
の、異なる個別にアクセス可能なバイト内に格納するこ
とにより、これらの標識ビットの一方の更新中に他のプ
ロセッサ・アクセスをロックする必要や、原子的書込み
／修正／読取り動作を実行する必要がなくなる。したが
って、複数のプロセッサが参照標識ビット７０および変
更標識ビット７２に同時にアクセスしてそれらを更新で
きるようになり、並行性が大幅に増大される。
【００３１】最後に、ＷＩＮＧ記憶アクセス制御７４お
よびページ保護ビット７６も、ページ・テーブル・エン
トリ５０に記憶される。言うまでもなく、ページ・テー
ブル・エントリ内の、別個の個別にアクセス可能なフィ
ールドに参照標識ビット７０および変更標識ビット７２
を記憶する限り、本発明の方法およびシステムを活用し
ながら、ページ・テーブル内の各ページ・テーブル・エ
ントリの形式およびフォーマットを大幅に変えることが
できることが、当業者には理解されよう。
【００３２】最後に、図５を参照すると、本発明の方法
およびシステムによるページ・テーブル・エントリ内で
の参照標識ビット７０および変更標識ビット７２の更新
を示す高水準論理フローチャートが示されている。図の
ように、プロセスはブロック１００から開始し、次にブ
ロック１０２に進む。ブロック１０２で、メモリのペー
ジが読取りまたは書込みのためにアクセスされたか否か
判定する。アクセスされた場合、ブロック１０４に進
む。ブロック１０４で、システム・メモリ内の特定の位
置に関連する参照標識ビットがすでにセットされている
か否か判定し、セットされていない場合、ブロック１０
６に進む。ブロック１０６で、ページ・テーブル・エン
トリ内の適切なフィールドに個別にアクセスし、参照標
識ビット７０をセットする。その後、または参照ビット
がすでにセットされている場合は、ブロック１０８に進
む。ブロック１０８で、ページが書込み動作のためにア
クセスされたか否か判定する。アクセスされていない場
合、ブロック１１４でプロセスは単にリターンする。
【００３３】ブロック１０８を再度参照すると、システ
ム・メモリのページが書込みのためにアクセスされた場
合、ブロック１１０に進む。ブロック１１０で、変更標
識ビットがすでにセットされているか否か判定する。セ
ットされている場合、ブロック１１４でプロセスは単に
リターンする。ブロック１１０を再度参照すると、変更
標識ビットがまだセットされていない場合、ブロック１
１２に進む。ブロック１１２で、ページ・テーブル・エ
ントリ内の適切なフィールドに個別にアクセスし、変更
標識ビット７２をセットして、そのページ内のデータが
記憶動作によって修正されたか否かを示す。次に、前述
のようにブロック１１４でプロセスはリターンする。
【００３４】前述の内容を参照すれば、複数のプロセッ
サがシステム・メモリ内のページ・テーブル内の参照標
識ビットおよび変更標識ビットに同時にアクセスして、
それらのビットを更新できるようにすることにより、複
数のプロセッサによる同時アクセスを禁止するロックを
必要とせず、原子的読取り／修正／書込み動作を実行す
る必要もなしに、システム・メモリの並行性を増大する
ことのできる、新規の方法およびシステムを本発明者等
が提供したことが、当業者には理解されよう。
【図面の簡単な説明】
【図１】本発明の方法およびシステムを実施するために
使用できるマルチプロセッサ・データ処理システムを示
す高水準ブロック図である。
【図２】図１のマルチプロセッサ・データ処理システム
内の１個のマルチスカラ・プロセッサを示す高水準ブロ
ック図である。
【図３】図２のマルチスカラ・プロセッサ内の変換索引
バッファ（ＴＬＢ）およびメモリ管理ユニット（ＭＭ
Ｕ）を示すさらに詳細なブロック図である。
【図４】本発明の方法およびシステムによって提供され
る単一のテーブル・エントリを示す絵画図である。
【図５】本発明の方法およびシステムによるページ・テ
ーブル・エントリ内の参照ビット標識および変更ビット
標識の更新を示す高水準論理フローチャートである。
【符号の説明】
６ マルチプロセッサ・データ処理システム ８ バス １０ マルチスカラ・プロセッサ １６ ページ・テーブル １８ システム・メモリ ２０ キャッシュ／メモリ・インタフェース ２２ 命令待ち行列 ２４ 浮動小数点処理ユニット ２６ 固定小数点処理ユニット ２８ ブランチ処理ユニット ３０ 取出し機構 ３２ 条件レジスタ ３４ メモリ管理ユニット ３６ メモリ待ち行列 ４０ 変換索引バッファ ４２ ＰＴＥ変換機構 ５０ ページ・テーブル・エントリ ７０ 参照標識ビット ７２ 変更標識ビット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・エス・ミューイク アメリカ合衆国78759、テキサス州オー スチン、アヴァーストーン・ウェイ 8606 (72)発明者 リチャード・アール・エーラー アメリカ合衆国10589、ニューヨーク州 ソマーズ、ボニー・ドライブ（番地な し) (72)発明者 エドワード・ジェイ・シリヤ アメリカ合衆国78759、テキサス州オー スチン、ピレニーズ 11509 (56)参考文献 特開 平２−162439（ＪＰ，Ａ) 特開 平４−306750（ＪＰ，Ａ)

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】システム・メモリと、それぞれ複数の命令
    を実行し、読取りおよび書込み動作を実行するための複
    数の処理装置を含む、バスを介して結合された複数のプ
    ロセッサと、有効アドレスをシステム・メモリ内の実メ
    モリ・アドレスに変換する、関連する変換索引バッファ
    （ＴＬＢ）とを有する、マルチプロセッサ・コンピュー
    タ・システムのメモリの並行性を増大する方法であっ
    て、 それぞれ複数の個別にアクセス可能なフィールドを含む
    複数のエントリを有するメモリ・マップ・テーブルを前
    記システム・メモリ内に提供するステップと、 前記各メモリ・マップ・テーブル・エントリ内に特定の
    システム・メモリ位置の有効アドレスおよび関連する実
    メモリ・アドレスを記憶するステップと、 前記各メモリ・マップ・テーブル・エントリ内の、前記
    複数の個別にアクセス可能なフィールドのうちの第１の
    フィールド内に、特定のシステム・メモリ位置が読取り
    または書込み動作のためにアクセスされたか否かを示す
    参照標識を記憶するステップと、 前記各メモリ・マップ・テーブル・エントリ内の、前記
    複数の個別にアクセス可能なフィールドのうちの第２の
    フィールド内に、特定のシステム・メモリ位置が書込み
    動作によって修正されたか否かを示す変更標識を記憶す
    るステップとを含み、 前記複数のプロセッサが前記参照標識および変更標識に
    同時にアクセスしてそれらを更新できる方法。
  2. 【請求項２】それぞれ複数の個別にアクセス可能なフィ
    ールドを含む複数のエントリを有するメモリ・マップ・
    テーブルを前記システム・メモリ内に提供するステップ
    が、それぞれ個別にアクセス可能な８ビット・フィール
    ドを４個含む複数の３２ビット・メモリ・マップ・テー
    ブル・エントリを提供するステップを含む請求項１に記
    載の、マルチプロセッサ・コンピュータ・システムのシ
    ステム・メモリの並行性を増大する方法。
  3. 【請求項３】前記各メモリ・マップ・テーブル・エント
    リ内の前記複数の個別にアクセス可能なフィールドのう
    ちの第１のフィールド内に参照標識を記憶するステップ
    が、該参照標識を記憶するために参照標識ビットを使用
    することを特徴とする請求項１に記載の、マルチプロセ
    ッサ・コンピュータ・システムのシステム・メモリの並
    行性を増大する方法。
  4. 【請求項４】前記各メモリ・マップ・テーブル・エント
    リ内の前記複数の個別にアクセス可能なフィールドのう
    ちの第２のフィールド内に変更標識を記憶するステップ
    が、該変更標識を記憶するために変更標識ビットを使用
    することを特徴とする請求項１に記載の、マルチプロセ
    ッサ・コンピュータ・システムのシステム・メモリの並
    行性を増大する方法。
  5. 【請求項５】システム・メモリと、それぞれ複数の命令
    を実行し、読取りおよび書込み動作を実行するための複
    数の処理装置を含む、バスを介して結合された複数のプ
    ロセッサと、有効アドレスをシステム・メモリ内の実メ
    モリ・アドレスに変換する、関連する変換索引バッファ
    （ＴＬＢ）とを有する、マルチプロセッサ・コンピュー
    タ・システムのメモリの並行性を増大するシステムであ
    って、 それぞれ複数の個別にアクセス可能なフィールドを含む
    複数のエントリを含むメモリ・マップ・テーブルと、 前記各メモリ・マップ・テーブル・エントリ内に記憶さ
    れた特定のシステム・メモリ位置の有効アドレスおよび
    関連する実メモリ・アドレスと、 前記各メモリ・マップ・テーブル・エントリ内の、前記
    複数の個別にアクセス可能なフィールドのうちの第１の
    フィールド内に記憶され、特定のシステム・メモリ位置
    が読取りまたは書込み動作のためにアクセスされたか否
    かを示す参照標識と、 前記各メモリ・マップ・テーブル・エントリ内の、前記
    複数の個別にアクセス可能なフィールドのうちの第２の
    フィールド内に記憶され、特定のシステム・メモリ位置
    が書込み動作によって修正されたか否かを示す変更標識
    とを備え、 前記複数のプロセッサが前記参照標識および変更標識に
    同時にアクセスしてそれらを更新できるシステム。
  6. 【請求項６】前記複数のメモリ・マップ・テーブル・エ
    ントリがそれぞれ、それぞれ個別にアクセス可能な８ビ
    ット・フィールドを４個含む複数の３２ビット・メモリ
    ・マップ・テーブル・エントリを備える請求項５に記載
    の、マルチプロセッサ・コンピュータ・システムのシス
    テム・メモリの並行性を増大するシステム。
  7. 【請求項７】前記参照標識が、単一の参照標識ビットを
    含む請求項５に記載の、マルチプロセッサ・コンピュー
    タ・システムのシステム・メモリの並行性を増大するシ
    ステム。
  8. 【請求項８】前記変更標識が、単一の変更標識ビットを
    含む請求項５に記載の、マルチプロセッサ・コンピュー
    タ・システムのシステム・メモリの並行性を増大するシ
    ステム。
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