JPH0736170B2 - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH0736170B2 JPH0736170B2 JP3096194A JP9619491A JPH0736170B2 JP H0736170 B2 JPH0736170 B2 JP H0736170B2 JP 3096194 A JP3096194 A JP 3096194A JP 9619491 A JP9619491 A JP 9619491A JP H0736170 B2 JPH0736170 B2 JP H0736170B2
- Authority
- JP
- Japan
- Prior art keywords
- page
- processor
- cache
- processors
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/68—Details of translation look-aside buffer [TLB]
- G06F2212/682—Multiprocessor TLB consistency
Landscapes
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、固有のキャッシュおよ
びアドレス変換バッファを各別に有するとともに、ペー
ジテーブルを共有した複数のプロセッサを備えたマルチ
プロセッサシステムに関するものである。
びアドレス変換バッファを各別に有するとともに、ペー
ジテーブルを共有した複数のプロセッサを備えたマルチ
プロセッサシステムに関するものである。
【０００２】
【従来の技術】最近の計算機は、ますます複雑な計算処
理などに用いられるようになっており、これら要求に対
応できるものとして、複数のマルチプロセッサを有する
マルチプロセッサシステムが実用化されている。
理などに用いられるようになっており、これら要求に対
応できるものとして、複数のマルチプロセッサを有する
マルチプロセッサシステムが実用化されている。
【０００３】しかして、このようなマルチプロセッサシ
ステムでは、各プロセッサにそれぞれ固有のキャッシュ
とアドレス変換部を有している。この場合、アドレス変
換部は、ページ単位で論理アドレスを物理アドレスに変
換するもので、アドレス変換を効率よく行うために、ア
ドレス変換バッファ（以下、ＴＬＢと呼ぶ）とページ先
頭アドレスを引くテーブルとしてのページテーブルを有
している。
ステムでは、各プロセッサにそれぞれ固有のキャッシュ
とアドレス変換部を有している。この場合、アドレス変
換部は、ページ単位で論理アドレスを物理アドレスに変
換するもので、アドレス変換を効率よく行うために、ア
ドレス変換バッファ（以下、ＴＬＢと呼ぶ）とページ先
頭アドレスを引くテーブルとしてのページテーブルを有
している。
【０００４】ところで、ＴＬＢを有する単一プロセッサ
システムでは、ページフォールトによって新たなページ
が必要になり、その結果としてページを追い出すとき、
そのページに対してアクセスがありＴＬＢがエントリと
してそのページに対応するページテーブルエントリを保
持している場合にＴＬＢを無効化する必要がある。一
方、キャッシュブロックの一貫性をコピーバック方式で
保つシステムでも、ページフォールトによりあるページ
を追い出すとき、そのページに対してアクセスがありキ
ャッシュがブロックとして追い出すページに含まれる場
合は、キャッシュを無効化する必要がある。この場合、
ページ内のエントリに対して書き込みがあったときは、
キャッシュの無効化に先立ちコピーバックを行う必要が
あり、書き込みがなかった場合にはコピーバックする必
要はなく無効化だけを行えばよい。
システムでは、ページフォールトによって新たなページ
が必要になり、その結果としてページを追い出すとき、
そのページに対してアクセスがありＴＬＢがエントリと
してそのページに対応するページテーブルエントリを保
持している場合にＴＬＢを無効化する必要がある。一
方、キャッシュブロックの一貫性をコピーバック方式で
保つシステムでも、ページフォールトによりあるページ
を追い出すとき、そのページに対してアクセスがありキ
ャッシュがブロックとして追い出すページに含まれる場
合は、キャッシュを無効化する必要がある。この場合、
ページ内のエントリに対して書き込みがあったときは、
キャッシュの無効化に先立ちコピーバックを行う必要が
あり、書き込みがなかった場合にはコピーバックする必
要はなく無効化だけを行えばよい。
【０００５】そこで、従来では、図５に示すようにペー
ジテーブルエントリにページ先頭アドレス１、その他の
制御情報２とともに、ページの有効／無効を表すビット
３、参照ビット４、書き込みビット５を設け、参照ビッ
ト４によりページがアクセスされたか否かの状態を表
し、書き込みビット５によりページのエントリーに書き
込みがあったか否かの状態を表すようになっている。
ジテーブルエントリにページ先頭アドレス１、その他の
制御情報２とともに、ページの有効／無効を表すビット
３、参照ビット４、書き込みビット５を設け、参照ビッ
ト４によりページがアクセスされたか否かの状態を表
し、書き込みビット５によりページのエントリーに書き
込みがあったか否かの状態を表すようになっている。
【０００６】従って、ページを追い出す際には、ページ
テーブルエントリ中の参照ビットの状態を参照し、この
ビットが立っている「１」のときのみ、プロセッサに対
して割り込みをかけてページの入れ替えを通知するとと
もに、ＴＬＢを無効化することが行われ、一方、キャッ
シュの一貫性をコピーバック方式で保つシステムでは、
書き込みビットが立っている「１」ときにキャッシュの
内容がメモリにフラッシュされた後、そのページが追い
出される。これら参照ビットおよび書き込みビットを利
用することでページ入れ替えに際して、メモリ階層間の
一貫性が保たれる。
テーブルエントリ中の参照ビットの状態を参照し、この
ビットが立っている「１」のときのみ、プロセッサに対
して割り込みをかけてページの入れ替えを通知するとと
もに、ＴＬＢを無効化することが行われ、一方、キャッ
シュの一貫性をコピーバック方式で保つシステムでは、
書き込みビットが立っている「１」ときにキャッシュの
内容がメモリにフラッシュされた後、そのページが追い
出される。これら参照ビットおよび書き込みビットを利
用することでページ入れ替えに際して、メモリ階層間の
一貫性が保たれる。
【０００７】このような参照ビットおよび書き込みビッ
トを利用する考えは、マルチプロセッサシステムにおい
ても採用されており、図５に示したと同様にして、参照
ビット４、書き込みビット５が１ビットずつ設けられて
いる。この場合、ページテーブルは複数のプロセッサで
共有されていて、あるページに対応するページテーブル
エントリ中の参照ビットが立つのは、いずれかのプロセ
ッサがそのページを参照したときであり、書き込みビッ
トが立つのは、いずれかのプロセッサがそのページに書
き込みをしたときである。
トを利用する考えは、マルチプロセッサシステムにおい
ても採用されており、図５に示したと同様にして、参照
ビット４、書き込みビット５が１ビットずつ設けられて
いる。この場合、ページテーブルは複数のプロセッサで
共有されていて、あるページに対応するページテーブル
エントリ中の参照ビットが立つのは、いずれかのプロセ
ッサがそのページを参照したときであり、書き込みビッ
トが立つのは、いずれかのプロセッサがそのページに書
き込みをしたときである。
【０００８】ところが、ページテーブルを複数のプロセ
ッサで共用しているために、あるプロセッサがページ入
れ替えしてページテーブルを書き替えたとすると、他の
すべてのプロセッサにページを追い出したことを通知し
て、ＴＬＢまたはキャッシュを無効化するかどうかを、
これらプロセッサに判断してもらう必要がある。
ッサで共用しているために、あるプロセッサがページ入
れ替えしてページテーブルを書き替えたとすると、他の
すべてのプロセッサにページを追い出したことを通知し
て、ＴＬＢまたはキャッシュを無効化するかどうかを、
これらプロセッサに判断してもらう必要がある。
【０００９】このことは、ページ追い出しの場合には、
そのページにアクセスしていないプロセッサに対しても
割り込みをかけることになるため、そのプロセッサの割
り込みのためにに無駄な時間を費やさなければならず、
ページ入れ替えの際のオーバヘッドが大きくなる欠点が
あった。
そのページにアクセスしていないプロセッサに対しても
割り込みをかけることになるため、そのプロセッサの割
り込みのためにに無駄な時間を費やさなければならず、
ページ入れ替えの際のオーバヘッドが大きくなる欠点が
あった。
【００１０】
【発明が解決しようとする課題】このように従来のマル
チプロセッサシステムでは、ページテーブルを複数のプ
ロセッサで共用していることから、あるプロセッサがペ
ージ入れ替えしてページテーブルを書き替えると、他の
すべてのプロセッサにページについてＴＬＢまたはキャ
ッシュを無効化するかどうかを判断してもらう必要が生
じ、このため各プロセッサの割り込みのためにに無駄な
時間を費やさなければならず、ページ入れ替えの際のオ
ーバヘッドが大きくなる問題点があった。
チプロセッサシステムでは、ページテーブルを複数のプ
ロセッサで共用していることから、あるプロセッサがペ
ージ入れ替えしてページテーブルを書き替えると、他の
すべてのプロセッサにページについてＴＬＢまたはキャ
ッシュを無効化するかどうかを判断してもらう必要が生
じ、このため各プロセッサの割り込みのためにに無駄な
時間を費やさなければならず、ページ入れ替えの際のオ
ーバヘッドが大きくなる問題点があった。
【００１１】本発明は、上記事情に鑑みてなされたもの
で、ページ入れ替えの際の無駄な割り込み処理を省くこ
とができ、割り込み処理の際のオーバヘッドを低減でき
るマルチプロセッサシステムを提供することを目的とす
る。
で、ページ入れ替えの際の無駄な割り込み処理を省くこ
とができ、割り込み処理の際のオーバヘッドを低減でき
るマルチプロセッサシステムを提供することを目的とす
る。
【００１２】
【００１３】本発明は、固有のキャッシュ及びアドレス
変換バッファを各別に有するとともに、ページテーブル
を共有した複数のプロセッサを備え、且つ上記キャッシ
ュの一貫性をコピーバックにより保つようにしたマルチ
プロセッサシステムであって、上記ページテーブルのペ
ージテーブルエントリ中に、複数のプロセッサに対応さ
せてそのページを参照したか否かを示す参照ビットとそ
のページに書き込みをしたか否かを示す書き込みビット
をそれぞれ設け、ページ入れ替えの際、対応する参照ビ
ットの立っているプロセッサに割り込みをかけ、このプ
ロセッサに対応するキャッシュ及びアドレス変換バッフ
ァの無効化を指示するとともに、前記割り込みをかけら
れたプロセッサのうち対応する書き込みビットの立って
いるプロセッサに対応するキャッシュのコピーバックを
指示するように構成している。
変換バッファを各別に有するとともに、ページテーブル
を共有した複数のプロセッサを備え、且つ上記キャッシ
ュの一貫性をコピーバックにより保つようにしたマルチ
プロセッサシステムであって、上記ページテーブルのペ
ージテーブルエントリ中に、複数のプロセッサに対応さ
せてそのページを参照したか否かを示す参照ビットとそ
のページに書き込みをしたか否かを示す書き込みビット
をそれぞれ設け、ページ入れ替えの際、対応する参照ビ
ットの立っているプロセッサに割り込みをかけ、このプ
ロセッサに対応するキャッシュ及びアドレス変換バッフ
ァの無効化を指示するとともに、前記割り込みをかけら
れたプロセッサのうち対応する書き込みビットの立って
いるプロセッサに対応するキャッシュのコピーバックを
指示するように構成している。
【００１４】
【作用】この結果、本発明によれば、ページの入れ替え
の際に、対応する参照ビットと書き込みビットが立って
いるプロセッサに対して割り込みをかけるとともに、こ
のプロセッサに対応するキャッシュの一貫性を保つため
のコピーバックおよび無効化を指示でき、対応する参照
ビットのみが立っているプロセッサに対応するキャッシ
ュの無効化を指示することができ、ページ入れ替えの際
のプロセッサに対する無駄な割り込み処理を省くことん
ができる。
の際に、対応する参照ビットと書き込みビットが立って
いるプロセッサに対して割り込みをかけるとともに、こ
のプロセッサに対応するキャッシュの一貫性を保つため
のコピーバックおよび無効化を指示でき、対応する参照
ビットのみが立っているプロセッサに対応するキャッシ
ュの無効化を指示することができ、ページ入れ替えの際
のプロセッサに対する無駄な割り込み処理を省くことん
ができる。
【００１５】
【実施例】以下、本発明の一実施例を図面に従い説明す
る。
る。
【００１６】図１は、本発明が適用されるマルチプロセ
ッサシステムを示すものである。図において、１１1 、
１１2 、１１3 は複数のプロセッサで、これらプロセッ
サ１１1 、１１2 、１１3 は、それぞれ固有のキャッシ
ュ１２1 、１２2 、１２3 および固有のＴＬＢ１３1 、
１３2 、１３3 を有している。
ッサシステムを示すものである。図において、１１1 、
１１2 、１１3 は複数のプロセッサで、これらプロセッ
サ１１1 、１１2 、１１3 は、それぞれ固有のキャッシ
ュ１２1 、１２2 、１２3 および固有のＴＬＢ１３1 、
１３2 、１３3 を有している。
【００１７】そして、各キャッシュ１２1 、１２2 、１
２3 およびＴＬＢ１３1 、１３2 、１３3 は、ネットワ
ーク１４により主記憶部１５に結合している。
２3 およびＴＬＢ１３1 、１３2 、１３3 は、ネットワ
ーク１４により主記憶部１５に結合している。
【００１８】主記憶部１５は、ページテーブル１５１を
有している。この場合、ページテーブル１５１には、図
２に示すページテーブルエントリ１５２を有している。
有している。この場合、ページテーブル１５１には、図
２に示すページテーブルエントリ１５２を有している。
【００１９】ページテーブルエントリ１５２は、ページ
先頭アドレス１５２１、その他の制御情報１５２２とと
もに、ページの有効／無効を表すビット１５２３、参照
ビット１５２４ａ、１５２４ｂ、１５２４ｃ、書き込み
ビット１５２５ａ、１５２５ｂ、１５２５ｃを設けてい
る。この場合、参照ビット１５２４ａ、１５２４ｂ、１
５２４ｃは、それぞれプロセッサ１１1 、１１2 、１１
3 に対応して、そのページを参照したか否かを表し、書
き込みビット１５２５ａ、１５２５ｂ、１５２５ｃは、
それぞれプロセッサ１１1 、１１2 、１１3 に対応し
て、そのページのエントリに書き込みがあったか否かを
表すようにしている。
先頭アドレス１５２１、その他の制御情報１５２２とと
もに、ページの有効／無効を表すビット１５２３、参照
ビット１５２４ａ、１５２４ｂ、１５２４ｃ、書き込み
ビット１５２５ａ、１５２５ｂ、１５２５ｃを設けてい
る。この場合、参照ビット１５２４ａ、１５２４ｂ、１
５２４ｃは、それぞれプロセッサ１１1 、１１2 、１１
3 に対応して、そのページを参照したか否かを表し、書
き込みビット１５２５ａ、１５２５ｂ、１５２５ｃは、
それぞれプロセッサ１１1 、１１2 、１１3 に対応し
て、そのページのエントリに書き込みがあったか否かを
表すようにしている。
【００２０】次に、以上のように構成した実施例の動作
を説明する。
を説明する。
【００２１】いま、一例として、あるページに対してプ
ロセッサ１１1 が参照し、プロセッサ１１2 が書き込み
をした後、プロセッサ１１3 がそのページを参照するこ
となくページの追い出しを行う場合を説明する。
ロセッサ１１1 が参照し、プロセッサ１１2 が書き込み
をした後、プロセッサ１１3 がそのページを参照するこ
となくページの追い出しを行う場合を説明する。
【００２２】この場合、ページを追い出す直前のページ
テーブルエントリ１５２でのビット状態は、図２に示す
ように参照ビット１５２４ａ、１５２４ｂは「１」、１
５２４ｃは「０」となり、また、書き込みビット１５２
５ａ、１５２５ｃは「０」、１５２５ｂは「１」となっ
ている。
テーブルエントリ１５２でのビット状態は、図２に示す
ように参照ビット１５２４ａ、１５２４ｂは「１」、１
５２４ｃは「０」となり、また、書き込みビット１５２
５ａ、１５２５ｃは「０」、１５２５ｂは「１」となっ
ている。
【００２３】この状態から、ページを追い出すときに行
うプロセッサへの割り込みを考える。この場合、図３の
フローチャートにおいて、プロセッサ１１1 〜１１3 を
表わすｉを０に初期化し（ステップＳ１）、次いで、ｉ
を＋１してプロセッサ１１1を特定する（ステップＳ
２）。
うプロセッサへの割り込みを考える。この場合、図３の
フローチャートにおいて、プロセッサ１１1 〜１１3 を
表わすｉを０に初期化し（ステップＳ１）、次いで、ｉ
を＋１してプロセッサ１１1を特定する（ステップＳ
２）。
【００２４】次に、ｉ＞ｎ（プロセッサの数＝３）を判
断するが（ステップＳ３）、ここではＮＯなので、プロ
セッサ１１1 に対応する参照ビット１５２４ａを参照す
る（ステップＳ４）。この場合、参照ビット１５２４ａ
は「１」なので、ＹＥＳと判断され、プロセッサ１１1
へ割り込みをかける（ステップＳ５）。
断するが（ステップＳ３）、ここではＮＯなので、プロ
セッサ１１1 に対応する参照ビット１５２４ａを参照す
る（ステップＳ４）。この場合、参照ビット１５２４ａ
は「１」なので、ＹＥＳと判断され、プロセッサ１１1
へ割り込みをかける（ステップＳ５）。
【００２５】次いで、プロセッサ１１1 に対応する書き
込みビット１５２５ａを参照する（ステップＳ６）。こ
の場合、書き込みビット１５２５ａは「０」なので、Ｎ
Ｏと判断される。これにより、プロセッサ１１1 の固有
のキャッシュ１２1 とＴＬＢ１３1 の無効化を行う（ス
テップＳ８）。
込みビット１５２５ａを参照する（ステップＳ６）。こ
の場合、書き込みビット１５２５ａは「０」なので、Ｎ
Ｏと判断される。これにより、プロセッサ１１1 の固有
のキャッシュ１２1 とＴＬＢ１３1 の無効化を行う（ス
テップＳ８）。
【００２６】次に、ｉを＋１してプロセッサ１１2 を特
定する（ステップＳ２）。そして、上述したと同様な動
作が繰り返されるが、ここでも、プロセッサ１１2 に対
応する参照ビット１５２４ｂは「１」なので、プロセッ
サ１１2 へ割り込みをかける（ステップＳ５）。一方、
プロセッサ１１2 に対応する書き込みビット１５２５ａ
は「１」なので、プロセッサ１１2 の固有のキャッシュ
１２2 の一貫性を保つためのコピーバックを行った後
（ステップＳ７）、キャッシュ１２2 とＴＬＢ１３2 の
無効化を行う（ステップＳ８）。
定する（ステップＳ２）。そして、上述したと同様な動
作が繰り返されるが、ここでも、プロセッサ１１2 に対
応する参照ビット１５２４ｂは「１」なので、プロセッ
サ１１2 へ割り込みをかける（ステップＳ５）。一方、
プロセッサ１１2 に対応する書き込みビット１５２５ａ
は「１」なので、プロセッサ１１2 の固有のキャッシュ
１２2 の一貫性を保つためのコピーバックを行った後
（ステップＳ７）、キャッシュ１２2 とＴＬＢ１３2 の
無効化を行う（ステップＳ８）。
【００２７】次に、ｉを＋１してプロセッサ１１3 を特
定する（ステップＳ２）。そして、上述したと同様な動
作が繰り返されるが、ここでは、プロセッサ１１3 に対
応する参照ビット１５２４ｂは「０」なので、プロセッ
サ１１3 に対しては割り込みをかけない。そして、ステ
ップＳ２に戻りｉを＋１するが、これによりｉ＞ｎがＹ
ＥＳと判断されるので（ステップＳ３）、処理を終了す
る。
定する（ステップＳ２）。そして、上述したと同様な動
作が繰り返されるが、ここでは、プロセッサ１１3 に対
応する参照ビット１５２４ｂは「０」なので、プロセッ
サ１１3 に対しては割り込みをかけない。そして、ステ
ップＳ２に戻りｉを＋１するが、これによりｉ＞ｎがＹ
ＥＳと判断されるので（ステップＳ３）、処理を終了す
る。
【００２８】したがって、このようにすればページテー
ブルエントリ１５２中の参照ビット１５２４ａ、１５２
４ｂ、１５２４ｃと書き込みビット１５２５ａ、１５２
５ｂ、１５２５ｃの状態を確認することにより、参照ビ
ットの立っているプロセッサ１１1 、１１2 に対しての
み割り込みをかけるとともに、プロセッサ１１1 にＴＬ
Ｂ１３1 とキャッシュ１２1 の無効化を行わせ、プロセ
ッサ１１2 にＴＬＢ１３2 の無効化とコピーバックを伴
うキャッシュ１２2 の無効化を行わせ、プロセッサ１１
3 に対して割り込みをかけないようにできることにな
る。この結果、すべてのプロセッサ１１1 〜１１3 に対
して割り込みをかける必要がなくなるので、ページ入れ
替えの際の無駄な割り込み処理を省くことができ、ペー
ジ入れ替えの際のオーバヘッドを低減できることにな
る。
ブルエントリ１５２中の参照ビット１５２４ａ、１５２
４ｂ、１５２４ｃと書き込みビット１５２５ａ、１５２
５ｂ、１５２５ｃの状態を確認することにより、参照ビ
ットの立っているプロセッサ１１1 、１１2 に対しての
み割り込みをかけるとともに、プロセッサ１１1 にＴＬ
Ｂ１３1 とキャッシュ１２1 の無効化を行わせ、プロセ
ッサ１１2 にＴＬＢ１３2 の無効化とコピーバックを伴
うキャッシュ１２2 の無効化を行わせ、プロセッサ１１
3 に対して割り込みをかけないようにできることにな
る。この結果、すべてのプロセッサ１１1 〜１１3 に対
して割り込みをかける必要がなくなるので、ページ入れ
替えの際の無駄な割り込み処理を省くことができ、ペー
ジ入れ替えの際のオーバヘッドを低減できることにな
る。
【００２９】ちなみに、図５に示す従来のページテーブ
ルエントリでは、参照ビット４と書き込みビット５がと
もに「１」になるので、ページを追い出すときにすべて
のプロセッサに割り込みをかけ、各プロセッサはＴＬＢ
とキャッシュの無効化の必要の有無を判断しなくてはな
らない。従って、従来の方式を上述した実施例に適用し
てみると、プロセッサ１１3 は、そのページを参照して
いないためＴＬＢおよびキャッシュの無効化を行う必要
がないにもかかわらず、プロセッサ１１3 に割り込みが
かかり、プロセッサ１１2 はその割り込み処理に無駄な
時間を費やすことになる。
ルエントリでは、参照ビット４と書き込みビット５がと
もに「１」になるので、ページを追い出すときにすべて
のプロセッサに割り込みをかけ、各プロセッサはＴＬＢ
とキャッシュの無効化の必要の有無を判断しなくてはな
らない。従って、従来の方式を上述した実施例に適用し
てみると、プロセッサ１１3 は、そのページを参照して
いないためＴＬＢおよびキャッシュの無効化を行う必要
がないにもかかわらず、プロセッサ１１3 に割り込みが
かかり、プロセッサ１１2 はその割り込み処理に無駄な
時間を費やすことになる。
【００３０】なお、本発明は、上記実施例にのみ限定さ
れず、要旨を変更しない範囲で適宜変形して実施でき
る。例えば、上述した実施例では、ページテーブルエン
トリを主記憶部のページテーブルに設けた場合を述べた
が、各プロセッサ固有のＴＬＢにページテーブルエント
リの写しを保持するようにしてもよい。この場合のペー
ジテーブルエントリは、参照ビットおよび書き込みビッ
トを自己のプロセッサに対応する１ビットだけ保持すれ
ばよい。図４は、上述したＴＬＢ１３1 に設けられるペ
ージテーブルエントリの例で、ページ先頭アドレス１３
１、その他の制御情報１３２、ページの有効／無効を表
すビット１３３とともに、プロセッサ１１1 に対応する
参照ビット１３４、書き込みビット１３５を設けるよう
になる。また、図３に示すフローチャートは、動作を説
明するために用いられるもので、これの実現には、ハー
ドウェアシステムまたは図１に示す各プロセッサ１１1
、１１2 、１１3 上のプログラムで実現可能である。
れず、要旨を変更しない範囲で適宜変形して実施でき
る。例えば、上述した実施例では、ページテーブルエン
トリを主記憶部のページテーブルに設けた場合を述べた
が、各プロセッサ固有のＴＬＢにページテーブルエント
リの写しを保持するようにしてもよい。この場合のペー
ジテーブルエントリは、参照ビットおよび書き込みビッ
トを自己のプロセッサに対応する１ビットだけ保持すれ
ばよい。図４は、上述したＴＬＢ１３1 に設けられるペ
ージテーブルエントリの例で、ページ先頭アドレス１３
１、その他の制御情報１３２、ページの有効／無効を表
すビット１３３とともに、プロセッサ１１1 に対応する
参照ビット１３４、書き込みビット１３５を設けるよう
になる。また、図３に示すフローチャートは、動作を説
明するために用いられるもので、これの実現には、ハー
ドウェアシステムまたは図１に示す各プロセッサ１１1
、１１2 、１１3 上のプログラムで実現可能である。
【００３１】
【発明の効果】本発明によれば、ページ入れ替えの際の
無駄な割り込み処理を省くことがかのとなり、割り込み
処理によるオーバヘッドを低減させることができる。
無駄な割り込み処理を省くことがかのとなり、割り込み
処理によるオーバヘッドを低減させることができる。
【図１】本発明の一実施例を示す概略的構成図。
【図２】図１の実施例に用いられるページテーブルエン
トリの一例を示す図。
トリの一例を示す図。
【図３】図１の実施例の動作を説明するためのフローチ
ャート。
ャート。
【図４】本発明の他の実施例に用いられるページテーブ
ルエントリの一例を示す図。
ルエントリの一例を示す図。
【図５】従来用いられているページテーブルエントリの
一例を示す図。
一例を示す図。
１１1 、１１2 、１１3 …プロセッサ、１２1 、１２2
、１２3 …キャッシュ、１３1 、１３2 、１３3…ＴＬ
Ｂ、１４…ネットワーク、１５…主記憶部、１５１…ペ
ージテーブル、１５２…ページテーブルエントリ。
、１２3 …キャッシュ、１３1 、１３2 、１３3…ＴＬ
Ｂ、１４…ネットワーク、１５…主記憶部、１５１…ペ
ージテーブル、１５２…ページテーブルエントリ。
Claims (1)
- 【請求項１】 固有のキャッシュ及びアドレス変換バッ
ファを各別に有するとともに、ページテーブルを共有し
た複数のプロセッサを備え、且つ上記キャッシュの一貫
性をコピーバックにより保つようにしたマルチプロセッ
サシステムにおいて、上記ページテーブルのページテー
ブルエントリ中に上記複数のプロセッサに対応させてそ
のページを参照したか否かを示す参照ビットとそのペー
ジに書き込みをしたか否かを示す書き込みビットをそれ
ぞれ設け、ページ入れ替えの際、対応する参照ビットの
立っているプロセッサに割り込みをかけ、このプロセッ
サに対応するキャッシュ及びアドレス変換バッファの無
効化を指示するとともに、前記割り込みをかけられたプ
ロセッサのうち対応する書き込みビットの立っているプ
ロセッサに対応するキャッシュのコピーバックを指示す
ることを特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096194A JPH0736170B2 (ja) | 1991-04-03 | 1991-04-03 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096194A JPH0736170B2 (ja) | 1991-04-03 | 1991-04-03 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04306750A JPH04306750A (ja) | 1992-10-29 |
| JPH0736170B2 true JPH0736170B2 (ja) | 1995-04-19 |
Family
ID=14158494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096194A Expired - Lifetime JPH0736170B2 (ja) | 1991-04-03 | 1991-04-03 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736170B2 (ja) |
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-
1991
- 1991-04-03 JP JP3096194A patent/JPH0736170B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04306750A (ja) | 1992-10-29 |
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