JPH0340046A - キャッシュメモリ制御方式および情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マルチプロセッサシステムを採用する情報処
理装置に関し、特に、キャッシュメモリのデータの更新
の制御に関するものである。

［従来の技術］ キャッシュメモリ制御方式は、一般的にストアスルー制
御方式とストアイン制御方式に大別される。

ストアスルー制御方式とは、主記憶への書込み要求が発
生すると、キャッシュメモリと主記憶の双方を逐次更新
していく制御方式であり、ストアイン制御方式は、書込
み要求発生時には、キャッシュのみを更新しておき、主
記憶の更新は後にまとめて書き戻す制御方式である。

データ処理装置等が、キャッシュメモリ制御方式を用い
る際、ストアスルー制御方式を採用するか、ストアイン
制御方式を採用するかは、データ処理装置の論理方式の
大きな決定要因となり、また、その性能をも大きく左右
する。

７ ストアスルー制御方式とストアイン制御方式の優劣につ
いては、例えば、コンピユーテイング・サーベイズ、１
４巻３号、１９８２年９月号、第５００頁から５０２頁
（Ｃｏｍｐｕｔｉｎｇ　５ｕｒｒｅｙｓ　Ｖｏｌ、１４
　Ｎａ　３゜Ｓｅｐ、１９８２　ｐｐ５００−５０２）
において論じられているさらに、一般にストアスルー制
御方式に比べてストアイン制御方式は、制御が複雑でハ
ードウェア量が増大する欠点があるが、主記憶との転送
回数を低減することが可能となるため、１台の主記憶装
置を後続のプロセッサで共有する密結合マルチプロセッ
サ等に適しているとされている。

［発明が解決しようとする課題］ １台の主記憶装置を、ストアイン制御方式を採用したキ
ャッシュメモリを備える複数台のプロセッサで共有する
マルチプロセッサシステムにおいて、主記憶のある領域
が共有データ領域として使用されるケースについて考え
る。

１台目のプロセッサが、この領域をキャッシュメモリに
読み込み、キャッシュメモリ上で書込みを行なうと、最
新のデータは１台目のプロセッサ８− のキャッシュメモリのみに存在することになる。

ここで、２台目のデータ処理装置がこの領域をアクセス
すると、主記憶のデータは、書き込み前の古いデータで
あるため１台目のアクセスのキャッシュメモリにあるデ
ータを、主記憶に書き戻してから、２台目のデータ処理
装置が自身のバッファ記憶に登録する必要がある。

このバッファ記憶データの主記憶への書き戻しはライト
バックと呼ばれ、ストアイン制御方式の避けられないオ
ーバーヘッドである。

共有データ領域のように複数のデータ処理装置間に共有
されるデータは、このライトバックが多発するため、前
記オーバーヘッドが増大し、システムの性能が低下する
という問題点があった。

一方、ストアスルー制御方式のバッファ記憶を具備する
データ処理装置が、たとえば−台の主記憶装置に複数台
接続されるマルチプロセッサシステムにおける、ある特
定のジョブやタスクが専有して使用する固有データ領域
について考える。この領域は、そのジョブが特定のデー
タ処理装置で走行している間は、そのデータ処理装置内
のバッファ記憶にのみ存在すれば充分であるにもかかわ
らず、書込みが発生する毎に主記憶データを更新するた
め主記憶転送量を増大させ、システムの性能を低下させ
てしまう問題があった。

以上のように、両方式とも、不適当な状況下においては
、システムの性能を低下させてしまう。

本発明の目的は、マルチプロセッサシステムを採用する
情報処理装置において、状況に応じた制御を行えるキャ
ッシュメモリ制御方式、および、情報処理装置を提供す
ることを目的とする。

［課題を解決するための手段］ 前記目的を達成するために、本発明は、キャッシュメモ
リとキャッシュメモリを介して記憶データにアクセスす
るプロセッサとを含む２以上のプロセッサユニットと、
主記憶装置と、を有する情報処理装置において、 制御対象データに関連した情報より状況を把握し、スト
アスルー方式とストアイン方式とを、制御対象データに
応じて切り替えることにより、状１− 況に応じた制御を行うキャッシュメモリ制御方式を提供
する。

また、前記目的達成のために、本発明は、キャッシュメ
モリとキャッシュメモリを介して記憶データにアクセス
するプロセッサとを含む１以上のプロセッサユニットと
、主記憶装置と、を有する情報処理装置であって、 前記プロセッサは、記憶データの種別にあらかじめ付与
したストアインもしくはストアスルーの属性を、書き込
む記憶データにつき判別する手段と、判別した記憶デー
タの種別の属性がストアインである場合にストアイン方
式で記憶データを書き込む手段と、判別した記憶データ
の種別の属性がストアスルーである場合にストアスルー
方式で記憶データを書き込む手段と、を有することを特
徴とする情報処理装置を提供する。

また、本発明は、キャッシュメモリとキャッシュメモリ
を介して記憶データにアクセスするプロセッサとを含む
１以上のプロセッサユニットと、主記憶装置と、を有す
る情報処理装置において、前記プロセッサに、書き込む
データの属する記憶空間上の領域にあらかじめ付与した
ストアインもしくはストアスルー属性を、書き込む記憶
データの記憶領域につき判別する手段と、判別した記憶
データの記憶領域の属性が、ストアインである場合にス
トアイン方式で記憶データを書き込む手段と、判別した
記憶データの記憶領域の属性が、ストアスルーである場
合にストアスルー方式で記憶データを書き込む手段を備
えたものである。

また、前記目的を達成するために、本発明は、ブロック
単位にデータを保持するキャッシュメモリと、キャッシ
ュメモリに保持されているデータの主記憶装置を含む記
憶空間における実アドレスをブロック単位に管理するバ
ッファアドレスアレイ部と、キャッシュメモリを介して
記憶データにアクセスするプロセッサとを含む１以上の
プロセッサユニットと、主記憶装置と、を有する情報処
理装置であって、 前記バッファアドレスアレイ部は、ブロック単位にスト
アインまたはストアスルーの記憶データの属性を示す識
別子を設定する領域を備え、前記プロセッサは、主記憶
のデータのキャッシュメモリへの読み込み時に、前記識
別子設定領域に識別子を設定する設定手段と、記憶デー
タの書き込み時に、そのデータの属するブロックの前記
識別子がストアインの属性を示すか、ストアスルーの属
性を示すか判別する手段と、判別した記憶データの属す
るブロックの識別子が、ストアインの属性を示す場合に
ストアイン方式で記憶データを書き込む手段と、判別し
た記憶データの属するブロックの属性が、ストアスルー
である場合にストアスルー方式で記憶データを書き込む
手段と、を有することを特徴とする情報処理装置を提供
する。

なお、前記設定手段は、キャッシュメモリへ主記憶から
読み込むデータがプログラムを構成するデータか否か判
定する判定部と、読み込むデータがプログラムを構成す
るデータである場合に、そのデータが属するブロックの
前記識別子設定領域に識別子をストアスルーの属性を示
すように設定し、読み込むデータがプログラムを構成す
るデータでない場合に、そのデータが属するブロックの
前記識別子設定領域に識別子をストアインの属性を示す
ように設定する設定部と、がら構成されるのが望ましい
。

また、本発明は、ページを用いて仮想空間を指定する多
重仮想記憶方式を採用する前記情報処理装置であって、 ページエントリテーブルに各ページ毎に、ストアインま
たはストアスルーの属性を示す識別符号を備え、前記設
定手段は、キャッシュメモリへ主記憶から読み込むデー
タを要求した命令が指定したページのページエントリテ
ーブルによる実アドレス変換時に、あわせて、該ページ
の前記識別符号の示す属性を、前記バッファアドレスア
レイの該ページに対応するブロックの識別子設定領域に
設定する設定部から構成されることを特徴とする情報処
理装置を提供する。

また、多重仮想記憶方式を採用する前記情報処理装置に
おいて、前記設定手段に、キャッシュメモリへ主記憶か
ら読み込むデータを要求した命令が、仮想記憶空間上に
おいての共有セグメントからのデータを要求する命令か
否か判定する判定部と、共有セグメントからのデータを
要求する命令である場合に、そのデータが属するブロッ
クの前記識別子設定領域に識別子をストアスルーの属性
を示すように設定し、共有セグメントからのデータを要
求する命令でない場合に、そのデータが属するブロック
の前記識別子設定領域に識別子をストアインの属性を示
すように設定する設定部と、を備えたものをも提供する
。

また、さらに、多重仮想記憶方式を採用する前記情報処
理装置において、前記設定手段に、キャッシュメモリへ
主記憶から読み込むデータを要求した命令が、仮想記憶
空間上においてのプライマリ空間からのデータを要求す
る命令か否か、プログラムステータスレジスタを参照し
て判定する判定部と、プライマリ空間からのデータを要
求する命令である場合に、そのデータが属するブロック
の前記識別子設定領域に識別子をストアスルーの１５ 属性を示すように設定し、プライマリ空間からのデータ
を要求する命令でない場合に、そのデータが属するブロ
ックの前記識別子設定領域に識別子をストアインの属性
を示すように設定する設定部と、を備えたものをも提供
する。

さらに、本発明は、前記目的達成のために、前記バッフ
ァアドレスアレイ部を有する情報処理装置の主記憶装置
に、前記各プロセッサユニットのキャッシュメモリ毎に
データ保持状態をブロック単位に、そのブロックのスト
アインまたはストアスルーの属性を含め管理するフロン
トアドレスアレイと、属性ストアインで１のプロセッサ
ユニットのキャッシュメモリに読み込まれている主記憶
上における１のブロックが、他のプロセッサユニットの
キャッシュメモリに読み込まれないよう、前記フロント
アドレスアレイを参照して制御する手段と、１のプロセ
ッサユニットのキャッシュメモリに読み込まれているブ
ロックに対応する主記憶上のブロックに、他のプロセッ
サユニットより書き込みが行われた場合に、１のプロセ
ッサユニ１６ ツトのキャッシュメモリに読み込まれているブロックを
無効とするよう前記フロントアドレスアレイを参照して
制御する手段と、を備えたものである。

［作用コ 本発明によれば、情報処理装置において、キャッシュメ
モリにおける各制御対象データは、概制御対象データに
関連した情報に基づき定められた、ストアスルー、また
は、ストアインの方式で各々制御される。

次に、本発明に係る情報処理装置のｌ態様の作用として
、ブロック単位にデータを保持するキャッシュメモリと
、キャッシュメモリに保持されているデータの主記憶装
置を含む記憶空間における実アドレスをブロック単位に
管理するバッファアドレスアレイ部と、キャッシュメモ
リを介して記憶データにアクセスするプロセッサとを含
む１以上のプロセッサユニットと、主記憶装置と、を有
する多重仮想記憶方式を採用する情報処理装置を例にと
り説明する。

プロセッサの設定手段は、主記憶のデータのキャッシュ
メモリへの読み込み時に、そのデータの他のプロッセサ
ユニットとの共用の可能性を、そのデータがプログラム
を構成するものかどうか、のデータの属するページのペ
ージエントリの識別符号がストアスルーを示しているか
どうか、そのプロッセサユニットとの共有セグメントの
ものかどうか、プライマリ空間のものかどうか等により
調べ、共用の可能性が高い場合には、アドレスバッファ
アレイの識別子をストアスルーに設定する。

そうでない場合は、ストアインに設定する。

そして、記憶データの書き込み時に、そのデータの属す
るブロックの前記識別子がストアインの属性を示すか、
ストアスルーの属性を示すか判別し、判別した記憶デー
タの属するブロックの識別子が、ストアインの属性を示
す場合にストアイン方式で記憶データを書き込み、判別
した記憶データの属するブロックの属性が、ストアスル
ーである場合にストアスルー方式で記憶データを、書き
込む。

主記憶装置は、プロセッサユニットより読み込み要求が
あった場合、フロントアドレスアレイを参照し、要求の
あったブロックが、属性ストアインで他のプロセッサユ
ニットのキャッシュメモリに読み込まれているかどうか
調べる。

読み込まれている場合には、読み込まれているブロック
の書き戻しを要求する等の方法により、属性ストアイン
で１のプロセッサユニットのキャッシュメモリに読み込
まれている主記憶上における１のブロックが、他のプロ
セッサユニットのキャッシュメモリに読み込まれないよ
う制御する。

また、主記憶装置は、主記憶上のブロックに、プロセッ
サユニットより書き込みが行われた場合に、フロントア
ドレスアレイを参照し、そのブロックが、他のプロセッ
サユニット−のキャッシュメモリに読み込まれているか
どうかを調べる。他のプロセッサユニットのキャッシュ
メモリに読み込まれている場合には、その読み込んでい
るブロックを無効とするよう当該他のプロセッサユニッ
トに指示する。

１９− ［実施例］ 以下、本発明の一実施例を図面を用いて詳細に説明する
。

まず、本発明の第１の実施例を説明する。

第１図は、本実施例に係る情報処理装置の構成を示す説
明図である。本実施例に係る情報処理装置においては、
２台のプロセッサユニットが主記憶制御装置を介して１
台の主記憶装置を共有している、 図中、１．２はプロセッサユニット、ｌｌａ、１１ｂは
キャッシュメモリ、６ａ、６ｂはキャッシュメモリｌｌ
ａ、ｌｌｂに保持されているデータをブロック単位に管
理するバッファアドレスアレイである。

バッファアドレスアレイ６ａ、１６ｂは、ブロック毎に
、ブロックの有効を示すバリッドビット（Ｖビット）７
ａ、７ｂと、ブロックのストアスルーとストアインの属
性を示すストアインフラグ（Ｆビット）８ａ、８ｂと、
ストアイン制御時、バッファ記憶デー９部１１ａ、ｌｌ
ｂに保持して２０− いるブロックデータ１２ａ、１２ｂが書き替られたこと
を示すダーティ−ビット（Ｄビット）９ａ、９ｂと、ブ
ロック実ア１くレス１０ａ、１０ｂを記憶する。

４は主記憶制御装置、２０ａ、２０ｂは接続されている
処理装置ごとにバップア記憶の保持状態を管理するフロ
ントアドレスアレイである。

フロントアドレスアレイ２０ａ、２０ｂはバッファアド
レスアレイ６ａ、６ｂと、はぼ同様の構成になっており
、バリッドビット（Ｖビット）１３ａ、１３ｂと、スト
アインフラグ（Ｆビット）１４ａ、１４ｂ、および、ブ
ロック実アドレス１５ａ、１５ｂを記憶する。

第２図に、前記プロセッサユニット１の構成を示す。

図に示すようにプロセッサユニット１は、プロセッサ部
２１と、主記憶のデータを一時保持し、プロセッサ部２
１の記憶データへの高速アクセスをサポートするバッフ
ァであるキャッシュメモリ１１から構成される装 プロセッサ部２１において、２２は演算処理等を実行す
る演算部であり、該演算部２２は論理アドレスで記憶空
間にアクセスする。

２３は論理アドレスを物理アドレスに変換し、演算部の
論理アドレスによる、実アドレス空間である主記憶装置
へのアクセスを可能とする論理／物理アドレス変換部で
ある。

２４はキャッシュメモリ制御部であり、前記バッファア
ドレスアレイ６（第１図中符号６）を用いてキャッシュ
メモリ１１を制御する。

第３図に、前記の論理／物理アドレス変換部２３の構成
を示す。

図中、３３は演算部２２よりの記憶データへのアクセス
要求を受は付けるリクエスト制御部、３０はアクセスし
ようとする記憶データの論理アドレスが、リクエスト制
御部３３により設定される論理アドレスレジスタ、３１
は論理アドレスを物理アドレスに変換するアドレス変換
部、３２は変換された物理アドレスが格納される実アド
レスレジスタである。また、実アドレスレジスタ３２２
３ には、設定された実アドレスが属する空間またはその実
アドレスに対応する記憶データの、ストアインまたはス
トアスルーの属性を示すストアイン識別符号３２ｂが格
納される。

３４は演算部が各部の制御の通知のために、制御ワード
を設定する制御ワードレジスタである。

また、制御ワードは記憶空間の制御内容を示す空間制御
ビット３４ｂを含んでいる。

３５はリクエスト制御部３３が受は付けた演算部２２よ
りの、アクセス要求の種類、および、制御ワードレジス
タ３４に設定された空間制御ビット３４ａより、アクセ
ス要求があった記憶データが属するブロックのストアイ
ンまたはストアスルーの属性を決定し、ストア識別符号
を実アドレスレジスタ３２に設定するストア制御方式決
定回路である。

以下、本実施例の動作について説明するプロセッサユニ
ットｌにおいて、データ操作の要求が発生した場合につ
いて説明する。

まず、論理／物理アドレス変換部２３の動作について、
第３図を参照して説明する。

プロセッサユニット１においてデータ操作の要求命令が
発生し、リクエスト制御部３３にその命令が設定され、
制御ワードレジスタ３４に制御ワード３４ａが設定され
ると、リクエスト制御部３３は、命令に含まれるそのデ
ータの論理アドレスを論理アドレスレジスタ３０に設定
する。

この論理アドレスレジスタ３０に設定された仮想アドレ
スは、アドレス変換器３１により物理アドレスに変換さ
れ、実アドレスレジスタ３２に設定される。

一方、ストア制御方式決定回路３５は、制御ワード３４
ａレジスタ３４より空間制御ビット３４ｂを読み込み、
リクエスト制御部３３より命令を読み込む。そして、読
み込んだ命令の種類が命令フェッチ等のプログラムを構
成するデータを読み込むものであるか、もしくは、命令
に含まれるそのデータの論理アドレスが共有セグメント
上のものか、もしくは、読み込んだ空間制御ビット３４
ｂがプライマリ空間アクセスを示している場合には、ス
１−ア識別符号３２ｂをストアスルーとして設定する。

他の場合にはストアインとして設定する。

ところで、多重仮想記憶方式を採用する情報処理システ
ムにおいては、１のプロセスに提供される１の仮想記憶
空間が、さらに区切られた複数の仮想空間として提供さ
れる場合が多いが、この場合、さらに、前記の区切られ
た仮想空間のうち、プロセスが使用する、あるプログラ
ムを格納している１つの仮想空間と、そのプログラムに
関連するデータを格納する１つの仮想空間との、２つの
特定した仮想空間に、プロセスが、より簡易にアクセス
できるようサボー１〜されることがある。

通常、このサポートされる仮想空間のうち、プログラム
を格納している仮想空間はプライマリ空間と呼ばれ、そ
のプログラムに関連するデータを格納する仮想空間はセ
カンダリ空間と呼ばれる。

次に、プロセッサユニット１のデータ操作の要求が読み
込みである場合のキャッシュメモリ制御部２４の動作を
説明する。

第６図にこの時の動作の流れを示す。

まず、実アドレスレジスタ３２に実アドレスが設定され
ると（ステップ６００）　、キャッシュメモリ制御部２
４は、実アドレスレジスタ３２のアドレスに対応するデ
ータがキャッシュメモリ内に存在するかどうか調べる（
ステップ６０１）。

存在する場合には、そのデータをキャッシュメモリより
読み込み、プロセッサユニット１に転送しくステップ６
０２）、処理を終了する。

存在しない場合には、キャッシュメモリに、そのデータ
が含まれるデータブロックを主記憶５より読み込む空き
ブロックが有るか否か調べる（ステップ６０３）。

空きブロックが有る場合には、実アドレスレジスタ３２
よりスＩ・ア識別符号３２ｂを読み（ステップ６０７）
、符号が、ストアインを示している場合は、実アドレス
レジスタ３２が示す実アドレスが含まれるデータブロッ
クの属性をストアインとし、読み出しを主記憶５制御部
４に要求する（ステップ６０８）。

符号が、ストアスルーを示している場合は、実アドレス
レジスタ３２が示す実アドレスが含まれるデータブロッ
クの属性をストアスルーとし、読み出しを主記憶制御部
４に要求する（ステップ６１０）。

そして、キャッシュメモリ制御部２４は、主記憶制御部
４より要求したデータブロックが転送されると、そのデ
ータブロックをキャッシュメモリの空きブロックに記憶
すると共に、バッファアドレスアレイの、その記憶した
ブロックの対応部に、その主記憶５における実アドレス
を設定し、また、■ビット７ａを１に設定することによ
りそのブロックを登録し、前記の読み出しの属性がスト
アインの場合はＦビット８ａをＯに、読み出しの属性が
ストアスルーの場合はＦビット８ａを１に設定する（ス
テップ６０９．６１１）。

そして、キャッシュメモリに記憶したデータブロックよ
り要求された実アドレスに対応するデータをプロセッサ
ユニット１に転送しくステップ６０２）、処理を終了す
る。

２７− データブロックを主記憶５より読み込む空きブロックが
無い場合は、まず通常のアルゴリズムにより、キャッシ
ュメモリより書き出すデータブロックを定める。

書き出すブロックのＦビット８ａが１、すなわち、スト
アスルーを示している場合は（ステップ６０４）　、そ
のブロックのＶビット７ａを０に設定することによりキ
ャッシュメモリの登録を抹消し、空きブロックを作る。

書き出すブロックのＦビット８ａが０、すなわちストア
インを示している場合は、Ｄビット９ａを調べ（ステッ
プ６０５）、Ｄビット９ａが０である場合は、そのブロ
ックのデータと、主記憶５のそのブロックに対応するデ
ータは一致しているので、そのブロックのＶビット７ａ
を０に設定することによりキャッシュメモリの登録を抹
消し、空きブロックを作る。また、そのブロックのフロ
ントアドレスアレイの登録の抹消を主記憶制御部４に要
求する。

Ｄピッｈ　９　ａが工である場合は、そのブロック２８
− のデータは、キャッシュメモリ上で変更され、かつ、未
だその変更が主記憶５に反映されていないことを示すの
で、そのブロックの書き込み要求を主記憶制御部４に要
求し、主記憶５への書き出しを行い（ステップ６０６）
　、その後Ｖビット７ａをＯに設定し、キャッシュメモ
リの登録を抹消し、空きブロックを作る。

こうして、空きブロックを作った後は、前記した、空き
ブロックがある場合の処理を実行し、求めるデータブロ
ックをキャッシュメモリに記憶し、要求された実アドレ
スに対応するデータをプロセッサユニット１に転送し、
処理を終了する。

次に、プロセッサユニット１においてデータの操作の要
求が発生した場合の、主記憶制御部４の動作を説明する
。

主記憶制御部４は、キャッシュメモリ制御部２４よりの
、読み出し要求または書き出し要求により起動し、要求
された処理を実行する。

第７図に読み出し要求時の処理の流れを、第８図に書き
込み要求時の処理の流れを示す。

まず、読み出し要求時の処理について説明する。

前記したプロセッサユニット１においてデータの要求が
発生した場合のキャッシュメモリ制御部２４より、読み
出し要求を受けると、まず、主記憶制御部４は、その読
み出し要求の属性を判別する（ステップ７０１）。

属性がストアスルーである場合には、その要求されたブ
ロックが、他のプロセッサユニツ１〜２に属性ストアイ
ンで読みだされているか否か、プロセッサユニット２に
対応するフロントアドレスアレイ２０ｂを実アドレス１
３ｂとＶビット１３ｂにより調べ（ステップ７０２）、
読み出されていれば、その読み出している他のプロセッ
サユニット２に書き戻しを要求する。他のプロセッサユ
ニツ１へ２にて、そのブロックのデータが変更されてい
る可能性があるからである。

書き戻しが実行されたら、その他のプロセッサユニット
２に対応するフロントアドレスアレイ２０ｂの書き戻し
たブロックのＶピッｌ−１３ｂをＯとし、そのデータブ
ロックの登録を抹消する３１ （ステップ７０３）。

属性がストアインで有る場合および前記ストアスルーで
ある場合の処理が終了したら、要求されたブロックを主
記憶５より読み出し、要求したプロセッサユニ：７　ｈ
　１に転送しくステップ７０４）、そのプロセッサユニ
ット１に対応するフロントアドレスアレイ２０ａの転送
したブロックのＶビット１３ａを１にすることによりそ
のブロックを登録し、Ｆピッｈ　１４　ａをＯに設定し
、処理を終了する。

読み出し要求の属性が、ストアインであった場合は、ま
ず、その要求されたブロックが、他のプロセッサユニッ
ト２に属性ストアインで読みだされているか否か（ステ
ップ７０５）、属性ストアスルーで読みだされているか
否か（ステップ７０８）調べる。

ストアインで読み出されていれば、その読み出している
他のプロセッサユニッ１〜２に書き戻しを要求する。書
き戻しが実行されたら、その他のプロセッサユニツ１〜
２に対応するフロントアドレス２− アレイ２０ｂの書き戻したブロックのＶピッ１．１３ｂ
をＯとし、そのデータブロックの登録を抹消する（ステ
ップ７０６）。

ストアスルーで読み出されていれば、その読み出してい
る他のプロセッサユニット２にそのブロックの登録を抹
消するよう要求し、その他のプロセッサユニット２に対
応するフロントアドレスアレイ２０ｂのブロックのＶビ
ット１３ｂを○とし、登録を抹消する（ステップ７０９
）。

要求されたブロックが、他のプロセッサユニット２に読
み出されていない場合、もしくは、書き戻しまたは登録
野抹消の要求の処理が終了したら、要求されたブロック
を主記憶５より読み出し、要求したプロセッサユニット
↓に転送し、そのプロセッサユニット１に対応するフロ
ントアドレスアレイ２０ａの転送したブロックのＶビッ
ト１３ａを１に、Ｆビット１４ａをＯに設定しくステッ
プ７０７）、処理を終了する。

次に、キャッシュメモリ制御部２４より、書き込み要求
があった場合の主記憶制御部４の動作について、第８図
を参照して説明する。

書き込み要求があると、主記憶５正誤部は、まず、その
書き込みを要求されたブロックの属性を調べる（ステッ
プ８０１）。

属性が、ストアスルーである場合には、そのブロックを
主記憶５に書き込み、書き込みを要求したプロセッサユ
ニツｌ−１に対応するフロントアドレスアレイ２０ａの
そのブロックのＶビット１３ａをＯに設定する（ステッ
プ８０２）。

そして、次に、他のプロセッサユニツ１〜２が、前記主
記憶５に書き込んだブロックと同じブロックを読み込ん
でいるか否か調べる（ステップ８０３）。

そして、読み込んでいる場合には、他のプロセッサユニ
ット２に、そのブロックの登録の抹消を要求すると共に
、他のプロセッサユニット２に対応するフロントアドレ
スアレイ２０ｂのそのブロックのＶビット１３ｂをＯに
設定し、処理を終了する（ステップ８０４）。他のプロ
セッサユニット２が、読み込んでいる変更前のブロック
のデー夕を使用を防止するためである。

属性が、ストアインである場合には、そのブロックを主
記憶５に書き込み、書き込みを要求したプロセッサユニ
ット１に対応するフロントアドレスアレイ２０ａの、そ
のブロックのＶビット１３ａをＯに設定し、処理を終了
する（ステップ８ｏ５）。なお、この時、前記した主記
憶制御部４の読み出し要求時の処理で説明したように、
ｌのプロセッサユニットに属性ストアインで読み込まれ
ているブロックは、他のプロセッサユニットに読み込ま
れることは無いため、他のプロセッサユニット２は考慮
する必要が無い。

次に、プロセッサユニット１のデータ操作の要求が書き
込みである場合のキャッシュメモリ制御部２４の動作を
説明する。

第９図にこの時の動作の流れを示す。

まず、実アドレスレジスタ３２に実アドレスが設定され
ると、キャッシュメモリ制御部２４は、ストア識別符号
３２ｂを読み、符号が、ストアスルーを示しているか否
か（ステップ９０１）判別する。

ストアスルーを示している場合は、実アドレスレジスタ
３２のアドレスに対応するデータを含むでブロックがキ
ャッシュメモリ内に存在するかどうか調べ（ステップ９
０２）、存在する場合には、キャッシュメモリに書き込
む（ステップ９０３）。

このキャッシュメモリへの書き込み処理が終了した場合
、もしくは、ブロックがキャッシュメモリ内に存在しな
い場合には、主記憶制御部４に書き込みを要求しくステ
ップ９０４）、処理を終了する。

読み込んだストア識別符号が、ストアインを示している
場合は、実アドレスレジスタ３２のアドレスに対応する
データを含むでブロックがキャッシュメモリ内に存在す
るかどうか調べ（ステップ９０５）、存在する場合しこ
は、キャッシュメモリに書き込み、バッファアドレスア
レイの、そのブロックのＤビット９ａを１に設定（ステ
ップ９０６）し、処理を終了する。

キャッシュメモリ内に存在しない場合は、キャー３５− ッシュメモリに、そのデータが含まれるデータブロック
を主記憶５より読み込む空きブロックが有るか否か調べ
る（ステップ９０７）。

空きブロックが有る場合には、実アドレスレジスタ３２
が示す実アドレスが含まれるデータブロックの属性をス
トアインとし、読み出しを主記憶制御部４に要求する（
ステップ９１２）。

主記憶制御部４より、要求したデータブロックが転送さ
れると、そのデータブロックをキャッシュメモリの空き
ブロックに記憶すると共に、バッファアドレスアレイの
、その記憶したブロックの対応部に、その主記憶５にお
ける、実アドレスを登録し、また、Ｖビット７ａを１に
設定し、Ｆビット８ａを１に設定する（ステップ９１３
）。

そして、キャッシュメモリに記憶したデータブロックに
対し、プロセッサユニット上より書き込みを要求された
データを書き込み、バッファアドレスアレイそのブロッ
クのＤビット９ａを１に設定しくステップ９０６）、処
理を終了する。

データブロックを主記憶５より読み込む空きブー３６ ０ツクが無い場合は、まず通常のアルゴリズムにより、
キャッシュメモリより書き出すデータブロックを定める
。

書き出すブロックのＦピッｌ”　８　ａが１、すなわち
ストアスルーを示している場合は、そのブロックのＶビ
ット７ａをＯに設定することによりキャッシュメモリの
登録を抹消し、空きブロックを作る（ステップ９０８）
。

書き出すブロックのＦビット８ａが０、すなわちストア
インを示している場合は、次ぎにＤビット９ａを調べ、
Ｄピッｌ−９ａがＯである場合には、そのブロックのデ
ータと、主記憶５のそのブロックに対応するデータは一
致していることになるので、そのブロックのＶビット７
ａをＯに設定することによりキャッシュメモリの登録を
抹消し、空きブロックを作る（ステップ９０９）。また
、そのブロックのフロントアドレスアレイの登録の抹消
を主記憶制御部４に要求する。

Ｄビット９ａがｌである場合には、そのブロックのデー
タは、キャッシュメモリ上で変更され、かつ、未だその
変更が主記憶５に反映されていないことになるので、そ
のブロックの書き込み要求を主記憶制御部４に要求し、
主記憶５への書き出しを行い、その後Ｖビット７ａを０
に設定し、キャッシュメモリの登録を抹消し、空きブロ
ックを作る（ステップ９１０）。

こうして、空きブロックを作った後は、前記した、空き
ブロックがある場合の処理を実行し、求めるデータブロ
ックをキャッシュメモリに記憶し、キャッシュメモリに
記憶したデータブロックに。

プロセッサユニット１より書き込みを要求されたデータ
を書き込み、バッファアドレスアレイの、そのブロック
のＤビット９ａを１に設定し、処理を終了する。

なお、この処理でＤビット９ａをＯに設定されたブロッ
クは、その後、通常のアルゴリズムに従い主記憶５に書
き出されていく。

プロセッサユニット１のデータ操作の要求が書き込みで
ある場合の主記憶制御部４の動作は、プロセッサユニッ
ト１のデータ操作の要求が読み込みである場合の主記憶
制御部４の動作と変わらず、キャッシュメモリ制御部２
４よりの、読み込み、または、書き込み要求に応じ同様
に動作する。

次に、前記した主記憶制御部４より書き戻し要求を受け
た場合と、登録の抹消要求を受けた場合のキャッシュメ
モリ制御部２４の動作について説明する。

第１０図は書き戻しの要求を受けた場合のキャッシュメ
モリ制御部２４の動作の流れを示した図であり、第１１
図は登録の抹消要求を受けた場合のキャッシュメモリ制
御部２４の動作の流れを示した図である。

初めに、書き戻しの要求を受けた場合の動作を第１０図
を参照して説明する。

キャッシュメモリ制御部２４は、書き戻しの要求を受け
ると、要求されたブロックを主記憶５に転送しくステッ
プ１００１）、バッファアドレスアレイの転送したブロ
ックのＶビット７ａをＯに設定し、そのブロックの登録
を抹消する（ステップ１００２）。

次に、登録の抹消要求を受けた場合のキャッシュメモリ
制御部２４の動作を第１１図を参照して説明する。

登録の抹消要求を受けるとキャッシュメモリ制御部２４
は、バッファアドレスアレイの要求されたブロックのＶ
ビット７ａをＯに設定し、そのブロックの登録を抹消す
る（ステップ１１０１）。

なお、主記憶制御部４がキャッシュメモリ制御部２４よ
り、登録の抹消要求を受けた場合の動作も同様であり、
要求したプロセッサユニット１に対応するフロントアド
レスアレイの要求されたブロックのＶビット７ａをＯに
設定し、そのブロックの登録を抹消する。

なお、本実施例においては、ストア制御方式決定回路３
５は、プログラムを構成するデータまたはプライマリ空
間のアクセス時に、ストア識別符号３２ｂをストアスル
ーとして設定したが、たとえば、共有セグメント等の他
の基準により、プロセッサユニット間の共有性の高いデ
ータや記憶空間のアクセス時に、ストア識別符号３２ｂ
をスト４０ アスルーとして設定しても良い。

以上のように、第１の実施例によれば、キャッシュメモ
リにおいて、プロセッサユニラミ・間の共有性の高いデ
ータや記憶空間のブロックをストアスルー方式、他のブ
ロックはストアイン方式で制御することができる。

また、第１の実施例によれば、キャッシュメモリの制御
の切換を、ストア方式決定回路３５により自動的に行う
ので、情報処理装置の利用者は、以前と同様に情報処理
装置を使用できる、すなわち、従来のソフトウェア資産
を有効としたまま、キャッシュメモリの制御の切換によ
る情報処理装置の処理速度の高速化を実現できる。

なお、本実施例においては、記憶データの操作を要求す
る命令の種類が命令フェッチ等のプログラムを構成する
データを読み込むものであるか、もしくは、命令に含ま
れるそのデータの論理アドレスが共有セグメント上のも
のか、もしくは、読み込んだ空間制御ビットがプライマ
リ空間アクセスを示している場合には、ストア識別符号
３２ｂをストアスルーとして設定し、そのデータに関し
てはストアスルー方式によりキャッシュメモリ制御を行
う例について説明したが、情報処理装置によっては、前
記３つの条件のうち、１つ、または、２つの条件により
、ストア識別符号３２ｂをストアスルーとして設定し、
そのデータに関してストアスルー方式によりキャッシュ
メモリ制御を行っても良い。また、その他の、データの
共用性の高さを示すパラメータ等によっても良い。

また、前記各条件やパラメータは、プログラマブルに切
り替え可能にすることが望ましい。

この場合、さらに、ダイナミックに、実行するジョブ等
に適したキャッシュメモリの制御が行える。

次に、本発明の第２の実施例を説明する。

第４図に本実施例に係る論理／物理アドレス変換部２３
の構成を示す。

図中、３０は論理アドレスレジスタ、３１はアドレス変
換器、３２は変換された物理アドレスが格納される実ア
ドレスレジスタ３２であり、第１３一 実施例における同一符号各部と同一部分を示す。

第５図に前記本実施例に係るアドレス変換器３１の構成
を示す。

図中、３０は論理アドレスレジスタ３０であり、論理ア
ドレスは、セグメントテーブルインデックス３０ａ、ペ
ージテーブルインデックス３０ｂ、ページ内オフセット
３０ｃより構成される。

５０は説明上セグメントテーブル５２の先頭アドレスを
示す。５工、５３は加算器、５２は提供されている仮想
空間においてセグメントテーブルインデックス３０ａに
対応するページテーブルオフセットを格納しているセグ
メントテーブルエントリ、５４はページテーブルアドレ
スに対応する物理アドレスを記憶しているページテーブ
ルエントリである。また、ページテーブルエン１−リ５
４は、各ページ毎にストアインまたはストアスルーの属
性を示すストア識別符号５４．　ｂが、あらかじめ貫己
憶されている。

実アドレスレジスタ３２には、論理アドレスのセグメン
トテーブルインデックス３０ａに対応するページテーブ
ルオフセットと、ページテーブルインデックス３０ｂと
の、加算器５４での加算値であるページテーブルアドレ
スに対応する物理アドレスを上位アドレス、ページ内オ
フセット３０を下位アドレスとする実アドレスが格納さ
れる。

また、ページテーブルエントリ５４に記憶されているペ
ージの属性がストア識別符号として格納される。

以下、第２の実施例の動作について説明する。

プロセッサユニット１においてデータ操作の要求が発生
した場合について、説明する。

まず、論理／物理アドレス変換部２３の動作について、
第４図を参照して説明する。

プロセッサユニット１においてデータ操作の要求命令が
発生すると、命令に含まれる、そのデータを記憶してい
る仮想記憶アドレスが論理アドレスレジスタ３０に設定
される。この論理アドレスレジスタ３０に設定された仮
想アドレスは、アドレス変換器３１により物理アドレス
に変換され、実アドレスレジスタ３２に設定される。こ
の時、同時にそのデータの属するページのストアインま
たはストアスルーの属性がストア識別符号３２ｂとして
格納される。

次に、前記アドレス変換器３１の動作について、第５図
を参照して説明する。

論理アドレスレジスタ３０に論理アドレスが設定される
と、セグメント先頭アドレスと加算される。そして、そ
の加算値をキーとして、セグメントテーブルエントリを
検索し、セグメントテーブルインデックス３０ａに対応
するページテーブルオフセットを得る。今度は、この得
られたページテーブルオフセットと、ページテーブルイ
ンデックス３０ｂを加算したページテーブルアドレスよ
り、ページテーブルエントリ５４を検索し、ページテー
ブルアドレスに対応する物理アドレスと、そのデータの
属するページのストアインまたはストアスルーの属性を
検索する。

この論理ページテーブルアドレスに対応する物理アドレ
スを上位アドレス、ページ内オフセット３０Ｃを下位ア
ドレスとする実アドレスが、実アドレスレジスタ３２に
設定される。また、前記、ストアインまたはストアスル
ーの属性も、ストア識別符号３２ｂとして実アドレスレ
ジスタ３２に設定される。

以上の動作により、第１の実施例と同様に実アドレスレ
ジスタ３２に、論理アドレスに対応する物理アドレスと
ストア識別符号を設定することができる。

以降の動作は、第１の実施例と同様に実現される。

以上のように、第２の実施例によれば、ページテーブル
エントリに各ページの属性を、たとえば。

共有ページはストアスルー、他のページはストアインに
、あらかじめ設定することにより、ページ単位に、プロ
セッサユニット間の共有性の高いデータや記憶空間のブ
ロックをストアスルー方式で、他のブロックはストアイ
ン方式で制御することができる。

なお、本第２の実施例においては、セグメントとページ
を用いて仮想記憶空間を指定する情報処理装置について
説明したが、セグメントを用いずのに仮想記憶空間を指
定する情報装置においても同様に実現できる。この場合
は、本第２の実施例におけるセグメントに関する処理が
不用となる。

また、本第２の実施例においては、ページ単位に、プロ
セッサユニット間の共有性の高いデータや記憶空間のブ
ロックをストアスルー方式で、他のブロックはストアイ
ン方式で制御する例について説明したが、セグメントテ
ーブルエン１〜りに、各セグメントの属性を、あらかじ
め設定することにより、本第２の実施例と同様に、セグ
メント単位にストアスルー方式とストアイン方式を切り
替えるようにしても良い。

また、ストアスルー方式とストアイン方式を切り替える
記憶空間の単位は、プログラマブルに変更できるように
しても良い。

なお、第工、第２の実施例においては、プロセッサユニ
ットを２つ有する情報処理装置について説明したが、２
つ以上のプロセッサユニットを有する情報処理装置にお
いても同様に実現できる。

＝４７− また、多重仮想記憶空間方式を採用しない情報処理装置
においても、同様に実現できる。この場合は、プライマ
リ空間、セカンダリ空間についての処理が不用となる。

［発明の効果］ 以上のように、本発明に係る、キャッシュメモリ制御方
式、および、情報処理装置によれば、状況に応じてキャ
ッシュメモリを制御することができる。

【図面の簡単な説明】

第１図は本発明の実施例の情報処理装置のシステム構成
を示す説明図、第２図はプロセッサユニットの構成を示
すブロック図、第３図は第１の実施例に係る論理／物理
アドレス変換部の構成を示すブロック図、第４図は第２
の実施例に係る論理／物理アドレス変換部の構成を示す
ブロック図、第５図は第２の実施例に係るアドレス変換
器の構成を示すブロック図、第６図はキャッシュメモリ
制御部の動作を示すフローチャート、第７図および第８
図は主記憶制御部の動作を示すフローチャ４８− 一ト、第９図および第１０図および第１１図はキャッシ
ュメモリ制御部の動作を示すフローチャートである。 １．２・・・プロセッサユニット、３・・・バス、４・
・・主記憶制御装置、５・・・主記憶、６ａ、６ｂ・・
・バッファアドレスアレイ、１１ａ、ｌｌｂ・・バッフ
ァ記憶データ部、２０ａ、２０ｂ・・・フロントアドレ
スアレイ、２工・・・プロセッサ部、２２・・・演算部
、２３・・・論理／物理アドレス変換部、２４・・・キ
ャッシュメモリ制御部、 ３０・・・論理アドレスレジスタ、 ３１・・・アドレス変換器、 ３２・・・実アドレスレジスタ、 ３３・・・リクエスト制御部、 ３４・・・制御ワードレジスタ、 ３５・・・ストア制御方式決定回路、 ５２・・・セグメントテーブルエントリ、５４・・・ペ
ージテーブルエントリ。 手 続 補 正 書（自発） ２、発明の名称 キャッシュメモリ制御方式および情報処理装置（５１０
）株式会社 日立製作所 ４、代理人 住　　所 〒２２０神奈川県横浜市西区高島二丁目１２番６号崎陽
軒ビル　ヨコハマ・ジャスト７階 電　　話　　０４５−４５３−０８７２　（代）（８７
１７）　　弁理士　　富　　田゛　　和　　子５、補正
命令の日付 自　　　発 正 誤 表

Claims (1)

1. 【特許請求の範囲】 １、キャッシュメモリとキャッシュメモリを介して記憶
   データにアクセスするプロセッサとを含む２以上のプロ
   セッサユニットと、主記憶装置と、を有する情報処理装
   置において、 制御対象データに関連した情報に基づきストアスルー方
   式とストアイン方式とを、制御対象データに応じて切り
   替えることを特徴とするキャッシュメモリ制御方式。 ２、キャッシュメモリとキャッシュメモリを介して記憶
   データにアクセスするプロセッサとを含む２以上のプロ
   セッサユニットと、主記憶装置と、を有する情報処理装
   置であって、 前記プロセッサは、記憶データの種別にあらかじめ付与
   したストアインもしくはストアスルーの属性を、書き込
   む記憶データにつき判別する手段と、判別した記憶デー
   タの種別の属性がストアインである場合にストアイン方
   式で記憶データを書き込む手段と、判別した記憶データ
   の種別の属性がストアスルーである場合にストアスルー
   方式で記憶データを書き込む手段と、を有することを特
   徴とする情報処理装置。 ３、キャッシュメモリとキャッシュメモリを介して記憶
   データにアクセスするプロセッサとを含む２以上のプロ
   セッサユニットと、主記憶装置と、を有する情報処理装
   置であって、 前記プロセッサは、記憶空間上の領域に、あらかじめ付
   与したストアインもしくはストアスルー属性を、書き込
   む記憶データの記憶領域につき判別する手段と、判別し
   た記憶データの記憶領域の属性がストアインである場合
   にストアイン方式で記憶データを書き込む手段と、判別
   した記憶データの記憶領域の属性がストアスルーである
   場合にストアスルー方式で記憶データを書き込む手段と
   、を有することを特徴とする情報処理装置。 ４、ブロック単位にデータを保持するキャッシュメモリ
   と、キャッシュメモリに保持されているデータの主記憶
   装置を含む記憶空間における実アドレスをブロック単位
   に管理するバッファアドレスアレイ部と、キャッシュメ
   モリを介して記憶データにアクセスするプロセッサと、
   を含む２以上のプロセッサユニットと、主記憶装置と、
   を有する情報処理装置であって、 前記バッファアドレスアレイ部は、ブロック単位に、ス
   トアインまたはストアスルーの記憶データの属性を示す
   識別子を設定する領域を備え、 前記プロセッサは、主記憶のデータのキャッシュメモリ
   への読み込み時に、前記識別子設定領域に識別子を設定
   する設定手段と、記憶データの書き込み時に、そのデー
   タの属するブロックの前記識別子がストアインの属性を
   示すか、ストアスルーの属性を示すか判別する手段と、
   判別した記憶データの属するブロックの識別子が、スト
   アインの属性を示す場合にストアイン方式で記憶データ
   を書き込む手段と、判別した記憶データの属するブロッ
   クの属性が、ストアスルーである場合にストアスルー方
   式で記憶データを書き込む手段と、を有することを特徴
   とする情報処理装置。 ５、請求項４記載の情報処理装置であって、前記設定手
   段は、キャッシュメモリへ主記憶から読み込むデータが
   プログラムを構成するデータか否か判定する判定部と、
   読み込むデータがプログラムを構成するデータである場
   合に、そのデータが属するブロックの前記識別子設定領
   域に識別子をストアスルーの属性を示すように設定し、
   読み込むデータがプログラムを構成するデータでない場
   合に、そのデータが属するブロックの前記識別子設定領
   域に識別子をストアインの属性を示すように設定する設
   定部と、から構成されることを特徴とする情報処理装置
   。 ６、ページを用いて仮想空間を指定する多重仮想記憶方
   式を採用する請求項４記載の情報処理装置であって、 ページエントリテーブルに各ページ毎に、ストアインま
   たはストアスルーの属性を示す識別符号を備え、かつ、
   前記設定手段は、キャッシュメモリへ主記憶から読み込
   むデータを要求した命令が指定したページのページエン
   トリテーブルによる実アドレス変換時に、あわせて、該
   ページの前記識別符号が示す属性を、前記バッファアド
   レスアレイの該ページに対応するブロックの識別子設定
   領域に設定する設定部から構成されることを特徴とする
   情報処理装置。 ７、セグメントを用いて仮想空間を指定する多重仮想記
   憶方式を採用する請求項４記載の情報処理装置であって
   、 前記設定手段は、キャッシュメモリへ主記憶から読み込
   むデータを要求した命令が、仮想記憶空間上においての
   共有セグメントのデータを要求する命令か否か判定する
   判定部と、共有セグメントからのデータを要求する命令
   である場合には、そのデータが属するブロックの前記識
   別子設定領域に識別子をストアスルーの属性を示すよう
   に設定し、共有セグメントからのデータを要求する命令
   でない場合には、そのデータが属するブロックの前記識
   別子設定領域に識別子をストアインの属性を示すように
   設定する設定部と、から構成されることを特徴とする情
   報処理装置。 ８、多重仮想記憶方式を採用する請求項４記載の情報処
   理装置であって、 前記設定手段は、キャッシュメモリへ主記憶から読み込
   むデータを要求した命令が、仮想記憶空間上においての
   プライマリ空間からのデータを要求する命令か否かをプ
   ログラムステータスレジスタを参照して判定する判定部
   と、プライマリ空間からのデータを要求する命令である
   場合に、そのデータが属するブロックの前記識別子設定
   領域に識別子をストアスルーの属性を示すように設定し
   、プライマリ空間からのデータを要求する命令でない場
   合に、そのデータが属するブロックの前記識別子設定領
   域に識別子をストアインの属性を示すように設定する設
   定部と、から構成されることを特徴とする情報処理装置
   。 ９、請求項４記載の情報処理装置であって、前記主記憶
   装置は、前記各プロセッサユニットのキャッシュメモリ
   毎にデータ保持状態をブロック単位に、そのブロックの
   ストアインまたはストアスルーの属性を含め管理するフ
   ロントアドレスアレイと、属性ストアインで１のプロセ
   ッサユニットのキャッシュメモリに読み込まれている主
   記憶上における１のブロックが、他のプロセッサユニッ
   トのキャッシュメモリに読み込まれないよう、前記フロ
   ントアドレスアレイを参照して制御する手段と、１のプ
   ロセッサユニットのキャッシュメモリに読み込まれてい
   るブロックに対応する主記憶上のブロックに、他のプロ
   セッサユニットより書き込みが行われた場合に、１のプ
   ロセッサユニットのキャッシュメモリに読み込まれてい
   るブロックを無効とするよう前記フロントアドレスアレ
   イを参照して制御する手段と、を有することを特徴とす
   る情報処理装置。