JP3213758B2

JP3213758B2 - 記憶一致制御方法およびそれを用いたマルチプロセッサシステム

Info

Publication number: JP3213758B2
Application number: JP08054891A
Authority: JP
Inventors: 充長坂; 黒川　　洋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-03-20
Filing date: 1991-03-20
Publication date: 2001-10-02
Anticipated expiration: 2016-10-02
Also published as: JPH04293137A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュを持つ複数の
プロセッサにおける記憶一致制御方法およびそれを用い
たマルチプロセッサシステムに係る。

【０００２】

【従来の技術】キャッシュに関する従来技術について
は、「ＩＥＥＥＣｏｍｐｕｔｅｒ」、第２１巻、２号
（１９８８年）第９頁から第２１頁に論じられている。
キャッシュには一般に書き込み時に主記憶を更新しない
ストアイン方式のキャッシュと書き込み時には主記憶も
更新するストアスルー方式のキャッシュがあるが、大規
模なマルチプロセッサシステムにおいてはストアイン方
式のキャッシュの方が適していると言われる。というの
は、ストアイン方式の方がストアスルー方式に比べて主
記憶のアクセス回数が少なくてすみ、システム全体の性
能が上がるからである。しかし、ストアイン方式のキャ
ッシュを有するプロセッサを複数台接続してマルチプロ
セッサを構成する場合にはキャッシュ間のデータの一致
制御が問題となる。従来は、あるプロセッサがデータを
キャッシュに書き込む場合に対応するブロックが他プロ
セッサのキャッシュにあると、その他プロセッサのキャ
ッシュのブロックを無効化（無効化ビットを立てる）す
ることでデータの一致制御を行っていた（無効化方
式）。あるいは、他のプロセッサのキャッシュにも書き
込みに行くことで一致制御を行っていた（ブロードキャ
スト方式）。

【０００３】

【発明が解決しようとする課題】前述の無効化方式で
は、共有データに対してはプロセッサ間でお互いに無効
化しあってデータ転送が増えるという問題がある。ここ
で、共有データとはＯＳが管理しているテーブルのデー
タなどを指し、複数のプロセッサが共に用いるようなデ
ータ、また複数のプログラムが共に用いるようなデータ
である。一方、ブロードキャスト方式では共有データで
ない場合でも他プロセッサのキャッシュにデータがある
と書き込み毎に他のプロセッサのキャッシュに書き込み
にいくことになり、データの転送量が増えるという問題
点がある。また、これらを用いたデータ処理装置の性能
を低下させることになる。本発明の目的は、要求するデ
ータが共有データかどうかを判定し、自プロセッサのキ
ャッシュと他プロセッサのキャッシュの状態を判定した
結果により記憶一致制御方法を変更することで、無駄な
データの転送を起こさないようにし、記憶一致制御方法
の性能を上げることである。本発明のさらに他の目的
は、よりよい記憶一致制御を行うことで性能の良いマル
チプロセッサシステムを提供することである。

【０００４】

【課題を解決するための手段】上記目的を達成するため
に、本発明の記憶一致制御方法では、要求するデータが
共有データかどうかを判定し、各キャッシュに対応する
データが保持されているかどうかを判定し、あるプロセ
ッサでデータを書き込む場合に、他プロセッサのキャッ
シュにデータが存在しない場合は、自プロセッサのキャ
ッシュのみを更新し、共有データで他プロセッサのキャ
ッシュにもデータが存在する場合は、自プロセッサのキ
ャッシュと他プロセッサのキャッシュの更新を行い、非
共有データで他プロセッサのキャッシュにデータが存在
する場合には、自プロセッサのキャッシュのみを更新
し、他プロセッサのキャッシュのデータを無効にする。
また、キャッシュを更新する場合に、通常ＬＲＵ（Ｌｅ
ａｓｔＲｅｃｅｎｔｌｙＵｓｅｄ）方式で管理され
ているキャッシュブロック置換時の優先順位（キャッシ
ュに格納されているブロックの置換をする際の置換の優
先順位である）（以下、更新順序と記載する）に従って
更新しているが、特に、本発明の望ましい態様では、自
プロセッサと他プロセッサのキャッシュを更新する場合
に、他プロセッサのキャッシュの更新順序を変更しな
い。

【０００５】また、上記目的を達成するために、本発明
のマルチプロセッサシステムでは、要求するデータが共
有データかどうかを判定する手段と、各キャッシュに対
応するデータが保持されているかどうかを判定する手段
と、あるプロセッサでデータを書き込む時、他プロセッ
サのキャッシュにデータが存在しない場合は、自プロセ
ッサのキャッシュのみを更新し、共有データで他プロセ
ッサのキャッシュにデータが存在する場合は、自プロセ
ッサのキャッシュと他プロセッサのキャッシュの更新を
行ない、非共有データで他プロセッサのキャッシュにデ
ータが存在する場合は、自プロセッサのキャッシュのみ
を更新して他プロセッサのキャッシュのデータを無効に
する手段を設ける。特に、本発明の望ましい態様では、
自プロセッサと他プロセッサのキャッシュを更新する場
合に、他プロセッサのキャッシュの更新順序を変更しな
い手段を設ける。

【０００６】

【作用】本発明における記憶一致制御方法では、あるプ
ロセッサでデータを書き込む場合に、要求するデータが
共有データかどうかを判定し、各キャッシュに対応する
データが保持されているかどうかを判定し、共有データ
で他プロセッサのキャッシュにもデータが存在する場合
は、自プロセッサのキャッシュと他プロセッサのキャッ
シュの更新を行なうことで無効化方式での相互に無効化
しあうことによるデータの転送を避け、性能を向上させ
る。また、非共有データで他プロセッサのキャッシュに
データが存在する場合には、自プロセッサのキャッシュ
のみを更新し、他プロセッサのキャッシュのデータを無
効にすることで、ブロードキャスト方式でのデータ転送
の増加を防ぎ、不必要なデータがキャッシュ内に存在し
つづけることを防止することで性能を向上させる。特
に、本発明の望ましい態様では、自プロセッサと他プロ
セッサのキャッシュを更新する場合に、他プロセッサの
キャッシュの更新順序を変更しないことで不必要なデー
タがキャッシュに存在しつづけることを更に防止し、性
能を向上させる。

【０００７】本発明におけるマルチプロセッサシステム
では、あるプロセッサでデータを書き込む場合に、要求
するデータが共有データかどうかを判定する手段と各キ
ャッシュに対応するデータが保持されているかどうかを
判定する手段の判定結果により、共有データで他プロセ
ッサのキャッシュにもデータが存在する場合には、自プ
ロセッサのキャッシュと他プロセッサのキャッシュの更
新を行なうことで無効化方式での相互に無効化しあうこ
とによるデータの転送を避け、性能を向上させる。ま
た、判定結果により、非共有データで他プロセッサのキ
ャッシュにデータが存在する場合には、自プロセッサの
キャッシュのみを更新し、他プロセッサのキャッシュの
データを無効にすることで、ブロードキャスト方式での
データ転送の増加を防ぎ、不必要なデータがキャッシュ
内に存在しつづけることを防止することで性能を向上さ
せる。特に、本発明の望ましい態様では、自プロセッサ
と他プロセッサのキャッシュを更新する場合に、他プロ
セッサのキャッシュの更新順序を変更しない手段を設け
ることで不必要なデータがキャッシュに存在しつづける
ことを更に防止し、性能を向上させる。

【０００８】

【実施例】以下、本発明の一実施例を図を用いて説明す
る。本発明を実施しうるマルチプロセッサシステムの一
例を図２に示す。このマルチプロセッサシステムはＩＵ
（命令制御ユニット）１〜４，ＢＵ（バッファ制御ユニ
ット）１１〜１４からなるプロセッサ４台で構成され
る。ＩＵは一般に８バイト単位で取り出し指令または記
憶指令をＢＵへ送る。要求されたデータがキャッシュに
あれば、そこで取り出しまたは記憶が行なわれる。とこ
ろが、要求されたデータがキャッシュにない場合にはキ
ャッシュミスが生じる。その場合には要求されたデータ
を含むブロックをキャッシュへ持ってくる。また、記憶
指令の場合で他のキャッシュに対応するブロックがあっ
た場合には格納するデータの転送をする必要または該ブ
ロックをキャンセル（無効化と同じ）する必要がある。
また、適切な排他フラグ（ＳＨ［共有状態］（同一デー
タが複数のキャッシュに存在する状態）またはＥＸ［排
他状態］（データが一つのキャッシュにのみ存在する
（無効化されていない）状態））を持っていなければ、
キャッシュにある当該ブロックのフラグを変更する必要
がある。そのため、ＢＵは関連するＳＣＵ（記憶制御ユ
ニット）２１，２２へ対応する指令を出すことにより、
要求されたデータを含むブロックの取り出し、または自
キャッシュの当該ブロックの排他フラグの変更あるいは
他キャッシュへの格納するデータの転送またはキャンセ
ルを要求する。これらの指令を以下ＢＵ要求指令と呼
ぶ。

【０００９】図２のマルチプロセッサシステムは４台の
プロセッサのほかに、２台の記憶制御ユニットＳＣＵ２
１，２２および主記憶ＭＳ３１，３２，４台のＩＯＰ
（Ｉ／Ｏプロセッサ）４１〜４４から構成される。ＳＣ
Ｕはデータ線および制御線によってそれぞれ２台のＢＵ
とＭＳの一方に相互接続されている。各ＢＵは関連する
ＳＣＵ（ローカルＳＣＵ、例えば、ＢＵ０のローカルＳ
ＣＵはＳＣＵ０である）を介して、一方のＭＳおよび関
係するＩＯＰと直接接続され、更に、ローカルＳＣＵお
よびリモートＳＣＵ（例えば、ＢＵ０のリモートＳＣＵ
はＳＣＵ１である）間の接続によって他方のＭＳおよび
リモートのＩＯＰとも間接的に接続される。従って、図
２のマルチプロセッサシステムに含まれるどのＢＵも他
の任意のＢＵ，ＩＯＰあるいはＭＳと通信することがで
きる。

【００１０】このようなマルチプロセッサシステムにお
ける本発明の記憶一致制御方法について以下説明してい
く。まず、全体の処理の流れを図１により説明する。あ
るプロセッサからの指令（１００）が発行された場合
に、まず、記憶指令か取り出し指令かの判定を行なう
（１０１）。取り出し指令の場合には共有データかどう
かの判定を行ない（１０３）、共有データの場合には取
り出し共有処理を行ない（１１０）、非共有データの場
合には取り出し非共有処理を行なう(１３０)。また、記
憶指令の場合にも共有データかどうかの判定を行ない
（１０５）、共有データの場合には記憶共有処理を行な
い（１５０）、非共有データの場合には記憶非共有処理
を行なう（１７０）。

【００１１】共有データかどうかの判定の仕方として
は、例えば、アドレス変換で用いられるＴＬＢ内の共有
領域であるか否かを示す情報であるＣビットにより行う
仕方がある。ＴＬＢはアドレス変換を効率よく実行する
ためのバッファであり、各エントリは図１１ａに示すよ
うな構成をとっている。変換はページ単位で行われ、仮
想空間番号と空間内ページアドレスからなる仮想ページ
アドレスとそれに対応する絶対アドレスの対が登録され
ており、登録されている仮想ページアドレスに対する変
換は高速に実現できる。また、共有領域に対する変換を
示すためにＣビットが設けられ、これが１の場合には仮
想空間番号が何であっても同じ絶対アドレスに変換され
ることになる。Ｖはエントリが有効であるかどうかを示
すビット、Ｒは対応するアドレスがアクセスされたかど
うかを示すビットである。共有領域に対するＩＵ指令か
どうかを決定するためにはこのＣビットを用いて判定す
る。Ｃビットが１のときには共有領域と判定し、０のと
きには非共有領域と判定する。

【００１２】図３は取り出し共有処理（１１０）の流れ
を示したものである。まず、自プロセッサのキャッシュ
にデータが存在するかどうかの判定を行なう（１１
１）。すなわち、自プロセッサが指定したアドレスのデ
ータが自プロセッサのキャッシュに存在するかどうかの
判定を行うことであり、後述するＢＡＡを調べることに
より行われる。存在した場合（１１３）には、自キャッ
シュからのデータの取り出しを行ない、通常ＬＲＵ（Ｌ
ｅａｓｔＲｅｃｅｎｔｌｙＵｓｅｄ）方式で管理さ
れている自キャッシュの更新順序の更新を行なう（１１
４）。自プロセッサのキャッシュにデータが存在しな
かった場合には、他キャッシュに存在するかどうかの判
定を行なう（１１５）。これは、後述するＦＡＡを調べ
ることにより行われる。他キャッシュに存在しなかった
場合（１１６）には、主記憶ＭＳから自キャッシュへの
データ転送を行ない、データを取り出し、自キャッシュ
の排他フラグを排他状態に設定し、自キャッシュの更新
順序を更新する（１１７）。自プロセッサのキャッシュ
に存在せず、他プロセッサのキャッシュに存在した場合
（１１８）には、他キャッシュからデータを転送し、デ
ータの取り出しを行ない、排他フラグを何れのキャッシ
ュにおいても共有状態に設定し、キャッシュの更新順序
を何れのキャッシュにおいても更新する（１１９）。こ
のように処理することで、自プロセッサのキャッシュに
データが存在する場合には即座にデータの読み出しが可
能であり、自プロセッサのキャッシュにデータが存在し
ない場合でも従来の記憶一致制御方法と同等の性能が得
られる。

【００１３】図４は取り出し非共有処理（１３０）の流
れを示したものである。自プロセッサのキャッシュにデ
ータが存在するかどうかの判定を行ない（１３１）、存
在した場合には、他プロセッサのキャッシュにデータが
存在するかどうかの判定を行なう（１３３）。他キャッ
シュにデータが存在しない場合(１３５)には、自キャッ
シュからのデータの取り出しを行ない、自キャッシュの
更新順序の更新を行なう(１３９)。自プロセッサおよび
他プロセッサのキャッシュにデータが存在した場合（１
３６）には、自キャッシュからのデータの取り出しを行
ない、他プロセッサのキャッシュの対応するブロックの
キャンセル（無効化と同じ）を行ない、自キャッシュの
排他フラグを排他状態に設定し、自キャッシュの更新順
序の更新を行なう（１４０）。自プロセッサのキャッシ
ュにデータが存在しなかった場合（１３２）にも、他プ
ロセッサのキャッシュにデータが存在するかどうかの判
定を行なう（１３４）。他キャッシュにデータが存在し
なかった場合（１３７）には、主記憶ＭＳから自キャッ
シュへデータを転送し、データの取り出しを行ない、自
キャッシュの排他フラグを排他状態に設定し、自キャッ
シュの更新順序を更新する。自プロセッサのキャッシュ
にデータが存在せず、他プロセッサのキャッシュにデー
タが存在した場合（１３８）には、他キャッシュからの
データの転送を行ない、データの取り出しを行ない、他
キャッシュの対応するブロックのキャンセルを行ない、
自キャッシュの排他フラグを排他状態に設定すると共
に、自キャッシュの更新順序を更新する（１４２）。こ
のように処理することで、他プロセッサのキャッシュに
不必要なデータが存在しつづけ、キャッシュの有効利用
を図れなくなることを防ぐことができる。

【００１４】図５は記憶共有処理（１５０）の流れを示
したものである。自プロセッサのキャッシュの指定され
たアドレスにデータが存在するかどうかの判定（この判
定は後述するＢＡＡを調べ、ＢＡＡに対応するアドレス
があるかどうかをみることにより行う）を行ない（１５
１）、存在した場合には、他プロセッサのキャッシュの
指定されたアドレスにデータが存在するかどうかの判定
（この判定は後述するＦＡＡを調べ、ＦＡＡに対応する
アドレスがあるかどうかをみることにより行う）を行な
う（１５３）。他プロセッサのキャッシュにデータが存
在しない場合（１５５）には、自キャッシュのデータの
更新を行ない、自キャッシュの排他フラグを排他状態に
設定し、自キャッシュの更新順序を更新する。（１５
９）。自プロセッサおよび他プロセッサのキャッシュに
データが存在した場合（１５６）には、自キャッシュお
よび他キャッシュのデータの更新を行ない、自キャッシ
ュおよび他キャッシュの排他フラグを共有状態に設定
し、自キャッシュおよび他キャッシュの更新順序の更新
を行なう（１６０）。自プロセッサのキャッシュにデー
タが存在しなかった場合（１５２）にも、他プロセッサ
のキャッシュにデータが存在するかどうかの判定を行な
う（１５４）。他キャッシュにデータが存在しなかった
場合（１５７）には、主記憶ＭＳからキャッシュへデー
タを転送し、自キャッシュのデータの更新を行ない、自
キャッシュの排他フラグを排他状態に設定し、自キャッ
シュの更新順序を更新する（１６１）。自プロセッサの
キャッシュにデータが存在せず、他プロセッサのキャッ
シュにデータが存在した場合（１５８）には、他プロセ
ッサのキャッシュからデータ転送を行ない、自キャッシ
ュおよび他キャッシュのデータの更新を行ない、自キャ
ッシュおよび他キャッシュの排他フラグを共有状態に設
定すると共にキャッシュの更新順序の更新を行なう(１
６２)。このように処理することで、共有されているブ
ロックに対する要求が複数のプロセッサで頻発しても、
無効化方式のようにキャンセルしあうことでブロック単
位の転送を行なう必要はなく、更新データのみの転送で
すみ、ヒット率も向上するため、性能を向上させること
ができる。

【００１５】図６は記憶非共有処理（１７０）の流れを
示したものである。自プロセッサのキャッシュにデータ
が存在するかどうかの判定を行ない（１７１）、存在し
た場合には、他プロセッサのキャッシュにデータが存在
するかどうかの判定を行なう（１７３）。他キャッシュ
にデータが存在しない場合（１７５）には、自キャッシ
ュのデータの更新を行ない、自キャッシュの更新順序の
更新を行なう（１７９）。自プロセッサおよび他プロセ
ッサのキャッシュにデータが存在した場合（１７６）に
は、自キャッシュのデータの更新を行ない、他プロセッ
サの対応するブロックのキャンセルを行ない、自キャッ
シュの排他フラグを排他状態に設定し、自キャッシュの
更新順序の更新を行なう（１８０）。自プロセッサのキ
ャッシュにデータが存在しなかった場合(１７２)にも、
他キャッシュにデータが存在するかどうかの判定を行な
う(１７４)。他キャッシュにデータが存在しなかった場
合（１７７）には、主記憶ＭＳから自キャッシュにデー
タを転送し、データの更新を行ない、自キャッシュの排
他フラグを排他状態に設定し、自キャッシュの更新順序
を更新する（１８１）。自プロセッサのキャッシュにデ
ータが存在せず、他キャッシュにデータが存在した場合
（１７８）には、他キャッシュからのデータ転送を行な
い、データの更新を行ない、他キャッシュの対応するブ
ロックのキャンセルを行ない、自キャッシュの排他フラ
グを排他状態に設定すると共にキャッシュの更新順序を
更新する（１８２）。このように処理することで、ブロ
ードキャスト方式のように他プロセッサのキャッシュに
不必要なデータが存在しつづけ、キャッシュの有効利用
を図れなくなることを防ぐことができる。以上示したよ
うに処理することで、共有データに対しても非共有デー
タに対しても最適な記憶一致制御を行なうことができ
る。

【００１６】次に、本発明の記憶一致制御方法の更に望
ましい態様を説明する。処理方法はほぼ同じであるが、
取りだし共有処理と記憶共有処理の一部が異なる。図７
は取り出し共有処理（１１０）のさらに望ましい処理の
流れを示したものである。図３と比べて、自プロセッサ
のキャッシュにデータが存在せず、他プロセッサのキャ
ッシュにデータが存在した場合（１１８）の処理（１１
９）が異なる。この場合には他プロセッサのキャッシュ
の更新順序は更新しない。こうすることにより、他プロ
セッサのキャッシュに不必要なデータが存在することを
さらに防ぐことができ、ヒット率を向上させ、キャッシ
ュを有効に利用できる。

【００１７】図８は記憶共有処理（１５０）のさらに望
ましい処理の流れを示したものである。図５と比べて、
自キャッシュにデータが存在し、他キャッシュにもデー
タが存在した場合（１５９）の処理（１６０）と自キャ
ッシュにデータが存在せず、他キャッシュにデータが存
在した場合（１５８）の処理（１６２）が異なる。これ
らの場合には、他プロセッサのキャッシュの更新順序を
変更しない。こうすることにより、他プロセッサのキャ
ッシュに不必要なデータが存在することをさらに防ぐこ
とができ、ヒット率を向上させ、キャッシュを有効に利
用できる。

【００１８】図２に示すマルチプロセッサシステムにお
ける記憶一致制御とそのための構成について以下説明す
る。以下では、要求を出したユニットを他から区別する
ために、添字「Ｒ」を付けることにする。例えば、ＢＵ
（Ｒ）は要求を出したバッファ制御ユニットを示し、Ｃ
（Ｒ）はＢＵ（Ｒ）に含まれるキャッシュを示し、ＢＡ
Ａ（Ｒ）はＢＵ（Ｒ）に含まれるキャッシュディレクト
リを示し、ＦＡＡ（Ｒ）はＢＡＡ（Ｒ）に対応する写し
ディレクトリを示す。ＢＵはＩＵからの指令に応答して
自身のＢＡＡを調べ、もし要求されたデータがキャッシ
ュにないか、有っても排他フラグが共有状態を示してい
る場合には、自身がＢＵ（Ｒ）となってＢＵ要求指令を
ローカルＳＣＵへ送る。ローカルＳＣＵはこの指令を、
ＭＳに対する要求およびローカルＳＣＵおよびリモート
ＳＣＵにある他の全てのＦＡＡを探索するための相互探
索要求として扱う。

【００１９】相互検索の結果、要求されたデータが他の
プロセッサのキャッシュにあることがわかると、当該キ
ャッシュは相互探索ヒットが生じたキャッシュとして表
示される。以下、このキャッシュをＣ（Ｈ）で示し、Ｃ
（Ｈ）を含むバッファ制御ユニットをＢＵ（Ｈ）で示
し、その写しディレクトリをＦＡＡ（Ｈ）で示す。Ｃ
（Ｈ）はＢＵ（Ｒ）によって要求されたブロックを持っ
ており、従ってこのブロックをＣ（Ｒ）へ転送するため
の送信キャッシュとなる。

【００２０】ＳＣＵは、ＳＣＵに接続されているＢＵの
ＢＡＡに対応したＦＡＡを持っている。ＳＣＵの内部に
設けられている相互探索制御線が全てのＦＡＡに接続さ
れていて、競合すなわち競合探索ヒットを調べるように
なっているので、相互探索は全てＳＣＵにあるＦＡＡの
みで行なわれ、その間ＢＵにあるＢＡＡは使用可能な状
態にある。また、ＢＡＡはＩＵからの論理アドレスによ
ってアドレス指定されるが、ＦＡＡは論理アドレスを変
換した絶対アドレスによってアドレス指定される。

【００２１】各キャッシュはストアイン型のキャッシュ
であるから、ＩＵによってキャッシュ中のブロックが変
更されても、ＭＳでただちに同様の変更が行なわれるわ
けではない。従ってキャッシュ内には変更されたブロッ
クおよび未変更のブロックが混在している。未変更ブロ
ックはＭＳからも取り出すことができるが、変更ブロッ
クは該ブロックを含むキャッシュから取り出せるだけで
ある。このキャッシュは取り出し要求があると、要求さ
れたブロックを取り出す。取り出し要求は、（１）相互
探索ヒットによるものと、（２）ブロック置換（新しい
ブロックを持ってくるためのスペースをあける）による
ものとがある。（１）はＢＵ（Ｈ）で実行されるが、
（２）はＢＵ（Ｒ）で実行される。

【００２２】ＢＡＡおよびＦＡＡのエントリを図１１ｂ
に示す。これらのエントリは、関連するキャッシュ中の
各ブロックに対応している。１ビットのＥＸフィールド
は、その内容が１であれば排他状態（ＥＸ）を示し、０
であれば共有状態（ＳＨ）を示す。一般に複数のキャッ
シュに存在している可能性があれば共有状態を示すフラ
グ（ＥＸ＝０）を与える。一方、一つのキャッシュにし
か存在しない場合には排他状態を示すフラグ（ＥＸ＝
１）が与えられる。１ビットのＶフィールドは対応する
ブロックが有効か否かを示す。１ビットのＣＨフィール
ドは対応するブロックが変更されたか否かを示してい
る。キャッシュはアクセスの効率を高めるために、ブロ
ック単位で構成され、各ＢＡＡおよびＦＡＡのエントリ
もブロック単位になっている。各ブロックはＩＵのアク
セス単位よりも大きく、ＩＵは一般にその内の一部をア
クセスする。従って、ＩＵによって要求されたデータは
ブロックの一部分であっても、ＢＡＡエントリおよびＦ
ＡＡエントリに含まれる全てのフラグは、要求されたデ
ータを含むブロック全体に適用される。

【００２３】ＩＵは命令又はデータをアクセスしたいと
きに、取り出し指令または記憶指令をＢＵへ送るが、こ
のＩＵ指令は共有データ（前述のＴＬＢのＣビットが１
のもの）に対するものか非共有データ（Ｃビットが０の
もの）に対するものかに応じて共有型（ＣＯ）または非
共有型（ＰＲ）型にわけられる。共有型のＩＵ指令（Ｉ
ＵＣＯ指令）においては、要求されたデータが自キャ
ッシュにあれば、対応するＢＡＡエントリ中の排他フラ
グが共有状態ＳＨか排他状態ＥＸかには関係なく、ただ
ちにキャッシュから取り出し、あるいは記憶が行なわれ
る。記憶の場合にはＢＡＡエントリ中の排他フラグがＥ
Ｘの場合には他に何も行なわないが、ＢＡＡエントリの
排他フラグがＳＨの場合には、記憶指令が同じブロック
を保持している他キャッシュに送られる。

【００２４】要求されたデータが自キャッシュにない場
合には、他の全てのＩＵに対応するＦＡＡで相互探索が
行なわれる。その結果、いずれかのキャッシュで相互探
索ヒットが生じると、そのキャッシュすなわちＣ（Ｈ）
はヒットしたブロックを接続されているＳＣＵに転送
し、当該ＳＣＵは、このブロックをＣ（Ｒ）へ転送す
る。また、ＢＵ（Ｒ）およびＢＵ（Ｈ）の対応するＢＡ
ＡエントリおよびＦＡＡエントリ中の排他フラグはＳＨ
にされる。要求されたブロックが送信キャッシュＣ
（Ｈ）で変更されていた場合には、ＭＳ中のオリジナル
ブロックはまだ最新の状態になっていないためにアクセ
スを禁止される。記憶の場合には、記憶指令がＢＵ
（Ｈ）にも送られる。複数のキャッシュに同じブロック
のデータが含まれていた場合には、ＩＵＣＯの指令を
実行することによって、各々のキャッシュから同じブロ
ックのデータを同時に取り出したり、記憶したりでき
る。

【００２５】非共有型のＩＵ指令においては、要求され
たデータを含むブロックがキャッシュにあって、その排
他フラグがＥＸであれば、８バイトのデータの取り出し
または記憶をただちに行なえる。排他フラグがＥＸであ
るブロックはマルチプロセッサシステム中の一つのキャ
ッシュにのみ保持される。要求されたブロックがキャッ
シュにないか、またはもしあってもその排他フラグがＳ
Ｈであれば、他の全てのＩＵに関連するＦＡＡで相互探
索が行なわれる。その結果、いずれかのキャッシュで相
互探索ヒットが生じると、そのキャッシュすなわちＣ
（Ｈ）はヒットしたブロックを接続されているＳＣＵに
転送し、当該ＳＣＵは、このブロックをＣ（Ｒ）に転送
する。また、ＢＵ（Ｒ）の対応するＢＡＡエントリおよ
びＦＡＡエントリ中の排他フラグは、ＥＸにされ、従っ
て、Ｃ（Ｒ）だけがこのブロックを含むことになる。Ｃ
（Ｈ）においては当該ブロックが無効化される。要求さ
れたブロックが送信キャッシュで変更されていた場合に
は、ＭＳ中のオリジナルブロックはまだ最新の状態にな
っていないから、アクセスは禁止される。

【００２６】ＩＵ指令を受け取ったＢＵでキャッシュミ
スが生じた場合あるいは記憶指令の場合に他のキャッシ
ュにデータが存在する可能性があれば、このＢＵは図１
２に示したようなＢＵ要求指令を出す。これはもとのＩ
Ｕ指令によって与えられた共有型フラグ（Ｃビット）を
含む。

【００２７】ＢＵ要求指令はＢＵ要求指令線２３０を介
してローカルＳＣＵへ送られる。ローカルＳＣＵはこれ
に応答して、要求されたブロックを取り出すための要求
をＭＳに送り、同時に、ＢＵ要求指令をＸＳＡＲ（相互
探索アドレスレジスタ）に移す。ＢＵ要求指令はこのレ
ジスタから相互探索線を介してリモートＳＣＵにも送ら
れる。ローカルＳＣＵではＸＳＡＲに移されたＢＵ要求
指令中の絶対アドレスを用いて関連ＢＵのＦＡＡが探索
され、リモートＳＣＵでは２台のリモートＢＵのＦＡＡ
が探索される。

【００２８】送信キャッシュからＢＵ（Ｒ）へ要求され
たブロックを転送するために、指令を含む処理制御信号
をやり取りする様子を図１０に示す。ＢＵ（Ｒ）を要求
元キャッシュとすると、ＢＵ（Ｈ）が送信キャッシュで
ある。図１０には示していないが、ブロック転送には図
９（概略図であり、詳細は後述の図面と説明で示され
る）のようなデータ線構造が使用される。ここで、ＯＢ
Ｂは出力ブロックバッファである。なお、要求元がＩＯ
Ｐの場合もある。

【００２９】図１０の（Ａ）および図１０の（Ｂ）の例
では、ブロック転送のための制御信号のやり取りは、キ
ャッシュミスを検出したＢＵまたは適切な排他フラグを
持っていないＢＵ（Ｒ）によって開始される。まず、Ｂ
Ｕ（Ｒ）は制御線２３０を介して図１２に示すようなＢ
Ｕ要求指令をローカルＳＣＵへ送る。

【００３０】図１２の各フィールドの意味は次のとおり
である。ＳＴＡＲ設定：ＳＴＡＲ（ＳｔｏｒｅＡｄｄｒｅｓｓ
Ｒｅｇｉｓｔｅｒ）を設定するかどうかを指定す
る。記憶：記憶処理であるかどうかを指定する。ＦＡＲ設定：ＦＡＲ（ＦｅｔｃｈＡｄｄｒｅｓｓＲ
ｅｇｉｓｔｅｒ）を設定するかどうかを指定する。取り出し：取り出し処理であるかどうかを指定する。Ｃ：共有領域のデータに関する処理であるかどうかを指
定する。絶対アドレス：処理するデータのアドレスを指示する。

【００３１】ローカルＳＣＵは、ＢＵ要求指令を受け取
ると、その処理の優先順位をスケジュールし、対応する
ＭＳに要求を出し、内部の相互探索制御線２５６，２５
７（図１７および図１８）と外部の相互探索制御線２５
８に相互探索要求を出す。いずれかのＦＡＡで相互探索
ヒットが見つかると、そのＦＡＡ（Ｈ）を含むＳＣＵが
制御線を介してＢＵ（Ｈ）に相互探索要求を送る。この
相互探索要求はＢＵ（Ｈ）に対し、（１）競合ブロック
（ヒットしたブロック）をそのキャッシュから吐き出す
こと、（２）競合ブロックを無効化すること、（３）競
合ブロックの排他フラグをＥＸからＳＨに変更するこ
と、（４）競合ブロックへのデータ転送が行なわれるこ
と、（５）変更の有無をチェックすること、（６）これ
らの５つのうちの特定の組合せを要求される。

【００３２】相互探索ヒット要求線２５２上の各種制御
信号の一例を図１３に示す。図１３の各フィールドの意
味は次のとおりである。相互探索ヒット要求：相互探索ヒット要求であることを
指示する。ＣＯ：（１）競合ブロックをそのキャッシュから吐き出
すことを指示する。ＣＣ：（５）変更の有無をチェックすることを指示す
る。ＳＴ：（４）競合ブロックへのデータ転送が行なわれる
ことを指示する。ＳＨ：（３）競合ブロックの排他フラグをＥＸからＳＨ
に変更することを指示する。Ｉ：（２）競合ブロックを無効化することを指示する。絶対アドレス：処理するデータのアドレスを指示する。ＧＩＤ：処理対象となるクラスを指定する（図１９参
照）。ＳＩＤ：処理対象となるローを指定する（図１９参
照）。

【００３３】相互探索ヒット要求線２３２はＢＵごとに
１本ずつ設けられる。従って、図２のマルチプロセッサ
システムには全部で４本の相互探索要求線があるが、こ
れらを区別する必要があるときには、接続されているＢ
Ｕの番号１〜４の番号を付けて、２３２・１、２３２・
２、２３２・３、２３２・４のように表示する（他の制
御線も同様）。

【００３４】相互探索に関与している各ＳＣＵは、相互
探索要求に対する応答を出しおわるまで、要求者の識別
子（ＲＱＩＤ）をＸＳＳＡＲ２４３（図１７）に保持し
ている。ＢＵ（Ｈ）に対する相互探索ヒット要求がブロ
ックの吐き出しであれば、ＢＵ（Ｈ）がキャッシュ間転
送またはキャッシュからチャネルへの転送における送信
ＢＵになり、当該ブロックを要求元であるＣ（Ｒ）また
はＩＯＰ（Ｒ）に転送する。相互探索ヒット要求によっ
て上述の（１）から（６）までのうちのいずれかを要求
されたＢＵ（Ｈ）は相互探索ヒット応答信号線２３３へ
信号を出すことによってローカルＳＣＵに応答する。

【００３５】相互探索ヒット応答信号線２３２上の信号
の一例を図１４に示す。図１４の各フィールドの意味は
次のとおりである。相互探索ヒット応答：相互探索ヒット応答であることを
指示する。ＣＯ：競合ブロックをそのキャッシュから吐き出したこ
とを応答する。ＣＨ：競合ブロックが変更されていたことを応答する。ＳＴ：競合ブロックへのデータ転送が完了したことを応
答する。ＳＨ：競合ブロックの排他フラグをＥＸからＳＨへ変更
したことを応答する。Ｉ：競合ブロックを無効化が完了したことを応答
する。ＧＩＤ：処理対象となるクラスを指定する（図１９参
照）。ＳＩＤ：処理対象となるローを指定する（図１９参
照）。相互探索ヒット要求信号線２３２と同じく、相互探索ヒ
ット応答信号線２３３もＢＵごとに設けられる。

【００３６】相互探索要求信号を受け取ったＳＣＵは、
この信号がデータの転送を示していると、要求元ＢＵ
（Ｒ）のキャッシュから転送されてくるデータを受け取
るために、関連するＯＢＢ（出力ブロックバッファ）を
準備する。データ転送は、図１０の各制御線と並列に設
けられている図９のデータ線を用いて実行される。ま
た、リモート応答信号を受け取ったローカルＳＣＵは、
どのＢＵまたはＩＯＰが要求者であるかに応じて、直接
応答または間接応答を与える。すなわち、ローカルＳＣ
Ｕは、要求者が自身に接続されていれば直接応答を与え
（図１０の（Ａ））、要求者がリモートＳＣＵに接続さ
れていれば間接応答を与える（図１０の（Ｂ））。

【００３７】要求者がリモートＳＣＵに接続されている
と、ローカルＳＣＵはリモート応答制御信号線２７６，
２７７を介してリモートＳＣＵに相互探索ヒット応答信
号を送る。この信号はリモートＳＣＵの相互探索ヒット
応答制御回路（図１８を参照）に受け取られ、要求者が
リモートＳＣＵに接続されていることを知らせる。要求
者が接続されているＳＣＵの相互探索ヒット応答制御回
路は、送信ＢＵから直接、またはもう一方のＳＣＵを介
して、相互探索ヒット応答信号を受け取ると、指令応答
線２３１へ指令応答信号を出して要求者であるＢＵまた
はＩＯＰへ送り、その時ＯＢＢからデータ線へ出力され
ているブロックデータを受け取らせる。

【００３８】指令応答信号の一例を図１５に示す。図１
５の各フィールドの意味は次のとおりである。指令応答：指令応答であることを指示する。ＣＨ：データが変更されていること（ＭＳと一致してい
ない）を指示する。ＳＴ：記憶指令であるかどうかを指示する。指令応答信号２３１もＢＵごとに設けられる。

【００３９】キャッシュ間またはキャッシュからＩＯＰ
へのブロック転送は、要求者であるＢＵのキャッシュま
たはＩＯＰへのブロック書き込みによって終了する。指
令応答信号がＢＵ（Ｒ）に受け取られたとき、その選択
されたＢＡＡエントリ（図１１ｂ）を変更することがで
きる。例えば、ブロック転送を伴う場合には、当該ブロ
ックに対応する新たなＢＡＡエントリが作成され、ブロ
ック転送を伴わない場合には、Ｃ（Ｒ）に対応するブロ
ックの変更フラグおよび排他フラグが書き替えられる。

【００４０】図２９ａの表１、図２９ｂの表２はキャッ
シュ間転送における種々の状態を要約して示したもので
ある。上記表１、表２および図２９ｃの表３のフィール
ドの意味は次のとおりである。ＩＵ指令：ＩＵ指令の形式を示す。自キャッシュ：自キャッシュにデータがあるかどうか、
その時の排他フラグが何であるかを示す。探索結果：他キャッシュにデータがあるかどうか、その
時の排他フラグが何であるかを示す。ＭＳ要求：ＭＳに対するリクエストを実行するか、取り
消すかを示す。ＦＡＡ更新：ＦＡＡのフラグをどのように変更するかを
示す。相互探索要求：相互探索要求の形式を示す。相互探索応答：相互探索応答の形式を示す。指令応答：指令応答の形式を示す。データ転送：どこからどこへデータ転送が行われるかを
示す。

【００４１】キャッシュ間転送すなわちＣ（Ｈ）からＣ
（Ｒ）への転送はいずれかのＳＣＵにＦＡＡ（Ｈ）があ
る場合に実行される。相互探索によりヒットが検出され
ると、ＦＡＡを含むＳＣＵはただちにＭＳに取消し信号
を送って、以前にＭＳへ出したブロック取り出し信号を
取り消す。次いで、競合ブロックが変更されていなけれ
ば、ＭＳから同じブロックを取り出すこともできるが、
いったん取り消したＭＳ要求を再び出してブロック取り
出しを行なうとかなりの遅れがでるので、たとえ変更さ
れていなくてもキャッシュから取り出すようにした方が
効率的である。Ｃ（Ｈ）から取り出されたブロックはＳ
ＣＵ（Ｈ）の関連するＯＢＢへロードされ、次いでそこ
からＣ（Ｒ）の方へ転送される。

【００４２】要求が非共有型のＰＲ取り出しであった場
合には、この要求に関わるブロックすなわち競合ブロッ
クがＣ（Ｈ）で変更されているか否かに関係なく、ＦＡ
Ａ（Ｈ）およびＢＡＡ（Ｈ）の両方で対応するエントリ
が無効化され、また競合ブロックが例え変更されていた
としてもＣ（Ｒ）への転送が行なわれるだけで、ＭＳへ
の転送は行なわれない。これに対して、要求が共有型の
ＣＯ取り出しでかつブロックが変更されていた場合に
も、競合ブロックがＣ（Ｒ）へ転送されるだけで、ＭＳ
への転送は行なわれない。共有型取り出し要求の場合で
も、相互探索の結果ヒットが検出されなければ、ＦＡＡ
（Ｒ）およびＢＡＡ（Ｒ）の対応するエントリに含まれ
る排他フラグが共有状態（ＥＸ＝０）にセットされるだ
けである。非共有型の取り出しの場合には、上述の排他
フラグが排他（ＥＸ＝１）にセットされ、かつＦＡＡ
（Ｈ）およびＢＡＡ（Ｈ）の対応するエントリが無効化
される。

【００４３】図２９ｃの表３はキャッシュ−チャネル間
転送の要約である。共有型の要求は共有領域へのデータ
のアクセスであり、非共有型の要求は私有領域へのアク
セスである。表３において、データ転送に関与するキャ
ッシュはＣ（Ｈ）だけであり、相互探索の結果、ブロッ
クが見つかると、Ｃ（Ｈ）からＩＯＰへの転送が行なわ
れるだけである。ただし、指令が非共有型の場合にはＦ
ＡＡ（Ｈ）およびＢＡＡ（Ｈ）において競合ブロックが
無効化される。非共有型の指令の場合にはＭＳへの転送
も行なわれる。

【００４４】本発明に従えば、図２のマルチプロセッサ
システムに含まれる複数のキャッシュで各々異なったブ
ロックの転送を同時に行なうことができる。以上で実施
例の一般的な説明を終わり、各装置の詳細に移ることに
する。

【００４５】ＢＵの詳細は図１６に、ＳＣＵの詳細は図
１７および図１８に各々示してある。説明の都合上、図
１６はＢＵ０を図１７および図１８はＳＣＵ０を示して
いるが、他のＢＵ１〜ＢＵ３およびＳＣＵ１もこれと同
じ構成である。従って、ＢＵ１〜ＢＵ３およびＳＣＵ１
については図１６および図１７，１８中の参照番号また
は記号を適宜変えて説明することにする。図１８〜図２
４は、ＢＵおよびＳＣＵに含まれる主な回路の更に詳細
な構成を示したものであるが、回路自体は比較的簡単
で、その動作も以下の説明から明らかになると思われる
ので、特に参照することはしない。なお、以下の説明は
図９のデータ構造を前提としている。

【００４６】図１６で、バッファ制御アドレスレジスタ
（ＢＣＡＲ）２１１はローカル要求アドレスおよびリモ
ート要求アドレスの両方を受け取る。ローカル要求アド
レスは関連するＩＵ（ＩＵ０）から供給され、リモート
要求アドレスはローカルＳＣＵ（ＳＣＵ０）からの相互
探索ヒット要求線２３２に接続された相互探索アドレス
レジスタ（ＸＳＡＲ）２１０から供給される。ＢＵに対
する全ての要求はＢＡＡ優先順序回路２１２へ送られ、
そこでどの要求が次にＢＣＡＲ２１１へ入力されるかが
決定される。選択された要求は１サイクルの間だけＢＣ
ＡＲ２１１に保持され、その後、ブロック取り出しアド
レスレジスタ（ＢＦＡＲ）２２２またはブロック記憶ア
ドレスレジスタ（ＢＳＡＲ）２２３へ転送されて、当該
要求に関するＢＵの全てのオペレーションが完了するま
で、そこに保持されている。

【００４７】ＢＣＡＲ２１１へ送られる要求の大部分
は、ローカルＩＵからの取り出し要求または記憶要求
で、当該要求の論理アドレスを含んでいる。ローカル要
求でキャッシュミスが生じた場合あるいは適切な排他フ
ラグを持っていなかった場合には、既に説明したよう
に、ＢＵはローカルＳＣＵに向かう制御線２３０へＢＵ
要求指令を出して、所望のデータを含むブロックを他の
何れかのキャッシュが保持しているかどうかを調べる相
互探索を開始させる。相互探索要求線２３２からＸＳＡ
Ｒを介してＢＣＡＲ２１１へ送られてくる相互探索ヒッ
ト要求は、他のＢＵ（ＢＵ１〜ＢＵ３）で開始される相
互探索の結果、ＢＵ（ＢＵ０）のＦＡＡで相互探索ヒッ
トが検出されたときに出される。ＢＵは相互探索ヒット
要求に応答して、要求されているブロックの吐き出し、
無効化、排他フラグの変更、データのアクセス等を行な
う。

【００４８】ローカルＩＵからの要求でキャッシュミス
が生じた場合には、ＢＣＡＲ２１０にあったローカル要
求アドレスがＢＦＡＲ２２２またはＢＳＡＲ２２３へ転
送され、要求されたブロックが他のキャッシュまたはＭ
Ｓから自身のキャッシュに転送されてくるまでそこに保
持される。転送されてきたブロックにたいし、ＩＵによ
って要求された取り出しまたは記憶が完了すると、ＢＣ
ＡＲ２１１は別の要求を処理可能になる。

【００４９】ＢＡＡ２１６およびその関連回路は、ＢＣ
ＡＲ２１１にある要求アドレスに対応するエントリがＢ
ＡＡ２１６にあるか否かを調べる。ＢＡＡおよびその関
連回路の構成を図１９、図２０、図２１を用いて説明す
る。ＢＣＡＲ２１１にある要求アドレス（論理アドレ
ス）のビット１〜１９がアドレス変換回路２１３へ送ら
れ、そこで得られた絶対ページフレームアドレスがＢＡ
Ａ２１６に送られる（データ線３０２）。また、通常ア
ドレス変換回路においてはアドレスが共有データである
かどうかを示すフラグ（Ｃビット）を持っていてこれに
より要求されたデータが共有データであるか非共有デー
タであるかを区別できる。従って、指令と共にこの共有
かどうかの情報が送られる。

【００５０】次に、図１９に示すようにＢＣＡＲ２１１
のビット２０〜２５によりアドレス線３０１を介して６
４カラム中の一つが選択され、１６クラス×２ローの絶
対アドレス（ビット１〜１９、これはカラム番号とクラ
ス番号で示される各位置に格納されており、各ロー毎に
６４×１６の格納位置がある。）が読み出される［３１
０ａ〜ｐ，３２０ａ〜ｐ］。読み出されたアドレスは比
較器３３０ａ〜ｐにより絶対ページフレームアドレスと
比較される（ロー０についてのみ図２０に示す。ロー１
についても同様である）。グループ識別子（ＧＩＤ）は
ビット１６〜１９に対応するもので、ＢＡＡ中のシノニ
ムクラスでヒットが検出された場合には、ヒットしたク
ラスの情報をエンコードすることによって得られ、その
シノニムクラスを識別するように設定される。セット識
別子（ＳＩＤ）はローに対応するもので、２つのローの
うちのどのエントリが要求アドレスと一致したのかを識
別する。選択回路でアドレスの一致即ちキャッシュヒッ
トが検出されるとデータの取り出しアドレスまたは記憶
アドレスがＢＦＡＲ２２２またはＢＳＡＲ２２３からア
ドレス線を通ってキャッシュへ送られ、データの取り出
しまたは記憶が行なわれる。

【００５１】１つの要求アドレスでＢＡＡ２１６から選
択回路２１７へ読み出されるＢＡＡエントリの最大数は
３２であるが、その何れにおいてもキャッシュヒットが
検出されない場合には、キャッシュミスを示す信号がＢ
Ｕ要求指令回路２１９およびＡＮＤゲート２３５へ送ら
れる。また、ヒットしても適切な排他フラグを持ってい
ない場合にもこれを示す信号がＢＵ要求指令回路２１９
およびＡＮＤゲート２３７へ送られる。ＢＵ指令回路２
１９は図１２に示した５個のフラグビットをＢＵ要求指
令線２２０へ出力し、ＡＮＤゲート２３５はＢＦＡＲに
あるブロックへ取り出しアドレスを同じ指令線に出力す
るか、ＡＮＤゲート２３７がＢＡＳＲにあるブロック記
憶アドレスを同じ指令線に出力する。かくして、図１２
に示すＢＵ要求指令がローカルＳＣＵに送られる。選択
回路は、他のキャッシュまたはＭＳから転送されてくる
ブロックをローカルキャッシュのどこに書き込むかを決
定するため、ＬＲＵのような置換手段に従って、クラス
およびローを選択し、それを識別するＳＩＤおよびＧＩ
ＤをＢＦＡＲに書き込む。

【００５２】図１７で、ＳＣＵ０は受け取ったＢＵ要求
指令を、該指令を出したＢＵに関連する取り出しアドレ
スレジスタ（ＦＡＲ）へ入れる。例えば、ＦＡＲ０はＢ
Ｕ０からの全てのＢＵ要求指令を受け取る。ＢＵ要求指
令は、その実行がＳＣＵ優先順序回路２４２によって許
可されるまで、関連するＦＡＲに保持されている。ＳＣ
Ｕ優先順序回路２４２はＦＡＲ０〜３，ＳＴＡＲ０〜
３、リモートＦＡＲおよびリモートＳＴＡＲにある要求
のうちから次に実行するものを選択する。

【００５３】例えば、ＦＡＲ０にあるＢＵ要求指令が選
択されると、制御線２４０により、ＦＡＲ０の出力が選
択され、ＸＳＳＡＲ２４３およびＡＮＤゲート２５０の
方へ送られる。ＳＣＵ優先順序回路２４２はこの時ＸＳ
ＳＡＲ２４３およびＡＮＤゲート２４４へゲート信号を
印加しており、かくしてＢＵ０の要求指令がＸＳＳＡＲ
２４３に書き込まれ、かつＡＮＤゲートからＭＳ要求と
して出力される。ブロックが別のキャッシュにあれば、
前に出されたＭＳ要求が図１８の取消制御回路２５１に
より取り消され、要求されたデータはこのキャッシュか
ら得られる。

【００５４】ＸＳＳＡＲ２４３の内容を図２２に示す。
ＸＳＳＡＲ２４３は各々の要求者即ちローカルのＢＵお
よびＩＯＰ並びにリモートのＢＵおよびＩＯＰに対応す
るビット位置を含み、そのうちの一つがセットされる。
例えば、ローカルのＢＵ０に対するビット位置がセット
されると、このＢＵ０の写しディレクトリを除くほかの
全ての写しディレクトリで探索が行なわれなければなら
ないことを示す。ＸＳＳＡＲ２４３はＳＩＤおよびＧＩ
Ｄも保持する。ＸＳＳＡＲ２４３に受け取られたＢＵ要
求指令は内部制御線２５７を通って関連ＢＵ（ＢＵ２）
の写しディレクトリＦＡＡ２へ送られ、同時に相互探索
制御線２５８を通ってリモートＳＣＵ（ＳＣＵ１）へ送
られる。ＳＣＵ１では優先順序回路２４２によって許可
されると、この指令をリモートＸＳＳＡＲ２４５に受け
取り、関連するＢＵ（ＢＵ１およびＢＵ３）のＦＡＡ
（ＦＡＡ１およびＦＡＡ３）の探索を行なう。

【００５５】各ＦＡＡの出力側にはヒット論理回路２５
９が接続されており、そこで相互探索ヒットが調べられ
る。ヒット論理回路２５９の詳細は図２１に示してあ
る。ヒット論理回路２５９・０で相互探索ヒットが見つ
かると、ＸＳＳＡＲ２４３にあった指令は、ヒット論理
回路２５９・０の相互探索ヒットの制御のもとに図１８
のＸＳＲＲ２６１・０へ移される。ヒット論理回路２５
９・２の場合には、ＸＳＲＲ２６１・２へ移される。Ｘ
ＳＲＲ２６１の詳細は図２３に示してある。ＸＳＲＲ２
６１はＸＳＳＡＲ２４３および関連するヒット論理回路
２５９の出力を組合せて相互探索ヒット要求指令を作
る。ＸＳＳＡＲ２４３の信号はＢＵ要求指令のＣＯ／Ｐ
Ｒ状態を示し、関連するヒット論理回路２５９の出力は
ＦＡＡ（Ｈ）におけるヒットブロックエントリ中のＥＸ
／ＳＨ状態を示す。

【００５６】ＸＳＲＲ２６１に対するこれらの入力は図
２９ａ〜図２９ｃの表１〜３に示してある。表の１番左
の列は、要求がＣＯ型かＰＲ型かおよび取り出しか記憶
かの区別を示す。２番目の列は自キャッシュにデータが
存在するかどうかと、存在した場合に共有されている可
能性がある（ＳＨ）か共有されていない（ＥＸ）かを示
す。３番目の列は、相互探索の結果（ヒット論理回路２
５９）の出力を示す。どのＦＡＡでも所望ブロックのア
ドレスが見つからなければ相互探索ミスが生じる。ヒッ
トの場合には、それを検出したＦＡＡエントリ中のＥＸ
フィールドの内容にしたがって、ＳＨヒットあるいはＥ
Ｘヒットが知らされる。ブロックが見つかった場合に
は、ＭＳではなくてこのブロックを記憶しているキャッ
シュからブロック取り出しが行なわれ、第４列に示すよ
うに、前にだされたＭＳ要求が取り消される。５番目の
列は関連する２つのＦＡＡ（Ｒ）およびＦＡＡ（Ｈ）に
おける更新の様子を示している。各ＦＡＡを更新するた
めのＦＡＡ書き込み制御回路は図２４に示してある。

【００５７】このようにしてＸＳＲＲ２６１はＢＵ
（Ｈ）に対する要求指令を作成し、相互探索ヒット要求
線２３２を介してＢＵ（Ｈ）へ送る。図１６のＢＵＯを
ＢＵ（Ｈ）とすると、相互探索ヒット要求線２３２上の
要求はＸＳＡＲ２１０へ入力される。さらに、要求はＢ
ＡＡ優先順序回路２１２によって許可されると、ＢＣＡ
Ｒ２１１へ送られ、それを用いてＢＡＡ２１６をアクセ
スする。ＢＡＡ優先順序回路２１２が相互探索優先信号
を発生すると、相互探索ヒット応答回路２１５が起動さ
れて、相互探索ヒット要求に対するＢＵの応答を準備す
る。この応答は表１〜３の第７番目の列に示されてお
り、ＸＳＡＲ２１０からの信号にしたがって作成され
る。

【００５８】相互探索ヒット応答回路は図１４に示した
６ビットの信号を相互探索ヒット応答線２３３へ出力す
る。相互探索ヒット応答回路の詳細は図２５に示してあ
る。ＢＡＡ２１６で選択されたエントリの更新もＢＡＡ
書き込み制御回路２１４（詳細は図２６）によって実行
される。この回路はＸＳＡＲ２１０の内容によってエン
トリをＳＨ型にするかまたは無効化するかまたはデータ
の書き込みを行なう。また、相互探索ヒット応答回路２
１５によって吐き出しが要求されると、ＢＡＡにおいて
現在アドレス指定されているエントリ中のブロックアド
レスが選択回路２１７を経てＢＳＡＲにロードされ、さ
らに信号線２２４上の吐き出し開始信号により吐き出し
制御回路２２０が起動されて、ＯＲゲートを経てセレク
タによりＢＳＡＲ２２３にあるアドレスがアドレス線を
通って関連するキャッシュへ送られる。

【００５９】このキャッシュから送出されたブロックは
ローカルＳＣＵ内の対応するＯＢＢ０へ送られる。ま
た、相互探索ヒット応答回路２１５によってデータの書
き込みが要求されると、ＢＡＡにおいて現在アドレス指
定されているエントリ中のブロックアドレスが選択回路
２１７を経てＢＳＡＲにロードされ、さらに信号線２２
５上の書き込み開始信号によりキャッシュ書き込み制御
回路２２１が起動されて、ＯＲゲートを経てセレクタに
よりＢＳＡＲ２２３にあるアドレスがアドレス線を通っ
て関連するキャッシュへ送られる。これによりローカル
ＳＣＵ内の対応するＯＢＢ０のデータがこのキャッシュ
へ書き込まれる。信号線２２４上の吐き出し開始信号は
ＡＮＤゲート２３６にも印加されて、ＢＳＡＲからのア
ドレスを信号線２３０の方へ通過させる。このアドレス
は相互探索ヒット応答信号線上の信号と一緒になって、
ローカルＳＣＵに相互探索ヒット応答を与える。

【００６０】ローカルＳＣＵ（ＳＣＵ０）は相互探索ヒ
ット応答線２３３・０上の信号を図１８のＢＵ０相互探
索ヒット応答制御回路２６０・０に受け取る。この回路
はＯＢＢ０を起動して、ＢＵ０のキャッシュからＢＵ０
データ線２６７・０を通って送られてくるブロックを受
け取らせる。ＢＵ２のための回路２６６・２およびＯＢ
Ｂ２も同じである。ＢＵ０相互探索ヒット応答制御回路
２６６・０は別の出力線２７１・０へ、指令応答線制御
回路（ＣＲＢＣ）２７２（詳細は図２７）を起動する信
号を出力する。ＣＲＢＣ２７２は相互探索ヒット応答を
供給したＢＵとは異なる要求元へ、図１５のような３ビ
ットの指令応答を送る。

【００６１】この指令応答の第１ビットが指令応答線２
３１が活動状態にあることを示し、第２ビット（ＣＨ）
は要求者へ転送されたブロックが変更されてＭＳにある
オリジナルブロックとは異なっていることを示す。ま
た、第３ビット（ＳＴ）は記憶指令に対する応答である
ことを示す。

【００６２】要求者がＢＵ０であれば、ＣＲＢＣ２７２
は制御線２３１・０へ指令応答を出す。ＢＵ０に受け取
られた指令応答は、図２８に詳細を示す指令応答回路２
１８中の対応するトリガをセットする。ＢＵ０は最初に
取り出し要求を出したときにその要求がＣＯ型であるか
ＰＲ型であるかを図２８中の対応するトリガに記憶して
おり、その内容と指令応答に基づいて、転送されてきた
ブロックに対応するＢＡＡエントリ中の排他フラグのセ
ット／リセットを制御する。ＢＡＡ書き込み制御回路２
１４（詳細は図２６）は、相互探索ヒット応答回路２１
５および指令応答回路２１５および指令応答回路２１８
からの信号を選択されたＢＡＡエントリ中の対応するフ
ラグフィールドに書き込む。

【００６３】ＢＡＡにおいて割り振られたエントリは、
送信ＯＢＢから受け取ったブロックを関連するキャッシ
ュのどこに書き込むかを決める。このＯＢＢ−キャッシ
ュ間転送のためのデータ線は、送信ＢＵに関連する相互
探索ヒット応答制御回路２６６・０または２６６・２に
よって選択される。相互探索ヒット応答制御回路２６６
・０または２６６・２は、制御線２７１・０または２７
１・２からローカルＳＣＵ０のＣＲＢＣ２７２へ制御信
号を送るか、制御線２７６・０または２７６・２からリ
モートＳＣＵ１のＣＲＢＣ２７２へ制御信号を送る。例
えば、ＢＵ０相互探索ヒット応答制御回路２６６・０か
ら信号線２７６・０を経由してリモートＳＣＵ１のＣＲ
ＢＣ２７２へ送られる信号は、ＯＢＢ０からＢＵ１また
はＢＵ３，ＩＯＰ１，ＩＯＰ３へのゲート動作を示
す。信号線２７１・０上の信号は、ＯＢＢ０からＢＵ２
またはＩＯＰ０またはＩＯＰ２へのゲート動作を示す。

【００６４】ＳＣＵ１にあるＯＢＢ１またはＯＢＢ３か
らＢＵ０，ＢＵ２またはＩＯＰ０，ＩＯＰ２への転送
においては、制御線２７６・１上の信号がＯＢＢ１から
のゲート動作を示し、制御線２７６・３上の信号がＯＢ
Ｂ３からのゲート動作を示す。ＣＲＢＣ２７２の構成は
両ＳＣＵで同じである。ＣＲＢＣ２７２は図１５のよう
な指令応答信号をローカルＢＵまたはローカルＩＯＰへ
送る。前述のように、ＣＲＢＣからの指令応答信号は信
号線２３１通って指令応答回路２１８に受け取られ、そ
の結果ＢＡＡ書き込み制御回路２１４よってＢＡＡ２１
６内の選択されたエントリが更新される。エントリの更
新にはその時にＢＣＡＲ２１１にあるアドレスが使用さ
れる。通常は、アクセスされる度ごとにＬＲＵ等の規則
により更新する順序を管理している。本発明におけるよ
り望ましい態様では、相互探索ヒット要求の場合には更
新を抑止する。このためには、相互探索ヒットの場合に
通常行なっている更新順序の更新の起動をかけなければ
良い。こうすることで、常に更新順序を更新する場合と
比較して不必要なデータがキャッシュ中に存在しつづけ
ることが避けられるため、より性能を向上させることが
できる。

【００６５】相互探索ヒット応答制御回路２６６・０ま
たは２６６・２から信号線２８１・０または２８１・２
へ出力される信号は、各々のＯＢＢから要求元のＢＵへ
のブロック転送を制御する。例えば、ＯＢＢ０からのブ
ロック転送は、信号線２８１・０と合わせてＯＢＢ０の
４ビットの出力カウンタを起動することにより開始され
る。ＯＢＢ０は２５６バイトを記憶しており、出力カウ
ンタを１ずつ進めることによってそれらがデータ切り替
え回路２７４へ読み出されるデータ切り替え回路２７４
は、両ＳＣＵの相互探索ヒット応答制御回路２６６およ
びＭＳ応答制御回路２６９からのゲート制御信号にした
がって各々のデータをローカルのＢＵ，ＩＯＰまたはＭ
Ｓへ向ける。

【００６６】本実施例では、各ＯＢＢはローカルＳＣＵ
にあるデータ切り替え回路２７４に接続され他データ線
２８３のほかに、リモートＳＣＵにあるデータ切り替え
回路２７４に接続されたデータ線２８６も持っている。
ローカルＢＵまたはＩＯＰがデータを受け取るのであれ
ば、そのデータはＯＢＢ０またはＯＢＢ２からデータ線
２８３・０またはデータ線２８３・２を通ってローカル
ＳＣＵ０のデータ切り替え回路２７４へ送られる。デー
タ切り替え回路２７４は受け取ったデータを、相互探索
ヒット応答制御回路２６６またはＭＳ応答制御回路２６
９からのゲート制御信号にしたがって、ローカルＢＵ，
ＩＯＰまたはＭＳに向ける。データをリモートのＢＵ，
ＩＯＰまたはＭＳへ送る必要がある場合には、ＯＢＢ０
またはＯＢＢ２はそのデータを線２８６・０または２８
６・２へ出力する。線２８６はリモートＳＣＵ１のデー
タ切り替え回路２７４に接続されており、そこで同様な
ゲート制御信号の制御のもとに目的とするＢＵ，ＩＯＰ
またはＭＳへデータが転送される。

【００６７】以上のように制御を行なう手段を設けるこ
とにより、効率の良い記憶一致制御を行なうことがで
き、マルチプロセッサシステムの性能を向上させること
ができる。また、前述のように共有データか非共有デー
タかの判定は、アドレス変換回路に含まれる共有ビット
（Ｃビット）を使うことで容易に判定できるが、命令ご
とに指定しても良い。また、エントリごとに１ビットの
共有ビットを設け、それを特定の命令を使ってデータを
アクセスするときのみセット／リセットしても良い。そ
して、共有かどうの判定は、アドレスから求めるのでは
なく、このビットを用いて行なっても良い。また、本実
施例では相互探索でヒットした場合にはＭＳへの要求を
取り消すことでキャッシュ内のブロックの変更が行なわ
れていなくてもキャッシュからデータ転送を行なってい
るが、ヒットしても変更されていなければＭＳへの要求
を取り消さない制御をしても良い。この場合にはキャッ
シュからのデータ転送でなく、ＭＳからデータが転送さ
れることになる。

【００６８】

【発明の効果】本発明の記憶一致制御方法では、共有デ
ータに関しては、そのデータを持っているキャッシュに
も書き込みに行くことで性能の低下を防ぎ、非共有デー
タに関しては他のプロセッサのキャッシュの対応するデ
ータをキャンセルすることでキャッシュを有効に使用す
ることができ、キャッシュのヒット率を上げる効果があ
る。また、他のプロセッサのキャッシュに書き込む場合
でも、更新順序を更新しないことにより、さらに不要な
データがキャッシュ中に存在することによるキャッシュ
の効率の低下を防ぐことができる。また、これらを用い
たマルチプロセッサシステムは同様の理由により性能を
向上させることができる。

【図面の簡単な説明】

【図１】本発明における記憶一致制御方法の全体の流れ
を示す図である。

【図２】本発明に従うマルチプロセッサシステムの構成
を示すブロック図である。

【図３】共有領域に対する取り出し要求の場合の処理の
流れを示す図である。

【図４】非共有領域に対する取り出し要求の場合の処理
の流れを示す図である。

【図５】共有領域に対する記憶要求の場合の処理の流れ
を示した図である。

【図６】非共有領域に対する記憶要求の場合の処理の流
れを示した図である。

【図７】共有領域に対する取り出し要求の場合のさらに
望ましい態様の処理の流れを示す図である。

【図８】共有領域に対する記憶要求の場合のさらに望ま
しい態様の処理の流れを示した図である。

【図９】マルチプロセッサシステムにおけるデータ線構
造の一例を示す図である。

【図１０】マルチプロセッサシステム内での各種制御信
号のやり取りを示す図である。

【図１１ａ】ＴＬＢの各エントリのフォーマットを示す
図である。

【図１１ｂ】ＢＡＡエントリおよびＦＡＡエントリのフ
ォーマットを示す図である。

【図１２】ＢＵ要求指令のフォーマットを示す図であ
る。

【図１３】相互探索ヒット要求のフォーマットを示す図
である。

【図１４】相互探索ヒット応答のフォーマットを示す図
である。

【図１５】指令応答のフォーマットを示す図である。

【図１６】ＢＵの構成を示す図である。

【図１７】ＳＣＵの構成を示す回路図である。

【図１８】ＳＣＵの構成を示す回路図である。

【図１９】ＢＡＡの構成を示す回路図である。

【図２０】ＢＡＡの構成を示す回路図である。

【図２１】ヒット論理回路２５９の詳細な回路図であ
る。

【図２２】ＸＳＡＲ２４３の詳細な回路図である。

【図２３】ＸＳＲＲ２６１の詳細な回路図である。

【図２４】ＦＡＡ書き込み制御回路の詳細な回路図であ
る。

【図２５】相互探索ヒット応答回路の詳細な回路図であ
る。

【図２６】ＢＡＡ書き込み制御回路の詳細な回路図であ
る。

【図２７】ＣＲＢＣ２７２の詳細な回路図である。

【図２８】指令応答回路の詳細な回路図である。

【図２９ａ】キャッシュ間転送における各種状態を要約
して示した表１を示す図である。

【図２９ｂ】キャッシュ間転送における各種状態を要約
して示した表２を示す図である。

【図２９ｃ】キャッシュとチャネル間の転送における各
種状態を要約した表３を示す図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＧ０６Ｆ 12/12 ５０５Ｇ０６Ｆ 12/12 ５０５５５１５５１ (56)参考文献特開平２−238534（ＪＰ，Ａ) 特開昭58−118083（ＪＰ，Ａ) 特開平２−267658（ＪＰ，Ａ) 特開昭58−35784（ＪＰ，Ａ) 特開平４−233051（ＪＰ，Ａ) 特開平３−58151（ＪＰ，Ａ) 特開昭57−94973（ＪＰ，Ａ) 特開平１−133162（ＪＰ，Ａ) 特開平４−5740（ＪＰ，Ａ) 特開平４−5739（ＪＰ，Ａ) 特開平３−40046（ＪＰ，Ａ) 特開平２−186456（ＪＰ，Ａ) 特開平４−151751（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08 - 12/12

Claims

(57)【特許請求の範囲】

【請求項１】キャッシュを有する複数のプロセッサ
と、該プロセッサによって共有される主記憶を備えるマ
ルチプロセッサシステムにおける記憶一致制御方法にお
いて、いずれかのプロセッサがデータを自プロセッサのキャッ
シュに書き込む際に該データが共有データであるか否か
を判定し、前記データに対応するブロックの各キャッシュにおける
状態を判定し、前記データに対応するブロックが他のプロセッサのキャ
ッシュに存在する場合に、そのブロックが共有データの
ブロックであるときは自プロセッサのキャッシュと他プ
ロセッサのキャッシュとも更新し、共有データのブロッ
クでないときは自プロセッサのキャッシュを更新し他プ
ロセッサのキャッシュに存在する前記データに対応する
ブロックを無効にし、他プロセッサのキャッシュを更新する場合に、該キャッ
シュのキャッシュブロック置換時の優先順位を変更しな
いようにしたことを特徴とする記憶一致制御方法。
【請求項２】キャッシュを有する複数のプロセッサ
と、該プロセッサによって共有される主記憶を備えるマ
ルチプロセッサシステムにおいて、いずれかのプロセッサがデータを自プロセッサのキャッ
シュに書き込む際に、前記データが共有データであるか
否かを判定する手段と、前記データに対応するブロックの各キャッシュにおける
状態を判定する手段と、前記データに対応するブロッ
クが他のプロセッサのキャッシュに存在する場合に、そ
のブロックが共有データのブロックであるときは自プロ
セッサのキャッシュと他プロセッサのキャッシュとも更
新する手段と、共有データのブロックでないときは自プ
ロセッサのキャッシュを更新し他プロセッサのキャッシ
ュに存在する前記データに対応するブロックを無効にす
る手段と、他プロセッサのキャッシュを更新する場合に、該キャッ
シュのキャッシュブロック置換時の優先順位を変更しな
い手段を備えたことを特徴とするマルチプロセッサシス
テム。