JPH01226056A - アドレス変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は仮想記憶装置を有する情報処理装置に関し、特
にその論理アドレスを実アドレスに変換するアドレス変
換回路に関する。

〔従来の技術〕

従来、この欅のアドレス変換回路は、論理アドレスから
実アドレスへの変換ヒツト率を高めるためアドレス変換
バッファのブロック容部を大きくしたり、アドレス変換
バッファを用途別に、例えば命令取出し用とオペランド
取出し用の複数個を持つようにして解決していた。

（発明が解決しようとする課題〕 上述した従来のアドレス変換回路は、計算機のマシンサ
イクルタイムが超高速になるにつれ、１マシンサイクル
タイム内にアクセス可能なアドレス変換バッファの容量
がｉ、ＩＩ限されてブロック容量を大ぎく持てなくなっ
てきており、したがって、まだ使用される可能性のある
データがバッファ容量の制限で新しいデータに追い出さ
れ、古いデータを再度使おうとしたときに改めて論理ア
ドレスから実アドレスを作成してアドレス変換バッファ
に格納しているため、アドレス変換のために無駄なマシ
ンサイクルを要し、また用途別にアドレス変換バッファ
を持つときは、互いに共通なアドレス領域を使用する場
合でも実アドレスの生成をそれぞれのアドレス変換バッ
ファの要求ごとに２度行わねばならないという欠点があ
る。

〔課題を解決するための手段〕

本発明のアドレス変換回路は第２のアドレス変換バッフ
ァを含み、第１のアドレス変換バッファから置換された
アドレス変換対および以前に生成された実アドレスを含
む変換対の少なくとも一つを第２のアドレス変換バッフ
ァ内に保持し、第１のアドレス変換バッファ中にアクセ
スされ、たアドレス変換対が存在しない場合に第２のア
ドレス変換バッファを索引ｔするアドレス変換バッファ
興路と、 第１および第２のアドレス変換バッファ内にアクセスさ
れた変換対が存在しない旨の通知を受けたとき、新たに
生成した実アドレスを前記アドレス変換バッファ回路に
出力するとともにその受入れを指示する実アドレス生成
回路を有している。

〔作用〕

本発明のアドレス変換回路は、論理アドレス／実アドレ
スの変換対を保持する第１のアドレス変換バッファと、
更新のため第１のアドレス変換バッファから追出された
変換対または以前に実アドレス生成回路により生成され
た実アドレスを含む変換対を保持する第２の変換バッフ
ァと、実アドレス生成回路を有しており、第１のアドレ
ス変換バッファをアクセスして対応する変換対が存在し
ない場合に実アドレス生成回路で必要とする実アドレス
を生成する以前に第２のアドレス変換バッファをアクセ
スし、第２のアドレス変換バッファにも対応する変換対
が存在しない場合に実アドレス回路で必要とする実アド
レスを生成してこれを用いることにより、以前使用して
いたアドレス変換対を再度使用しようとしたときに、従
来実アドレス生成に要していたマシンサイクルタイムを
第２のアドレス変換バッファのアクセスタイムだけに減
少させることができ、また第２のアドレス変換バッファ
を共用化して持つことによって、複数個のアドレス変換
バッファで同じ領域のアドレスをアクセスしようとした
とき、いままで複数回行っていた実アドレスの生成を第
２アドレス変換バツフアのアクセスだけに縮少させるこ
ともできる。

（実施例） 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のアドレス変換回路の一実施例の概略構
成を示すブロック図、第２図は本実施例の詳細構成を示
す回路図である。

命令の取出しを要求する命令取出しユニット１および演
算用データの取出しを要求するオペランド取出しユニッ
ト２は、それぞれアクセスする仮想アドレス情報をアド
レス変換回路４に入力させる。仮想アドレス情報はペー
ジアドレスとページ内ワードアドレスより構成され、ペ
ージアドレスはさらに論理アドレスとアドレス変換バッ
ファアドレスより構成されている。

アドレス変換回路４は、入力された仮想アドレス情報に
基づき論理アドレス／実アドレス変換を行う第１のアド
レス変換バッファ回路が命令用アドレス変換バッフ７回
路１００とオペランド用アドレス変換バッファ回路２０
０に分割されており、それぞれの有するアドレス変換バ
ッファ１２０゜２２０にこれらの要求に該当する論理ア
ドレス／実アドレス変換対が存在しない場合、続いて同
様にこれらの要求に対応してそのアドレス変換バッファ
４５０を用いて論理アドレス／実アドレス変換を行う第
２のアドレス変換バッファ回路４００と、第２のアドレ
ス変換バッファ回路４００にも該当する変換対が存在し
ない場合は上位処Ｉｌ！装置（不図示）の主記憶装置３
のアドレス変換テーブルを用いて実アドレスを求め、該
当する各アドレス変換バッファ回路１００．２００に対
し論理アドレス／実アドレス変換対のデータ登録指示を
行い、さらに各アドレス変換バッファ回路１００または
２００より追出された変換対の登録を第２のアドレス変
換バッファ回路４００に指示する実アドレス生成回路３
００を有している。

命令用アドレス変換バッファ回路１００は、命令取出し
ユニット１から要求により仮想アドレス情報を取込む仮
想アドレスレジスタ１１０と、論理アドレスとそれに対
応する実アドレスよりなる変換対を保持するアドレス変
換バッファ１２０と、アドレス変換バッファ１２０に新
たに変換対のエントリを登録するリプレースメント！Ｉ
ＩＪｔ１１回路１４０およびそのリプレースアルゴリズ
ムのための情報を保持するＬＲＵメモリ１３０と、仮想
アドレスレジスタ１１０の一部とアドレス変換バッファ
１２０からそれぞれ読出された論理アドレスを比較して
、両者が一致するかどうかを判定する比較回路１５０と
、リプレースメント制御回路１４０によりアドレス変換
バッファ１２０から追出される読出しデータ（実アドレ
ス）を選択するセレクタ１６０から構成されている。

オペランド用アドレス変換バッファ回路２００も上述し
た命令用アドレス変換バッファ回路１００と同様に、オ
ペランド取出しユニット２からの要求により仮想アドレ
ス情報を取込む仮想アドレスレジスタ２１０と、論理ア
ドレスとそれに対応する実アドレスよりなる変換対を保
持するアドレス変換バッファ２２０と、アドレス変換バ
ッファ２２０に新たな変換対のエントリを登録するリプ
レースメント制御回路２４０およびそのリプレースアル
ゴリズムのための情報を保持するｌ−ＲＵメモリ２３０
と、仮想アドレスレジスタ２１０の一部とアドレス変換
バッファ２２０からそれぞれ読出された論理アドレスを
比較して、両者が一致するかどうかを判定する比較回路
２５０と、リプレースメント制御回路２４０によりアド
レス変換バッファ２２０から追出される読出しデータ（
実アドレス）を選択するセレクタ２６０から構成されて
いる。

第２のアドレス変換バッファ回路４００は、仮想アドレ
スレジスタ１１０と、仮想アドレスレジスタ２１０から
の仮想アドレス情報を選択するセレクタ４１０と、セレ
クタ４１０からのデータを取りこむ仮想アドレスレジス
タ４２０と、アドレス変換バッファ１２０．２２０から
読出された実アドレス、および実アドレス生成回路３０
０から出力された実アドレスを選択するセレクタ４３０
と、仮想アドレス情報中の論理アドレスとそれに対応す
る実アドレスよりなる変換対を保持するアドレス変換バ
ッファ４５０と、アドレス変換バッファ４５０への実ア
ドレスを書込むための書込みレジスタ４４０と、アドレ
ス変換バッファ４５０に新たな変換対のエントリを登録
するリプレースメント制御回路４８０およびそのリプレ
ースアルゴリズムのための情報を保持するｔ−ＲＵメモ
リ４６０と、仮想アドレスレジスタ４２０の一部とアド
レス変換バッファ４５０からそれぞれ読出された論理ア
ドレスを比較して、両者が一致するかどうかを判定する
比較回路４７０と、アドレス変換バッファ４５０からの
読出しデータ（実アドレス）か実アドレス生成回路３０
０から入力された実アドレスを比較回路４７０からの通
知により選択するセレクタ４９０と、アドレスバッファ
１２０．２２０のそれぞれにセレクタ４９０から入力さ
れた実アドレスをアドレス変換バッファ１２０または２
２０に書込むためのレジスタ４ＡＯより構成されている
。

実アドレス生成回路３００は、命令用またはオペランド
用アドレス変換バッファ回路１００゜２００のそれぞれ
から信号線１５１．２５１を介してアクセスされた変換
対が未°登録で、かつ追出す変換対の有無についての通
知°を受けたとき、その旨を＠号線３０３で第２のアド
レスバッファ回路４００に通知して追出しレベル有りの
場合はその変換対を取り込ませるとともに目的の変換対
の有無を索引させ、第２のアドレス変換バッファ回路４
００にもアクセスされた変換対が未登録である旨の通知
を信号線４７１を介して受けたときは主記憶装置３のア
ドレス変換テーブルを索引して要求に対応する実アドレ
スを生成し、第２のアドレス変換バッファ回路４００に
送出するとともに、その取込みを要求元のアドレス変換
バッファ回路１００または２００に指示する。

なお、上述した各アドレス変換バッファ１２０゜２２０
．４５０はいずれもレベルＯとレベル１の２レベルを有
しており、各リプレースメント制御回路１４０，２４０
．４８０がそれぞれのＬ　ＲＵメモリ１３０，２３０．
４６０の内容を参照して、いずれのレベルに変換対の登
録を行うかをＬ　ＲｔＪ方式にしたがい決定する。公知
のＬ　ＲｔＪ　（ＬｅａｓｔＲｅｃｅｎ口ｙ　Ｕｓｅｄ
）方式は、「最も以前に参照されたブロックは、以後最
も使用されない」という考え方に塞づく方式で、本実施
例では新しい変換対の登録要求が発生するごとに、空レ
ベルが無ければ２レベルのうち古い方の変換対が追出さ
れ、また２レベルとも空の場合はまずレベル０に登録さ
れる。各比較回路１５０，２５０，４７０は、上述した
２レベル分の内容の判定を同時に行う。また、実アドレ
ス生成回路３００は、命令用アドレス変換バッファ回路
１００とオペランド用アドレス変換バッファ回路２００
とからの要求が同時に発生した場合はオペランド用側の
処理を優先するよう設定されている。

次に本実施例の動作を説明する。

命令用アドレス変換バッファ回路１００は、命令取出し
ユニット１からの要求があれば仮想アドレスレジスタ１
１０に仮想アドレス情報を取込み、アドレス変換バッフ
ァ１２０を索引して論理アドレス／実アドレスの変換対
が登録されているか否かをチエツクする。論理アドレス
／実アドレスの変換対の登録チエツクは、仮想アドレス
情報のアドレス変換バッファアドレスでアドレス変換バ
ッファ１２０内の論理アドレスを読出し、読出したデー
タと仮想アドレス情報中の論理アドレスとを比較回路１
５０で比較して、一致していれば登録、不一致であれば
未登録と判定して結果を出力する。

そこで、登録の場合は求められた実アドレスをそのまま
使用して次の動作に移行する。もし、アドレス変換バッ
ファ１２０の２レベルに変換対が登録されていて、アド
レス比較の結果いずれも不一致の場合は比較回路１５０
から通知を受けたリプレースメント制御回路１４０の決
定によりセレクタ１６０でどちらかの追い出すべきレベ
ルの実アドレスを選択し、またその対応する論理アドレ
スは仮想アドレスレジスタ１１０から、いずれも第２の
アドレス変換バッファ回路４００に送出する。

またリプレースメント制御回路１４０により追い出した
レベルには、実アドレス生成回路３００で求められた実
アドレスまたは第２のアドレス変換バッファ回路４００
で得られた実アドレスと、アクセスした論理アドレスの
変換対を格納する。また、アドレス変換バッファ１２０
の片側レベルのみに変換対が登録されていてアドレス比
較の結果不一致の場合または両レベルとも空の場合は追
出しは無くて、リプレースメント制御回路１４０の制御
により空いているレベルに同様に実アドレス生成回路３
００で求められた実アドレスまたは第２のアドレス変換
バッファ回路４００から得られた実アドレスとアクセス
した論理アドレスの変換対を格納する。なお、上述した
未登録の場合は同時に、信号線１５１を介して実アドレ
ス生成回路３００に追出す変換対の有無も合わせて未登
録通知を行う。

オペランド用アドレス変換バッファ回路２００は命令用
アドレス変換バッファ回路１００と同時に並行して、上
述した命令用アドレス変換バッフ７回路１００の場合と
同様の動作を行う。実アドレス生成回路３００は、未登
録および追出される実アドレスの有無について通知を受
けると、この旨を第２のアドレス変換バッファ回路４０
０に信号線３０３で指示をする。第２のアドレス変換バ
ッファ回路４００はこの指示により、追出される変換対
の゛°有′°のときはセレクタ４１０．４３０で要求を
受付けた方のデータを選択し、追出された論理アドレス
をレジスタ４２０へ、追出された実アドレスを書込みレ
ジスタ４４０にそれぞれ取込む。さらに上述した命令用
およびオペランド用アドレス変換バッファ回路１００．
２００の場合と同様にアドレス変換バッファ４５０を索
引して、比較回路４７０で論理アドレス／実アドレスの
変換対が登録されているか否かをヂエツクする。この場
合、もしアドレス変換バッファ４５０に登録されていた
なら、これより求めた実アドレスをセレクタ４９０で選
択してレジスタ４ＡＯに取込むと同時に、信号線４７１
を介して実アドレス生成回路３００に通知する。通知を
受けた実アドレス生成回路３００は信号線３０１または
３０２で要求元に対し実アドレスが求まったことを通知
する。

通知を受けた要求元、例えば命令用アドレス変換バッフ
ァ回路１００は追い出したレベルの方にレジスタ４ＡＯ
からのデータ（実アドレス）と仮想アドレスレジスタ１
１０の論理アドレスの変換対をアドレス変換バッファ１
２０の追出されたレベルまたは空のレベルに書込み、あ
らためてアドレス変換バッファ１２０を索引する。今度
は確実に論理アドレス／実アドレスの変換対が登録され
ていることになるので、求めた実アドレスをそのまま使
用し次の動作に移行する。さらに第２のアドレス変換バ
ッファ回路４００は仮想アドレスレジスタ４２０の中の
追出された論理アドレスと書込みレジスタ４４０内の実
アドレスとの変換対を、アドレス変換バッファ４５０の
いま読出した方のレベルによ込んでおく。また、第２の
アドレス変換バッファ回路４００は、実アドレス生成回
路３００がアドレス変換バッファ回路１００．２００よ
り追出されるデータが無いと通知を受けている場合はア
ドレス変換バッファ４５０の変換対を索引した後もその
まま保持している。第２のアドレス変換バッファ回路４
００はアドレス変換バッファ４５０を索引して、論理ア
ドレス／実アドレスの変換対が登録されていない場合も
同様にこの旨を信号線４７１で実アドレス生成回路３０
０に報告する。実アドレス生成回路３００は信号線４７
２を介して得た仮想アドレスレジスタ４２０の内容で主
２！８１３のアドレス変換テーブルを参照して実アドレ
スを求める。実アドレスが得られたならばその取込みを
信号線３０３で第２のアドレス変換バッファ回路４００
に通知するとともに実アドレスを信号線３０４で送出し
て信号線３０１または３０２で要求元に対して実アドレ
スが求まったことを通知する。第２のアドレス変換バッ
ファ回路４００は入力した実アドレスをセレクタ４９０
で選択して書込みレジスタ４ＡＯに取込む。通知を受け
た要求元、例えば命令用アドレス変換バッファ回路１０
０は、アドレス変換バッファ１２０の追い出したレベル
または空のレベルにレジスタ４ＡＯからのデータ（実ア
ドレス）と仮想アドレスレジスタ１１０の論理アドレス
の変換対をアドレス変換バッファ１２０に書込み、あら
ためてアドレス変換バッファ１２０を索引する。

今度は確実に論理アドレス／実アドレスの変換対が登録
されていることになるので、求めた実アドレスをそのま
ま使用し次の動作に移行する。オペランド用アドレス変
換バッファ回路２００に対しても同様の処理が行われる
。この場合にも第２のアドレス変換バッファ回路４００
は、命令用またはオペランド用アドレス変換バッファ回
路１００または２００から追出された変換対が“有”の
とき、セレクタ４３０および書込みレジスタ４４０を介
してアドレス変換バッファ４５０のいずれか１方のレベ
ルに書込んでおく。また追出される実アドレスが“無”
のときも、実アドレス生成回路３００が生成した実アド
レスを同様にアドレス変換バッファ４５０のいずれか１
方のレベルに書込む。これは第１のアドレス変換バッフ
ァ回路が本実施例のように２分割されている場合に、実
アドレス生成回路３で実アドレスの生成を２回やらない
で済ませるためで、無駄な実アドレス生成時間を省くこ
とかできる。

（発明の効果〕 以上説明したように本発明は、第１のアドレス変換バッ
ファに求めるべきアドレス変換対が存在しない場合でも
第１のアドレス変換バッファから追い出されたアドレス
変換対を保持している第２のアドレス変換バッファを持
つことにより、以前使用していたアドレス変換対を再度
使用しようとしたとぎに従来実アドレス生成に要してい
たマシンサイクルタイムを第２のアドレス変換バッファ
のアクセスタイムだけに減少させることができ、また第
２のアドレス変換バッファを共用化して持つことによっ
て、複数個のアドレス変換バッファで同じ領域のアドレ
スをアクセスしようとしたとき、９迄複数回行っていた
実アドレスの生成を第２のアドレス変換バッファのアク
セスだけに縮少させることもできる効果がある。

【図面の簡単な説明】

第１図は本発明のアドレス変換回路の一実施例の概略構
成を示すブロック図、第２図は本実施例の詳細構成を示
す回路図である。 １・・・命令取出しユニット、 ２・・・オペランド取出しユニット、 ３・・・主記憶装置、　４・・・アドレス変換回路、１
００・・・命令用アドレス変換バッファ回路、２００・
・・オペランド用アドレス変換バッファ回路、 ３００・・・実アドレス生成回路、 ４００・・・第２のアドレス変換バッファ回路、１１０
．２１０，４２０・・・仮想アドレスレジスタ、 １２０．２２０．４５０・・・アドレス変換バッファ、 １３０．２３０．４６０・・・ＬＲＬＪメモリ、１４０
．２４０，４８０・・・リプレースメント制御回路、 １５０．２５０，４７０・・・比較回路、１６０．２６
０，４１０，４３０．４９０・・・セレクタ、 ４４０．４ＡＯ・・・書込みレジスタ、１５１．２５１
，３０１，３０２，３０３゜３０４．４７１．４７２・
・・信号線。

Claims (1)

1. 【特許請求の範囲】 入力された仮想アドレス情報中の論理アドレスから対応
   する実アドレスを得るための少なくとも一つのアドレス
   変換対を保持する第１のアドレス変換バッファを用いて
   、アクセスされるごとに該アドレス変換バッファを索引
   し、対応する変換対が存在せぬ場合は新たに実アドレス
   を生成し、この実アドレスと前記論理アドレスとの変換
   対で第１のアドレス変換バッファ内の最も以前に参照さ
   れたアドレス変換対を置換して索引するとともに、常に
   第１のアドレス変換バッファの内容を最新のものとする
   アドレス変換回路において、 第２のアドレス変換バッファを含み、前記置換されたア
   ドレス変換対および以前に生成された実アドレスを含む
   変換対の少なくとも一つを第２のアドレス変換バッファ
   内に保持し、第１のアドレス変換バッファ中にアクセス
   されたアドレス変換対が存在しない場合に第２のアドレ
   ス変換バッファを索引するアドレス変換バッファ回路と
   、第１および第２のアドレス変換バッファ内にアクセス
   された変換対が存在しない旨の通知を受けたとき、新た
   に生成した実アドレスを前記アドレス変換バッファ回路
   に出力するとともにその受入れを指示する実アドレス生
   成回路を有することを特徴とするアドレス変換回路。