JPH04235648A - 論理キャッシュメモリ装置 - Google Patents
論理キャッシュメモリ装置Info
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- JPH04235648A JPH04235648A JP3001879A JP187991A JPH04235648A JP H04235648 A JPH04235648 A JP H04235648A JP 3001879 A JP3001879 A JP 3001879A JP 187991 A JP187991 A JP 187991A JP H04235648 A JPH04235648 A JP H04235648A
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- 238000010586 diagram Methods 0.000 description 6
- 238000012544 monitoring process Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000013519 translation Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
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- 238000012546 transfer Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、記憶管理装置を有する
仮想記憶方式での論理アドレスキャッシュのバスモニタ
機能に関し、特に論理キャッシュメモリ上のデータと実
記憶上のデータとの一致性の制御を行なう論理キャッシ
ュメモリ装置に関する。
仮想記憶方式での論理アドレスキャッシュのバスモニタ
機能に関し、特に論理キャッシュメモリ上のデータと実
記憶上のデータとの一致性の制御を行なう論理キャッシ
ュメモリ装置に関する。
【０００２】
【従来の技術】従来、この種の論理キャッシュメモリで
は、図５に示すように、実記憶装置９に対し、マルチチ
ップ構成による他のＣＰＵ３８による書き込みや入出力
装置１０による実記憶装置９の内容の変更が発生したと
きに、実記憶装置上の変更データが論理キャッシュ上の
データに存在した場合には、実記憶装置上のデータと論
理キャッシュ上のデータとの一致性の対応が取れなくな
る。それを回避するためには、まず、論理キャッシュ上
に実記憶装置９の変更されたデータが存在するかを判断
しなければならない。つまり、実記憶装置上の変更され
たデータの物理アドレスを記憶管理装置３７により逆ア
ドレス変換を実施し、論理アドレスに変換後、論理キャ
ッシュ上のアドレス管理情報との比較を実施する必要が
ある。
は、図５に示すように、実記憶装置９に対し、マルチチ
ップ構成による他のＣＰＵ３８による書き込みや入出力
装置１０による実記憶装置９の内容の変更が発生したと
きに、実記憶装置上の変更データが論理キャッシュ上の
データに存在した場合には、実記憶装置上のデータと論
理キャッシュ上のデータとの一致性の対応が取れなくな
る。それを回避するためには、まず、論理キャッシュ上
に実記憶装置９の変更されたデータが存在するかを判断
しなければならない。つまり、実記憶装置上の変更され
たデータの物理アドレスを記憶管理装置３７により逆ア
ドレス変換を実施し、論理アドレスに変換後、論理キャ
ッシュ上のアドレス管理情報との比較を実施する必要が
ある。
【０００３】ところで、図５の例では、ＣＰＵ１からア
クセスしている論理キャッシュ側アドレス管理情報での
動作と、物理アドレスの逆アドレス変換を実施した論理
アドレスとを比較するアドレス管理情報との動作を独立
するために２ポートの記憶回路での使用例を示している
。
クセスしている論理キャッシュ側アドレス管理情報での
動作と、物理アドレスの逆アドレス変換を実施した論理
アドレスとを比較するアドレス管理情報との動作を独立
するために２ポートの記憶回路での使用例を示している
。
【０００４】前述の物理アドレス１３を変換した論理ア
ドレスとアドレス管理情報との比較結果により、その論
理キャッシュ上に実記憶上の変更されたデータが存在し
た場合には、その論理キャッシュメモリ上のデータを無
効するために、その論理キャッシュ上のアドレス管理情
報の有効フラグ回路４の内容に対し、無効の情報に変更
し、実記憶装置９の変更されたデータと論理キャッシュ
のデータとの一致性を取っている。
ドレスとアドレス管理情報との比較結果により、その論
理キャッシュ上に実記憶上の変更されたデータが存在し
た場合には、その論理キャッシュメモリ上のデータを無
効するために、その論理キャッシュ上のアドレス管理情
報の有効フラグ回路４の内容に対し、無効の情報に変更
し、実記憶装置９の変更されたデータと論理キャッシュ
のデータとの一致性を取っている。
【０００５】以上、述べた実記憶装置９に対するデータ
の変更が発生した場合での従来技術の動作フローチャー
トを図６に示す。
の変更が発生した場合での従来技術の動作フローチャー
トを図６に示す。
【０００６】
【発明が解決しようとする課題】上述した従来の論理キ
ャッシュメモリでは、実記憶装置に対し、マルチチップ
構成による他のＣＰＵによる書き込みや入出力装置によ
る書換えが発生した場合、その変更されたことをＣＰＵ
側の論理キャッシュに通知するために、変更された物理
アドレスを記憶管理装置において、物理アドレスから論
理アドレスへの逆アドレス変換を実施し、その書き込み
又は変更されたデータのアドレス変換後の論理アドレス
と現在の論理キャッシュ上のアドレス管理情報とを比較
する。その結果、書き込みを実施したデータが論理キャ
ッシュ上のデータに存在すれば、そのデータを無効化す
るが、上記のような動作するためには、物理アドレスか
ら論理アドレスに変換するのにかなりのクロック時間が
必要となる。例えば、連続２クロックのサイクル時間で
実記憶装置に対し書き込みが行われた場合では、対応す
ることが出来なく、システム全体での性能が著しく制限
され、大きな問題になっている。
ャッシュメモリでは、実記憶装置に対し、マルチチップ
構成による他のＣＰＵによる書き込みや入出力装置によ
る書換えが発生した場合、その変更されたことをＣＰＵ
側の論理キャッシュに通知するために、変更された物理
アドレスを記憶管理装置において、物理アドレスから論
理アドレスへの逆アドレス変換を実施し、その書き込み
又は変更されたデータのアドレス変換後の論理アドレス
と現在の論理キャッシュ上のアドレス管理情報とを比較
する。その結果、書き込みを実施したデータが論理キャ
ッシュ上のデータに存在すれば、そのデータを無効化す
るが、上記のような動作するためには、物理アドレスか
ら論理アドレスに変換するのにかなりのクロック時間が
必要となる。例えば、連続２クロックのサイクル時間で
実記憶装置に対し書き込みが行われた場合では、対応す
ることが出来なく、システム全体での性能が著しく制限
され、大きな問題になっている。
【０００７】本発明の目的は短時間の動作によりシステ
ム全体の性能向上が可能な論理キャッシュメモリ装置を
提供することにある。
ム全体の性能向上が可能な論理キャッシュメモリ装置を
提供することにある。
【０００８】
【課題を解決するための手段】本発明の論理キャッシュ
メモリ装置は、記憶管理装置を有する仮想記憶方式での
論理キャッシュメモリ装置において、キャッシュメモリ
を管理するための論理アドレスの一部の情報を格納する
論理タグメモリ回路と、前記論理タグメモリ回路に格納
された論理タグ情報とＣＰＵから現在要求している論理
アドレス情報とを比較し、前記比較結果の有効性を付加
する論理アドレス比較回路と、前記論理ダク情報に対応
する一定範囲のデータで構成されたキャッシュデータ回
路と、新規の論理タグ情報を論理タグメモリ回路に格納
時に前記論理タグメモリ回路に格納した論理タグ情報と
同じ位置構成に物理アドレスの一部の情報を格納する物
理タグメモリ回路と、実記憶に対するデータの書き込み
又は変更の発生時には、その書き込み又は、変更の物理
アドレスと前記物理タグメモリ回路の物理タグ情報とを
比較判断する物理アドレス比較回路と、選択している論
理アドレスにより前記論理タグメモリ回路に格納された
論理タグ情報に対する有効性を示し、前記物理アドレス
比較回路の比較情報結果によって物理タグ情報の有効性
を変更する機能を有する、論理タグメモリ回路と物理タ
グメモリ回路とで共有する有効フラグ回路とを有してい
る。
メモリ装置は、記憶管理装置を有する仮想記憶方式での
論理キャッシュメモリ装置において、キャッシュメモリ
を管理するための論理アドレスの一部の情報を格納する
論理タグメモリ回路と、前記論理タグメモリ回路に格納
された論理タグ情報とＣＰＵから現在要求している論理
アドレス情報とを比較し、前記比較結果の有効性を付加
する論理アドレス比較回路と、前記論理ダク情報に対応
する一定範囲のデータで構成されたキャッシュデータ回
路と、新規の論理タグ情報を論理タグメモリ回路に格納
時に前記論理タグメモリ回路に格納した論理タグ情報と
同じ位置構成に物理アドレスの一部の情報を格納する物
理タグメモリ回路と、実記憶に対するデータの書き込み
又は変更の発生時には、その書き込み又は、変更の物理
アドレスと前記物理タグメモリ回路の物理タグ情報とを
比較判断する物理アドレス比較回路と、選択している論
理アドレスにより前記論理タグメモリ回路に格納された
論理タグ情報に対する有効性を示し、前記物理アドレス
比較回路の比較情報結果によって物理タグ情報の有効性
を変更する機能を有する、論理タグメモリ回路と物理タ
グメモリ回路とで共有する有効フラグ回路とを有してい
る。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。この
論理キャッシュメモリは、中央処理装置１（以降、ＣＰ
Ｕ１という）と、記憶管理装置２と論理タグメモリ回路
３と論理アドレス比較回路７とキャッシュデータ回路６
と物理タグメモリ回路５と物理アドレス比較回路８と有
効フラグ回路４と実記憶装置９と入出力装置１０とから
構成されている。
る。図１は本発明の一実施例のブロック図である。この
論理キャッシュメモリは、中央処理装置１（以降、ＣＰ
Ｕ１という）と、記憶管理装置２と論理タグメモリ回路
３と論理アドレス比較回路７とキャッシュデータ回路６
と物理タグメモリ回路５と物理アドレス比較回路８と有
効フラグ回路４と実記憶装置９と入出力装置１０とから
構成されている。
【００１０】この第１の実施例では、論理タグメモリ回
路３の構成を一部の論理アドレスにより連続した順序に
するための論理アドレスデコード部２２と、論理タグ情
報を格納する論理タグ格納部２３とに分割している。さ
らに、物理タグメモリ回路５での構成も同様に物理アド
レスデコード部２４と物理タグ情報を格納する物理タグ
格納部２５とに分割している。
路３の構成を一部の論理アドレスにより連続した順序に
するための論理アドレスデコード部２２と、論理タグ情
報を格納する論理タグ格納部２３とに分割している。さ
らに、物理タグメモリ回路５での構成も同様に物理アド
レスデコード部２４と物理タグ情報を格納する物理タグ
格納部２５とに分割している。
【００１１】次に図を用いて動作を説明すると、まず、
ＣＰＵ１より論理アドレス情報が論理アドレスバス１１
を介して記憶管理装置２と論理タグメモリ回路３に同時
に入力される。論理タグメモリ回路内では、論理アドレ
スの一部の情報により論理アドレスデコード部２２によ
り特定の論理タグ情報が選択され、かつ、有効フラグ回
路４においては、前記の論理アドレスデコード部２２に
より選択された特定の有効フラグ回路４の有効情報１６
が読み出される。
ＣＰＵ１より論理アドレス情報が論理アドレスバス１１
を介して記憶管理装置２と論理タグメモリ回路３に同時
に入力される。論理タグメモリ回路内では、論理アドレ
スの一部の情報により論理アドレスデコード部２２によ
り特定の論理タグ情報が選択され、かつ、有効フラグ回
路４においては、前記の論理アドレスデコード部２２に
より選択された特定の有効フラグ回路４の有効情報１６
が読み出される。
【００１２】そして、前記のＣＰＵ１の要求している論
理アドレス情報と前記の論理タグメモリ回路３からの論
理タグ情報１９とを比較し、かつ、その結果に、論理タ
グ情報の有効フラグ回路４の有効情報１６との論理積を
取った論理アドレス比較回路７の出力情報が比較結果信
号１７となる。
理アドレス情報と前記の論理タグメモリ回路３からの論
理タグ情報１９とを比較し、かつ、その結果に、論理タ
グ情報の有効フラグ回路４の有効情報１６との論理積を
取った論理アドレス比較回路７の出力情報が比較結果信
号１７となる。
【００１３】もし、比較結果信号１７が一致となった場
合には、キャッシュデータ回路６にＣＰＵ１の要求する
データが存在するので、論理アドレス情報の一部により
特定するデータ用論理アドレスデコード部２６に指定さ
れたデータを選択され、出力バッファ２１をイネーブル
にすることにより、データバス１２を介して、ＣＰＵ１
に要求しているデータの引き渡しを実行する。
合には、キャッシュデータ回路６にＣＰＵ１の要求する
データが存在するので、論理アドレス情報の一部により
特定するデータ用論理アドレスデコード部２６に指定さ
れたデータを選択され、出力バッファ２１をイネーブル
にすることにより、データバス１２を介して、ＣＰＵ１
に要求しているデータの引き渡しを実行する。
【００１４】一方、比較結果信号１７が不一致となった
場合には、論理キャッシュ上には、ＣＰＵ１の要求して
いるデータが存在しないので、記憶管理装置２において
、論理アドレス情報を物理アドレス情報に変換し、実記
憶装置９に対し、ＣＰＵ１の要求しているデータ範囲（
以降、ブロックという）をキャッシュデータ回路６上に
コピーする。そして、その格納情報に対する有効フラグ
回路４を有効状態にする。
場合には、論理キャッシュ上には、ＣＰＵ１の要求して
いるデータが存在しないので、記憶管理装置２において
、論理アドレス情報を物理アドレス情報に変換し、実記
憶装置９に対し、ＣＰＵ１の要求しているデータ範囲（
以降、ブロックという）をキャッシュデータ回路６上に
コピーする。そして、その格納情報に対する有効フラグ
回路４を有効状態にする。
【００１５】このとき、物理タグメモリ回路５では、論
理アドレス変換後の物理アドレス情報の一部を論理タグ
メモリ回路２３と同じ位置構成に格納するため、論理ア
ドレスデコード部２２と同じ対応で物理アドレスデコー
ド２４により選択した所に格納を実施する。この論理ア
ドレスと物理アドレスとの対応は、図２に示すようなア
ドレスフィールド関係の対応になっている。
理アドレス変換後の物理アドレス情報の一部を論理タグ
メモリ回路２３と同じ位置構成に格納するため、論理ア
ドレスデコード部２２と同じ対応で物理アドレスデコー
ド２４により選択した所に格納を実施する。この論理ア
ドレスと物理アドレスとの対応は、図２に示すようなア
ドレスフィールド関係の対応になっている。
【００１６】論理キャッシュ側での動作は、基本的には
上記の動作を行っているが、このシステムでの実記憶装
置９に対して、マルチチップ構成による他のＣＰＵ（図
１においての記載は省略）による書き込みや入出力装置
１０による書換えが発生した場合には、システムバス１
４を監視して、書き込みが発生した物理アドレス情報を
物理アドレスバスを１３を介して、前記の物理タグメモ
リ回路５に入力する。
上記の動作を行っているが、このシステムでの実記憶装
置９に対して、マルチチップ構成による他のＣＰＵ（図
１においての記載は省略）による書き込みや入出力装置
１０による書換えが発生した場合には、システムバス１
４を監視して、書き込みが発生した物理アドレス情報を
物理アドレスバスを１３を介して、前記の物理タグメモ
リ回路５に入力する。
【００１７】そのデータ変更の物理アドレス情報と前記
の物理タグ情報１８とを比較し、もし、一致するものが
存在した場合、その物理タグメモリ回路２５と論理タグ
メモリ回路２３との共有の有効フラグ回路４の内容を無
効状態にセットする。
の物理タグ情報１８とを比較し、もし、一致するものが
存在した場合、その物理タグメモリ回路２５と論理タグ
メモリ回路２３との共有の有効フラグ回路４の内容を無
効状態にセットする。
【００１８】以上の実記憶装置９でのデータの変更に対
する動作フローチャートを図３に示す。
する動作フローチャートを図３に示す。
【００１９】従って、従来の物理アドレスから、論理ア
ドレスに変換に多数のクロック時間を要していたが、本
発明により、論理アドレスから物理アドレスのアドレス
変換が不必要となり、短時間で物理アドレスと論理キャ
ッシュとの対応を容易に管理構成することができ、シス
テム全体での性能向上に大きく寄与することができる。
ドレスに変換に多数のクロック時間を要していたが、本
発明により、論理アドレスから物理アドレスのアドレス
変換が不必要となり、短時間で物理アドレスと論理キャ
ッシュとの対応を容易に管理構成することができ、シス
テム全体での性能向上に大きく寄与することができる。
【００２０】図４は本発明の第２の実施例のブロック図
である。図４の構成は、２つの連想単位を持った場合で
の論理キャッシュメモリシステムである。
である。図４の構成は、２つの連想単位を持った場合で
の論理キャッシュメモリシステムである。
【００２１】図４では、ＣＰＵ１と、２つの論理タグ格
納部（２３ａ，２３ｂ）と論理アドレスデコード部２２
とで構成された論理タグメモリ回路３と、２つの論理タ
グ格納部に対応した２つのキャッシュのデータ格納部（
２７ａ，２７ｂ）で構成されたキャッシュデータ回路６
と、論理タグメモリ回路３に対応して同一のタグメモリ
構成の物理タグメモリ回路５と、２つの論理タグ格納部
（２３ａ，２３ｂ）に対応する２つの有効フラグ回路４
と、２つの論理タグ格納部にそれぞれ対応する論理アド
レス比較回路７と、同様に２つの物理タグ格納部（２５
ａ，２５ｂ）に対応する物理アドレス比較回路８から構
成されている。
納部（２３ａ，２３ｂ）と論理アドレスデコード部２２
とで構成された論理タグメモリ回路３と、２つの論理タ
グ格納部に対応した２つのキャッシュのデータ格納部（
２７ａ，２７ｂ）で構成されたキャッシュデータ回路６
と、論理タグメモリ回路３に対応して同一のタグメモリ
構成の物理タグメモリ回路５と、２つの論理タグ格納部
（２３ａ，２３ｂ）に対応する２つの有効フラグ回路４
と、２つの論理タグ格納部にそれぞれ対応する論理アド
レス比較回路７と、同様に２つの物理タグ格納部（２５
ａ，２５ｂ）に対応する物理アドレス比較回路８から構
成されている。
【００２２】本実施例の基本的動作は、第１の実施例と
同じ動作であるが、２つの連想単位を有するので、２つ
の論理タグ格納部（２３ａ，２３ｂ）と同じ対応で置き
換えを物理タグ格納部（２５ａ，２５ｂ）で実施する必
要がある。この２つの連想単位の論理キャッシュの構成
にすることによりタグ情報を格納する自由度が増加する
ので、この論理キャッシュでのヒット率がより大きく向
上することが可能である。
同じ動作であるが、２つの連想単位を有するので、２つ
の論理タグ格納部（２３ａ，２３ｂ）と同じ対応で置き
換えを物理タグ格納部（２５ａ，２５ｂ）で実施する必
要がある。この２つの連想単位の論理キャッシュの構成
にすることによりタグ情報を格納する自由度が増加する
ので、この論理キャッシュでのヒット率がより大きく向
上することが可能である。
【００２３】さらに、この連想単位をタグ情報の格納す
る自由度を最も大きくしたフルアソシァティブ方式にお
いても、同様に応用することが可能である。また、有効
フラグ回路４についても、一つの論理タグ情報に多数の
有効フラグ回路４を対応させたサブブロック方式にも大
きな有効を発揮することができる。
る自由度を最も大きくしたフルアソシァティブ方式にお
いても、同様に応用することが可能である。また、有効
フラグ回路４についても、一つの論理タグ情報に多数の
有効フラグ回路４を対応させたサブブロック方式にも大
きな有効を発揮することができる。
【００２４】
【発明の効果】以上説明したように本発明は、論理キャ
ッシュにおいて、置き換えが発生したときに、論理アド
レスの登録と同時に物理アドレスの登録を実行し、それ
によって、物理アドレスによる逆アドレス変換する必要
がなく、そのため、論理キャッシュメモリのデータと実
記憶でのデータとの一致性を容易に構成することができ
、かつ、論理アドレスの変換要する時間が不要なので短
時間で動作することができ、システム全体でのキャッシ
ュによる性能向上に大いに寄与することが可能になる。
ッシュにおいて、置き換えが発生したときに、論理アド
レスの登録と同時に物理アドレスの登録を実行し、それ
によって、物理アドレスによる逆アドレス変換する必要
がなく、そのため、論理キャッシュメモリのデータと実
記憶でのデータとの一致性を容易に構成することができ
、かつ、論理アドレスの変換要する時間が不要なので短
時間で動作することができ、システム全体でのキャッシ
ュによる性能向上に大いに寄与することが可能になる。
【図１】本発明の一実施例のブロック図である。
【図２】論理アドレスと物理アドレスとの対応の図であ
る。
る。
【図３】本発明の動作フローチャートである。
【図４】第２の実施例のブロック図である。
【図５】従来技術のブロック図である。
【図６】従来技術での動作フローチャートである。
１ 中央処理装置
２ 記憶管理装置
３ 論理タグメモリ回路
４ 有効フラグ回路
５ 物理タグメモリ回路
６ キャッシュデータ回路
７ 論理アドレス比較回路
８ 物理アドレス比較回路
９ 実記憶装置
１０ 入出力装置
１１ 論理アドレスバス
１２ データバス
１３ 物理アドレスバス
１４ システムバス
１５ 物理アドレス比較情報
１６ 有効情報
１７ 比較結果信号
１８ 物理タグ情報のデータ出力１９ 論
理タグ情報のデータ出力２０ 論理積回路 ２１ データ出力バッファ ２２ 論理アドレスデコード部 ２３ 論理タグ格納部 ２４ 物理アドレスデコード部 ２５ 物理タグ格納部 ２６ データ用論理アドレスデコード部２７
データ格納部 ２８ 論理アドレスデコード回路２９ ２
ポート論理タグ格納部 ３０ バス監視用論理デコード回路３１
論理アドレス比較回路 ３２ バス監視用比較回路 ３３ 論理タグ情報 ３４ バス監視用論理タグ情報 ３５ 有効情報 ３６ バス監視用比較結果信号 ３７ 逆アドレス変換用記憶管理装置３８
中央制御装置（マルチ構成での他のＣＰＵ相当）
理タグ情報のデータ出力２０ 論理積回路 ２１ データ出力バッファ ２２ 論理アドレスデコード部 ２３ 論理タグ格納部 ２４ 物理アドレスデコード部 ２５ 物理タグ格納部 ２６ データ用論理アドレスデコード部２７
データ格納部 ２８ 論理アドレスデコード回路２９ ２
ポート論理タグ格納部 ３０ バス監視用論理デコード回路３１
論理アドレス比較回路 ３２ バス監視用比較回路 ３３ 論理タグ情報 ３４ バス監視用論理タグ情報 ３５ 有効情報 ３６ バス監視用比較結果信号 ３７ 逆アドレス変換用記憶管理装置３８
中央制御装置（マルチ構成での他のＣＰＵ相当）
Claims (1)
- 【請求項１】 記憶管理装置を有する仮想記憶方式で
の論理キャッシュメモリ装置において、キャッシュメモ
リを管理するための論理タグ情報を格納する論理タグメ
モリ回路と、前記論理タグメモリ回路に格納された論理
タグ情報とＣＰＵから現在要求している論理アドレス情
報とを比較し前記比較結果の有効性を付加する論理アド
レス比較回路と、前記論理タグ情報に対応する一定範囲
のデータで構成されたキャッシュデータ回路と、新規の
論理タグ情報を論理タグメモリ回路に格納時に前記論理
タグメモリ回路に格納した論理タグ情報と同じ位置構成
に物理タグ情報を格納する物理タグメモリ回路と、実記
憶に対するデータの変更の発生時にはその変更されたデ
ータの物理アドレスと前記物理タグメモリ回路の物理タ
グ情報とを比較判断する物理アドレス比較回路と、選択
している論理アドレスにより前記論理タグメモリ回路に
格納された論理タグ情報に対する有効性を示し前記物理
アドレス比較回路の比較情報結果によって物理タグ情報
の有効性を変更する論理タグメモリ回路と物理タグメモ
リ回路とで共有する有効フラグ回路とから構成される論
理キャッシュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001879A JPH04235648A (ja) | 1991-01-11 | 1991-01-11 | 論理キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001879A JPH04235648A (ja) | 1991-01-11 | 1991-01-11 | 論理キャッシュメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04235648A true JPH04235648A (ja) | 1992-08-24 |
Family
ID=11513850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001879A Pending JPH04235648A (ja) | 1991-01-11 | 1991-01-11 | 論理キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04235648A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001147857A (ja) * | 1999-10-01 | 2001-05-29 | Hitachi Ltd | 改善されたメモリ管理ユニット及びキャッシュメモリを有するマイクロプロセッサを用いたデータ処理方法 |
| JP2010097558A (ja) * | 2008-10-20 | 2010-04-30 | Toshiba Corp | 仮想アドレスキャッシュメモリ及び仮想アドレスキャッシュ方法 |
-
1991
- 1991-01-11 JP JP3001879A patent/JPH04235648A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001147857A (ja) * | 1999-10-01 | 2001-05-29 | Hitachi Ltd | 改善されたメモリ管理ユニット及びキャッシュメモリを有するマイクロプロセッサを用いたデータ処理方法 |
| JP2010097558A (ja) * | 2008-10-20 | 2010-04-30 | Toshiba Corp | 仮想アドレスキャッシュメモリ及び仮想アドレスキャッシュ方法 |
| US8949572B2 (en) | 2008-10-20 | 2015-02-03 | Kabushiki Kaisha Toshiba | Effective address cache memory, processor and effective address caching method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000919 |