JPH05210585A - キャッシュ管理システム - Google Patents

キャッシュ管理システム

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JPH05210585A
JPH05210585A JP3047446A JP4744691A JPH05210585A JP H05210585 A JPH05210585 A JP H05210585A JP 3047446 A JP3047446 A JP 3047446A JP 4744691 A JP4744691 A JP 4744691A JP H05210585 A JPH05210585 A JP H05210585A
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Abstract

(57)【要約】 【目的】 コンピュータシステムの動作速度を改善する
キャッシュ管理システム。 【構成】 中央処理装置（１２）と、主メモリ（１５）
と、キャッシュメモリ（１８）とを有するコンピュータ
システムのキャッシュ管理システムであって、ページサ
イズの情報のブロックを転送する記憶管理装置（３２）
と、主メモリから情報を読み取る装置（３７）と、キャ
ッシュメモリに情報を書き込む装置（３８）と、主メモ
リからの情報の読み取りの間にキャッシュメモリへの情
報の書き込みを重複して発生させる装置（３４）とを具
備する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータシステムに
関し、特に、改良されたキャッシング構成によってコン
ピュータシステムの動作速度を改善する方法及び装置に
関する。
【０００２】
【従来の技術】代表的な汎用コンピュータは、その様々
な素子の中でも特に主なものを挙げると、制御機能，論
理機能及び演算機能を実行するためにプログラム命令の
下で動作する中央処理装置と；通常、中央処理装置が使
用するための命令及びデータを記憶するランダムアクセ
スメモリから構成される主メモリと；補助長期メモリ
と；外部とコンピュータとの間で情報を移動させる入出
力制御装置と；表示モニターのように動作の結果を表示
する何らかの構成とを具備する。コンピュータは、プロ
グラム（複数組の命令）及びデータをメモリに記憶し、
それらの命令やデータを中央処理装置により操作させる
ために選択的に検索することによって、中央処理装置を
介して動作する。
【０００３】コンピュータの動作をスピードアップし且
つコンピュータが処理できる情報の量と複雑さを増すこ
とにより、コンピュータの能力は一層向上する。これを
実行する主な方法は、中央処理装置とメモリを高速化す
ると共に、メモリスペースを広げることである。残念な
がら、メモリを大型化すればそれだけコスト高になり、
メモリを高速化すれば尚一層コスト高に拍車をかけるこ
とになる。そこで、キャッシュ構成が開発された。キャ
ッシュはプログラムの中で最も高い頻度で利用される命
令とデータを記憶することによりコンピュータシステム
の動作を改善するために、システムの中央処理装置と主
メモリとの間で使用される相対的に容量の小さい高速メ
モリである。正しく設計されたキャッシュ構成は、通
常、（時間の９０パーセントにわたって）中央処理装置
がシークする情報を記憶している。すなわち、中央処理
装置は普通は高速のキャッシュメモリと共に動作してい
るので、システム全体としての動作速度は増す。
【０００４】コンピュータシステムの動作をスピードア
ップするために設計されたキャッシュ構成には数多くの
種類がある。通常、キャッシュメモリは関連するタグメ
モリを利用し、タグメモリには、キャッシュに記憶され
ている情報の主メモリアドレスを保持する。特定のアド
レスの情報を求めてメモリに要求が送られてきたときに
は、そのアドレスをタグメモリ内のアドレスと比較す
る。タグメモリにアドレスがある場合は、キャッシュメ
モリから情報をアクセスするが、タグメモリにアドレス
がなければ、その情報を求めて主メモリをアクセスす
る。タグメモリは小型であるが、非常に高価である。
【０００５】キャッシュメモリは主メモリのアクセスご
とに３２バイト程度の少量の情報を受信するのが普通で
ある。そのような少量の情報を転送するために必要な時
間は比較的重大な問題とはならない。ところが、情報を
さらに高速で、たとえば、一度に１キロバイト、２キロ
バイト又は４キロバイトずつのブロックとして受信する
ようにキャッシュを構成することも可能である。そのよ
うなキャッシュを利用して主メモリからの転送を実行す
るのに要する時間はシステム全体の動作からいってかな
り重大である。さらに、キャッシュメモリにミス（情報
を利用できない）があるときには、中央処理装置は主メ
モリからキャッシュメモリへ情報を移動し、次に、利用
に備えてキャッシュの情報をアクセスしなければならな
い。この情報転送プロセスは、キャッシュを大きな増分
ごとに充填するシステムでは、相当の長さの時間を要す
る。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、コンピュータシステムの動作速度を増すことであ
る。本発明の別の目的は、キャッシュメモリを利用する
コンピュータシステムの動作速度を増すことである。本
発明の別のさらに特定した目的は、相対的に大きな増分
ごとに充填されるキャッシュメモリを利用するコンピュ
ータシステムの動作速度を増すことである。
【０００７】
【課題を解決するための手段】本発明のこれらの目的及
びその他の目的は、主メモリの１ページ分に相当するブ
ロックごとに主メモリから充填されるキャッシュメモリ
を利用し、キャッシュメモリのアクセスを実行するため
にタグメモリではなく、記憶管理装置を利用し、キャッ
シュミスの後に主メモリのアクセス中にキャッシュメモ
リに情報を順次書き込むためのカウンタを含み、キャッ
シュ充填を実行するのに相当の回数の主メモリアクセス
をなくすために、記憶管理構成を制御する新規な構成を
利用するコンピュータシステムにおいて実現される。
【０００８】本発明のこれらの目的及び特徴と、その他
の目的及び特徴は、添付の図面に関連する以下の詳細な
説明を参照することによりさらに良く理解されるであろ
う。図面中、いくつかの図を通して同じ素子は同一の図
中符号により示される。
【表記法及び用語】
【０００９】以下の詳細な説明の中には、コンピュータ
メモリの内部におけるデータビットについての動作をア
ルゴリズム及び記号によって表示している部分がある。
そのようなアルゴリズムによる説明や表示は、データ処
理技術に熟達した人がその分野の他の当業者にその作業
の内容を最も有効に伝達するために利用する手段であ
る。ここでは、また、一般的にも、アルゴリズムは所望
の結果に至る首尾一貫したステップのシーケンスである
と考えられる。それらのステップは、物理的な量の物理
的な操作を要求するステップである。
【００１０】通常、それらの量は記憶，転送，組み合わ
せ，比較及びその他の方法による操作が可能である電気
的信号又は磁気信号の形態をとるが、必ずしもそうであ
る必要はない。場合によっては、主に一般に利用されて
いる用語であるという理由により、それらの信号をビッ
ト，値，要素，記号，文字，項，数などと呼ぶと好都合
であることがわかっている。しかしながら、これらの用
語及びそれに類する用語は、全て、適切な物理的な量と
関連させるべきであり、単に、便宜上、それらの量に付
されたラベルであるにすぎないということを忘れてはな
らない。
【００１１】さらに、実行される操作は、一般にオペレ
ータが実行する知的動作と関連する加算又は比較などの
用語で呼ばれることが多い。本発明の一部を成す、ここ
に説明する動作のいずれにおいても、そのようなオペレ
ータの能力は不要であるか又は多くの場合に望ましくな
い。動作は機械の動作である。本発明の動作を実行する
のに有用な機械には、汎用デジタルコンピュータ又は他
の同様な装置がある。いずれの場合にも、コンピュータ
を動作させる際の方法動作と、計算それ自体の方法との
区別に留意すべきである。本発明は、電気的信号又はそ
の他の物理的（たとえば、機械的，化学的）信号を処理
して、他の所望の物理的信号を発生するときにコンピュ
ータを動作させる装置及び方法過程に関する。
【実施例】
【００１２】図１は、従来の技術による代表的な汎用コ
ンピュータシステム１０をブロック線図の形態で示す。
システム１０は中央処理装置１２と、入出力回路１３
と、主メモリ１５と、出力表示装置１６と、入出力装置
２０とを含む。システム１０は、中央処理装置１２と主
メモリ１５との間に配置されたキャッシュメモリ１８を
さらに含む。システム１０の動作中、主メモリ１５には
様々なプログラムがそれに関連するデータと共に記憶さ
れる。どの特定のプログラムの命令及びデータも、その
プログラムの動作中に、中央処理装置１２により主メモ
リ１５からアクセスされる。システム１０の動作をスピ
ードアップするため、キャッシュメモリ１８と関連する
タグメモリ１９は、主メモリ１５のアクセスにより要求
された情報のアドレスを検閲する。所望のアドレスの情
報がキャッシュメモリ１８にあれば、その情報は主メモ
リ１５ではなく、キャッシュメモリ１８においてアクセ
スされる。
【００１３】これに対し、所望の情報をキャッシュメモ
リ１８で利用できない場合には、コンピュータシステム
１０は主メモリ１５の要求されたアドレスにある情報を
キャッシュメモリ１８へ転送すると共に、そのアドレス
のコピーをタグメモリ１９に記憶する。そのアドレスが
次にアクセスされたときには、タグメモリ１９は、アク
セスされたアドレスの情報がキャッシュメモリ１８にあ
ることを指示し、情報はキャッシュメモリ１８からアク
セスされる。キャッシュメモリ１８が、通常、主メモリ
１５のデバイスより高速で動作するデバイスから構成さ
れていることを第１の理由として、上記の動作によりシ
ステム１０の動作がスピードアップされることは理解さ
れるであろう。
【００１４】先に指摘したように、このような従来のシ
ステムの第１の問題点は、タグメモリ１９を構成してい
るデバイスがきわめて高価であるために、キャッシュメ
モリ１８が大型化し、そこに記憶されるアドレスの数が
増すのに伴って、タグメモリ１９の価格はシステム全体
のコストの大部分を占めるようになることである。従来
のシステム１０のタグメモリ１９で使用されるデバイス
のコストを低減し且つキャッシュ充填動作中に大きな情
報ブロックを転送するシステムの動作をスピードアップ
するために、図２に示すシステム３０が考案された。こ
のシステム３０は中央処理装置１２と、キャッシュメモ
リ１８と、主メモリ１５とを含む。図１のシステム１０
には示されている入出力回路，出力表示装置及びその他
の装置もシステム３０に含まれているのではあるが、そ
れらの装置は本発明の説明には関連をもたないので、図
２には示していない。
【００１５】システム３０は、キャッシュメモリ１８の
情報のアクセスを実行するために、図１に示す従来の高
価なタグメモリ１９を利用するのではなく、記憶管理装
置３２を利用する。通常、記憶管理装置は、さらに高度
なプロセッサを数多く含むプロセッサチップの一部とし
て入手できるデバイスである。このような記憶管理装置
は仮想メモリシステムで使用されるのが普通である。た
とえば、この装置は、Advanced Micro Devices 製造の
ＡＭ２９０００プロセッサに含まれている。
【００１６】仮想メモリシステムは、それが主メモリの
一部であるかのようにプログラマーがシステムメモリの
全てをアドレスできるようなシステムである。プログラ
マーはアドレス（仮想アドレスと呼ばれる）を供給し、
記憶管理装置は仮想アドレスの情報が実際に記憶されて
いる場所を制御する。情報は主メモリにある場合もあ
り、ハードディスク等の何らかの補助記憶装置にある場
合も考えられる。通常の場合には、記憶管理装置と中央
処理装置とは共動して、情報をアクセスしなければなら
ないときに仮想アドレスを物理メモリアドレスに変換す
る（また、物理メモリアドレスを仮想アドレスに変換す
る）ための１組のルックアップテーブルを作成する。こ
のような仮想メモリシステムを利用すれば、ランダムア
クセスメモリよりはるかに大きなアドレススペースをも
ってコンピュータシステムを構成することができ、高価
なランダムアクセスメモリの使用を維持する。
【００１７】仮想メモリシステムでは、アクセスされた
が、主メモリにはない情報をページと呼ばれるブロック
の形で主メモリへ転送し、そのようなページサイズ単位
で主メモリに記憶する。ページは、システムが様々なプ
ログラムを実行してゆく中で、必要に応じて主メモリへ
スワップイン，スワップアウトされる。ページはどのよ
うな大きさであっても良いが、一般には１キロバイトか
ら８キロバイトの大きさである。通常、ページはそのペ
ージ番号と、ページ内部のオフセットとによりアドレス
される。図３は、好ましい実施例のシステムにおいて使
用する３２ビット仮想アドレスの構成を示す。アドレス
の最下位の２ビットは使用されない。次の８ビットはメ
モリの１つのページの中の語アドレスを含む。さらに次
の５ビットは２進コード行アドレスを含み、上位の１７
ビットはメモリ内の情報のページアドレスを示す。
【００１８】本発明においては、キャッシュメモリ１８
に対してアクセスを実行するために記憶管理装置３２を
利用する。キャッシュメモリ１８は、主メモリ１５の同
じ情報をアドレスするために使用される仮想アドレスに
よってアドレスされるということから、仮想キャッシュ
と呼ばれる。キャッシュメモリ１８は６４キロバイトの
情報を記憶することができる。好ましい実施例では、キ
ャッシュメモリ１８を充填するとき、情報は１キロバイ
トごとのページサイズブロックとしてキャッシュメモリ
１８に記憶される。
【００１９】キャッシュメモリ１８に情報を記憶すると
きには、その情報の仮想アドレスと、物理アドレスとを
記憶管理装置３２により記憶する。ある特定の仮想アド
レスの情報がアクセスされると、記憶管理装置３２は、
キャッシュメモリ１８にその情報が記憶されていること
を示すその情報に関する仮想アドレスを記憶しているか
否かを見る。記憶管理装置３２に仮想アドレスが記憶さ
れていれば、キャッシュメモリ１８で情報をアクセス
し、主メモリ１５をアクセスする必要はない。これによ
り、タグメモリを使用したときとほぼ同じように、タグ
メモリの高価な素子を使用する必要なくシステムの動作
はスピードアップする。
【００２０】しかしながら、記憶管理装置は主として仮
想メモリシステムで利用されるために相対的に量の多い
情報を転送するように設計されている。一般に、転送し
うる最小ページサイズは１キロバイトである。このた
め、記憶管理装置をキャッシュの制御に使用するときに
は、キャッシュミスの場合にキャッシュメモリ１８を充
填する時間が必要とされるために問題が生じる。代表的
なキャッシュシステムでは主メモリ１５から転送すべき
情報の量は少ないので、転送ごとの時間はさほどの意味
をもたないが、充填時間の長いシステムにおけるキャッ
シュミスは転送ごとにはるかに長い時間を要求する。
【００２１】さらに、従来の代表的な仮想キャッシュシ
ステムでは、キャッシュミスが起こると、まず、１つの
情報ブロックを主メモリ１５から転送し、次にキャッシ
ュメモリ１８に書き込み、最後に、アクセスされたアド
レスの情報を中央処理装置１２へ転送して利用する。す
なわち、キャッシュ充填時間が長いときには、１回のキ
ャッシュミスできわめて多くの時間が費やされるのであ
る。
【００２２】この問題を克服するために、記憶管理装置
３２と関連させて、システム３０の動作に必要な時間を
さらに短縮する構成を設ける。代表的なシステムでは、
１回のキャッシュ充填に、主メモリ１５の読み取り時間
と、キャッシュメモリ１８に書き込むために必要な時間
と、さらには中央処理装置がキャッシュメモリ１８に書
き込むために必要とする時間とを要求する。
【００２３】本発明の構成によれば、情報はそれが主メ
モリ１５でアクセスされているのと同じ期間の中でキャ
ッシュメモリ１８に書き込まれるので、従来のシステム
を使用してキャッシュメモリ１８を充填するために必要
な時間をかなり短縮することになる。そこで、主メモリ
１５を読み取ると共にキャッシュメモリ１８を充填する
という動作に、主メモリ１５を読み取るために必要な時
間のみがあれば良いという効果が得られる。
【００２４】この構成は、図２に示すゲートアレイ３４
の中に含まれている。ゲートアレイ３４は、キャッシュ
ミスの場合にコピーすべき開始キャッシュアドレスを中
央処理装置１２から受信するカウンタ３５を含む。キャ
ッシュミスが起こり、主メモリ１５で情報がアクセスさ
れると、中央処理装置１２はゲートアレイをキャッシュ
コピーモードにし、マルチプレクサ３９にカウンタ３５
からのキャッシュアドレス出力をイネーブルさせる。主
メモリにおける不在ページのアドレスは、主メモリ１５
をアドレッシングするために使用される主メモリ（ＤＲ
ＡＭ）制御装置３７に供給される。主メモリ１５でキャ
ッシュページがアクセスされると、ＤＲＡＭ制御装置３
７は出力イネーブル信号を主メモリ１５に供給すると共
に、キャッシュメモリ制御装置３８にキャッシュメモリ
書き込みイネーブル信号を発生させる。
【００２５】次に、中央処理装置１２により供給された
主メモリ１５のアドレスを使用して主メモリ１５の情報
がアクセスされるのにつれて、出力をキャッシュメモリ
１８に書き込む。同時に、カウンタ３５は増分した行ア
ドレスをマルチプレクサ３９を介して記憶管理装置３２
に供給する。このシステムは主メモリ１５の読み取りア
クセスと、キャッシュメモリ１８の書き込みアクセスと
を重複させている。本発明の好ましい実施例では、キャ
ッシュを充填するための時間は、中央処理装置１２がコ
ピー動作を実行するのに要する時間の半分よりさらに短
くなっている。このことは、キャッシュメモリ１８を一
度に１キロバイトごとの情報のブロックとして充填する
ような構成の場合に特に重要である。
【００２６】本発明の構成を最適化によってさらに高速
で動作させることができる。図４は、本発明の好ましい
実施例で利用する記憶管理装置３２の構成をさらに詳細
な形で示す。この特定の記憶管理装置３２は変換索引バ
ッファと呼ばれることが多い比較的単純な形態のもので
ある。この特定の変換索引バッファは２つのセクション
Ａ及びＢと、多数の記憶行とを含む。変換索引バッファ
の各行は、セクションＡと、セクションＢとについて１
組ずつ、合わせて２組のアドレスを記憶することができ
る。すなわち、このバッファは本質的には二方向セット
連想記憶装置である。各組のアドレスは、アクセスすべ
き特定の情報の仮想アドレスと、物理アドレスとを含
む。変換索引バッファのどの行にあるアドレスの組も、
キャッシュメモリ１８に保持されている情報のアドレス
である。
【００２７】キャッシュメモリ１８に記憶されている情
報の任意のページに関する１組のアドレスは、変換索引
バッファの、アドレスの中の行番号を指定している５つ
のビットにより指定された行に記憶される。５ビットの
２進情報は３２の異なる行を指定することができる。特
定の行番号をもつアドレスの情報をキャッシュメモリ１
８に導入するときには、仮想アドレスをキャッシュ内の
その物理アドレスと共に変換索引バッファのその行番号
の場所に記憶する。
【００２８】どの行番号についても２組アドレスしか入
力できないので、キャッシュメモリ１８で同じ行番号を
もつ３つ以上のアドレスがアクセスされ、記憶される場
合には、通常の記憶管理装置はキャッシュメモリ１８か
ら１ページ分の情報を除去し、それに対応するアドレス
の組を変換索引バッファから除去し、それらを新たなペ
ージ、新たなアドレスとそれぞれ置き換える。同じ行ア
ドレスをもつ３つの特定の情報を頻繁に使用するのであ
れば、キャッシュメモリ１８からごく高い頻度で多数の
情報のページを除去しなければならない。ページはキャ
ッシュメモリ１８の中で物理的には互いに３２キロバイ
ト離れていることになっているのであるが、このような
状況は、プログラマーが呼び出しプロセスのアドレスを
１つの行のエントリの一方に記入し、呼び出されるプロ
セスを他方のエントリに記入するときには通常よく起こ
る。
【００２９】この場合、１つのプログラムのプロセス相
互間で急速な切り換えが行われる。ページをキャッシュ
メモリ１８にできる限り速くコピーさせるためにページ
サイズを１キロバイトに縮小すると、全て同じ行アドレ
スを伴う３つのルーチンが現れることが時折起こる。仮
想アドレスがその行に記憶されている仮想アドレスのい
ずれとも整合しない場合には、通常、プロセッサは情報
をキャッシュメモリ１８にコピーしなければならない。
これはシステムの動作速度という点では不利であり、キ
ャッシュメモリ１８を命令を記憶するために使用する時
間の約１５パーセントでそのような状況が起こることが
統計によりわかっている。
【００３０】本発明によれば、この問題を克服するため
に、変換索引バッファの行ごとに、その行についてそれ
までアドレッシングされた、現在キャッシュメモリに記
憶されている情報のページの連係リストを作成する。プ
ロセッサが飛び越しを実行するときには、プロセッサの
ハードウェアはその飛び越しの目標となる行を行アドレ
スから確定する。ハードウェアは、その行番号に基づい
て、その行の２つのページのどちらかが正しいページで
あるか否かを知るために検査を実行する。ページアドレ
スが整合すれば、仮想アドレスはキャッシュメモリ１８
の、情報を記憶する物理アドレスに変換される。
【００３１】変換索引バッファの適切な行アドレスに仮
想ページアドレスが記憶されていないためにキャッシュ
ミスが起こると、ミスによって例外が発生し、それはシ
ークしたアドレスと共にオペレーティングシステムへ送
られる。オペレーティングシステムは仮想アドレスの行
アドレス部分を使用して、その特定の行についてそれま
でアドレッシングされた、まだキャッシュメモリ１８に
記憶されているページのリストをアクセスする。リスト
にページがあれば、その仮想アドレスは変換索引バッフ
ァの適切な行に導入され、また、変換索引バッファの特
定の行に関するリストに置き換えたアドレスが追加され
る。
【００３２】これを実行するために、変換索引バッファ
のアドレッシングされた行の複数組のアドレスのうち最
も使用されない組を無効化し、新たな組のアドレスを変
換索引バッファの無効の組に重ねてコピーし、元の組の
アドレスの変換索引バッファエントリをその行番号に関
する連係リストに追加する。その後は、キャッシュミス
が起こるたびに、ページがまだキャッシュメモリ１８に
あるか否かを知るために、その行のリストを検査する。
【００３３】仮想アドレスがリストのページのいずれか
と整合すれば、変換索引バッファのその行のアドレスの
組のうち最も使用されない組をアクセスされているアド
レスの組と置き換える。キャッシュの情報はそのままに
保たれる。リストを参照して、ページがリストに載って
いないときには、キャッシュの全てのページが使用中で
あるか否かを判定する。全てのページが使用中であれ
ば、無作為に１つのページを無効化し、主メモリから新
たなページを無効ページに重ねてコピーし、そのアドレ
スを変換索引バッファと、その行に関するページのリス
トに追加する。
【００３４】キャッシュメモリ１８に、主メモリ１５か
らの別のページを入れる余地がまだ残っている場合に
は、変換索引バッファのアクセスされた行にアドレスが
現在記憶されている情報のページを無効化するのではな
く、旧ページアドレスをその行に関する連係リストに追
加し、キャッシュメモリの未使用ページの１つから新た
なページを割り当てる。主メモリ１５からのデータを新
たなページにコピーし、そのアドレスを変換索引バッフ
ァと、連係ページリストとに追加する。その後、次にそ
のアドレスがアクセスされるときには、連係リストを参
照する。ページがまだキャッシュメモリ１８にあれば、
変換索引バッファのアドレスを変更するが、データは移
動しない。
【００３５】このように、変換索引バッファのエントリ
のみが変更され、その間、キャッシュメモリ１８の情報
は同じままである。この動作を他の動作と重複させて、
ページを置き換えなければならない場合にキャッシュメ
モリ１８を充填するために必要な時間とは対照的に、シ
ステム３０の動作中に全くクロック時間を費やさないよ
うにしても良い。
【００３６】基本的には、システムは現在キャッシュメ
モリ１８にある全てのページの連係リストを保持してい
る。キャッシュミスが起こったときには、そのリストを
参照する。ページがまだキャッシュメモリ１８にあれ
ば、連係リストを修正するが、データは移動しない。シ
ステムは、単に、変換索引バッファの物理アドレスを、
まだキャッシュメモリ１８にある余分のページの物理ア
ドレスと置き換えるだけである。本発明は、キャッシュ
メモリ１８のデータをスラッシングするのではなく、変
換索引バッファに記憶されているごく少量のアドレス情
報を置き換えるように動作する。
【００３７】この最適化動作はハードウェアにより実行
されても良いが、本発明の好ましい実施例ではソフトウ
ェアを利用する。この特定の動作を実現するためにＣ言
語原始コードを使用するとよい。
【００３８】以上、本発明を好ましい一実施例により説
明したが、当業者により本発明の趣旨から逸脱せずに様
々な変形や変更を実施しうることは理解されるであろ
う。従って、本発明は特許請求の範囲によって評価され
るべきである。
【図面の簡単な説明】
【図１】システムの動作速度を増すためにキャッシュメ
モリを有する従来の技術の代表的なコンピュータシステ
ムを示すブロック図。
【図２】本発明に従って構成されたコンピュータシステ
ムのブロック図。
【図３】システムの好ましい一実施例における１つのア
ドレスの中の２進情報の個々のビットの配列構成図。
【図４】図２に示すコンピュータシステムの記憶管理装
置の内部における情報の配列構成図。
【符号の説明】
１２ 中央処理装置 １５ 主メモリ １８ キャッシュメモリ ３２ 記憶管理装置 ３４ ゲートアレイ ３５ カウンタ ３７ 主メモリ制御装置 ３８ キャッシュメモリ制御装置 ３９ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・クリューガー アメリカ合衆国 95014 カリフォルニア 州・カッパチーノ・アルパイン ドライブ ナンバー３・10210

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 中央処理装置と、主メモリと、キャッシ
    ュメモリとを有するコンピュータシステムのキャッシュ
    管理システムにおいて、ページサイズの情報のブロック
    を転送する記憶管理装置と、主メモリから情報を読み取
    る手段と、キャッシュメモリに情報を書き込む手段と、
    主メモリからの情報の読み取りの間にキャッシュメモリ
    への情報の書き込みを重複して発生させる手段とを具備
    するコンピュータシステムのキャッシュ管理システム。
  2. 【請求項２】 主メモリからの情報の読み取りの間にキ
    ャッシュメモリへの情報の書き込みを重複して発生させ
    る手段はカウンタと、カウンタにアドレス情報を導入す
    る手段と、キャッシュメモリに情報が書き込まれるにつ
    れてアドレス情報を増分する手段とを具備する請求項１
    記載のコンピュータシステムのキャッシュ管理システ
    ム。
  3. 【請求項３】 記憶管理装置からアドレスが除去されて
    いるキャッシュメモリ内の情報のページのリストを提供
    する手段と、キャッシュメモリミスのときにアドレスに
    関してリストを検査する手段と、シークしたアドレスが
    リストにある場合に記憶管理装置の１つのエントリのア
    ドレスをシークしたアドレスと置き換える手段とをさら
    に具備する請求項１記載のコンピュータシステムのキャ
    ッシュ管理システム。
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