JPH0594370A - コンピユータメモリシステム及び仮想メモリアドレツシング区分方法 - Google Patents

コンピユータメモリシステム及び仮想メモリアドレツシング区分方法

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JPH0594370A
JPH0594370A JP4063683A JP6368392A JPH0594370A JP H0594370 A JPH0594370 A JP H0594370A JP 4063683 A JP4063683 A JP 4063683A JP 6368392 A JP6368392 A JP 6368392A JP H0594370 A JPH0594370 A JP H0594370A
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ケイ． ブリス ブライアン
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エイ． キング ステイーヴン
Dale A Rickard
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Abstract

(57)【要約】 【目的】 変換論理と変換ＲＡＭの間の遅延を最小限に
するような仮想アドレッシングメモリの区分概要を提供
する。 【構成】 メモリアドレスバスと論理ページアドレス
が、オペランドＴＬＢ４０と命令ＴＬＢ４２に入力され
る。ＴＬＢの出力が比較器４４に入力され、ヒット又は
ミスがあるか否かをテストする。ミスがあれば、オペラ
ンドページＲＡＭ４８と命令ページＲＡＭ５０はトラン
シーバ５４に必要な命令又はオペランドを出力し、適切
なＴＬＢ又はメモリアドレスバスにロードする。ヒット
があれば、トランシーバ５６を介してメモリアドレスバ
ス上に正確なオペランド又は命令アドレスを出力する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】開示される本発明は概してコンピ
ュータのメモリアドレッシングに関し、特にコンピュー
タシステム内のページド（ページ付けされた）仮想メモ
リアドレッシング概要に関する。
【０００２】
【従来の技術】メモリコンピュータシステムにおいて、
命令集合は１６等のメモリアドレスのビットの固定数を
要するが、より大きなメモリ領域が必要な情報を記憶す
るためにしばしば必要となる。その解法は仮想メモリ、
即ち、より大きいメモリ領域にマップされる１６アドレ
スビット、の使用である。仮想メモリを行うため、論理
アドレスはしばしばページ変換ランダムアクセスメモリ
（ＲＡＭ）を介して物理アドレスにマップされる。例え
ば、１６ビット論理アドレスは、ページ変換ＲＡＭを介
して最重要な１１個の物理アドレスビットに拡張される
最重要の４ビットフィールドと、物理アドレスの最も重
要でない１２個のビットとして直接用いられる１２ビッ
トページアドレスフィールドから成る。従って、４個の
最重要の論理アドレスビットは、ページと称される４ｋ
記憶領域に対応する物理アドレスにアクセスする。この
４ｋ領域は、１６ビットアドレス内の他の１２個のビッ
トによってアドレス指定可能である。
【０００３】ページアドレスは命令及びオペランドに対
して異なってマップされるために、変換論理が複雑であ
る。これは２ページ変換ＲＡＭを意味し、単一命令タス
ク指名集積回路チップに適合しない。結果として、ペー
ジアドレスはコンピュータシステムのアドレス変換と例
外処理チップに配置される。任意の所定の平均命令実行
時間内においてアドレス変換が頻繁なため、この区分の
最大の懸念はパフォーマンスへの影響である。変換ＲＡ
Ｍを２つの異なる集積回路チップに配置することによっ
て被る遅延を最小限にする必要がある。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
は、変換論理と変換ＲＡＭの間の遅延を最小限にするよ
うな仮想アドレッシングメモリの区分概要を提供するこ
とである。
【０００５】本発明の目的は更に、ページアドレス領域
を横切るときにアドレス変換で被る単一サイクル遅延を
除いて、プロセッサパフォーマンスを劣化しないような
仮想アドレッシング概要を提供することである。
【０００６】本発明の目的はまた更に、２つのアドレス
プロセッサの間のメモリアドレスバス制御を共有するこ
とによって、変換されたアドレスが戻るためのサイクル
待ち時間を回避することである。
【０００７】
【課題を解決するための手段と作用】本発明のこれらと
他の目的、特徴及び利点は、物理アドレス要求に対する
迅速な応答となるアドレスプロセッサ間の緊密な結合に
よって達成される。２つの変換索引バッファ（ＴＬＢ）
は、命令ページとオペランド（データ）ページのために
最新にアクセスされた物理アドレスを保持するため用い
られる。物理アドレスは、第１のアドレスプロセッサか
らの要求に応じて第２のアドレスプロセッサに生成され
る。物理アドレスビットは、対応する変換索引バッファ
とメモリアクセスの使用を更新するため、単一サイクル
で変換ＲＡＭ出力を有する第２のアドレスプロセッサに
よって発信される。続くサイクルで、適切なＴＬＢを用
いる第１プロセッサはメモリ操作に完全なアドレスを供
給する。本発明にて用いられたＴＬＢは論理ページアド
レスを含む。これは、変換タイミングに必要なヒット／
ミス（ヒットとは、必要な論理ページが対応する物理変
換と共にＴＬＢに既に存在するときである）決定の比較
を可能にする。各メモリアクセスごとに、比較器は要求
された論理アドレスが、前のタイプの命令又はオペラン
ドの論理アドレスと整合するかどうかを確かめる。
【０００８】区分は、第１プロセッサがコンピュータシ
ステムによりメモリバスで駆動される物理アドレスのサ
イクル数を制御し続けることを可能にする。区分は、要
求に対するメモリ応答が任意の競合のため予期せずに変
化するので必要である。第１プロセッサはメモリバスを
監視し、いつ要求が受理されたかを決定する論理を含
む。第２プロセッサは、ミスに続く１サイクル間アドレ
スバスを駆動する。第１プロセッサは第２プロセッサに
より変換された値をＴＬＢに記憶し、必要ならばその値
を後続のサイクルで駆動する。この基本概要は、第２プ
ロセッサのメモリ監視のため論理を複写して、重大な入
力／出力ピンを用いる必要性を緩和する。第１プロセッ
サは同じサイクル内のアドレスバスを駆動し、仮想ペー
ジアドレスがヒットのためＴＬＢに変換されるかどうか
を決定する。第１プロセッサは、メモリが第１プロセッ
サからの要求を受信するまでアドレスバスを駆動し続け
る。アドレスが整合するとき、ＴＬＢが物理アドレスを
供給して、変換サイクルが回避される。
【０００９】
【実施例】一般的なコンピュータシステムが図１に示さ
れている。アドレスプロセッサ１２は、主記憶装置１０
から命令を読み出し、固定小数点プロセッサ１８と浮動
小数点プロッセッサ１６又はアドレス変換器１４等の実
行素子にコマンドを発する。ＡＰ１が、実行素子に対す
るサービス要求を発するような命令バス（Ｉ−バス）を
発する。任意の汎用区分器の更新は、図示されたプット
アウェイ（処分）バスを横切って行われる。
【００１０】ページアドレスが命令及びオペランドに対
して異なってマップされるため、変換論理は複雑であ
る。変換ＲＡＭを２つの分離プロセッサに配置すること
によって被る遅延は、最小限にされねばならない。
【００１１】アドレスプロセッサ１２は図２に示されて
おり、記憶データは命令ファイル２２及び記憶データレ
ジスタ２４に進み、制御ソース２６に送ってコマンド素
子実行を発する。プットアウェイデータ及びアドレスは
汎用レジスタ２８に送られ、トランシーバ３０、３２を
介してアドレスジェネレータ３４に送られる。制御装置
は、記憶データから第１サイクル中、アドレスジェネレ
ータ３４に命令／オペランドを送り出す。論理アドレス
バスは、論理ページアドレスが４ビットと１ビットパリ
ティ検査から成ると同様に、ヒット／ミス検出ビットを
含みオペランド又は命令データを出す。
【００１２】ＡＰ１とＡＰ２の間の物理ページ転送は図
３に示されている。メモリアドレスバスが、オペランド
ＴＬＢと命令ＴＬＢに入力する。論理ページアドレスも
また、オペランドＴＬＢ４０と命令ＴＬＢ４２に入力さ
れる。２つのＴＬＢの出力は比較器４４に入力され、そ
こでヒット又はミス、即ち、ヒットとは必要な論理ペー
ジが対応する物理変換と共にＴＬＢに既に存在するとき
である、があるか否かを確かめる論理テストを実行す
る。マルチプレクサ５２は、アドレスプロセッサ２（Ａ
Ｐ２）のオペランドページＲＡＭと命令ページＲＡＭを
一対にする。もしミスがあればＡＰ２は既に循環されて
いるので、オペランドページＲＡＭ４８と命令ページＲ
ＡＭ５０は、マルチプレクサ５２を介してメモリバス上
のトランシーバ５４（インバータ５８により使用可能）
に必要な命令又はオペランド情報を出力可能にし、適切
なＴＬＢ又はメモリアドレスバスにロードする。もしヒ
ットがあったならば、マルチプレクサ４６は直ちに使用
可能となり、トランシーバ５６を介してメモリアドレス
バス上に正確なオペランド又は命令アドレスを出力す
る。
【００１３】命令ＴＬＢ作成の詳細図が図４に示されて
いる。仮想アドレス生成論理６０は、論理ページアドレ
スを比較器６２に出力して、ヒット又はミスがあるか否
かを決定する。命令論理６４は、第１サイクルにおい
て、コンピュータの命令取出し／オペランド取出しを論
理ページと物理ページアドレスに出力する。第２サイク
ルにおいて、命令アドレスを変換するとき前の第１サイ
クルの中にミスがあったならば、命令ＴＬＢは使用可能
になり、新たな論理ページ／物理アドレスの入力を可能
にする。
【００１４】アドレス変換テーブルにおけるミスのタイ
ミング図が図５に示されている。ミスの第１サイクルに
おいて、ＡＰ２はページアドレスを物理アドレスに変換
する。第２サイクル中に、ＡＰ２がアドレスバスのペー
ジ部分を駆動する。ページミスの間に、新たな物理アド
レスがＡＰ２から入力されて、新たなページアドレスに
よりＴＬＢにラッチされる。ヒット回線がハイに戻ると
ＡＰ２は使用禁止となり、付加のメモリサイクルが必要
であれば駆動ページアドレスがＴＬＢより生じる。
【００１５】図６に示されるように、ページヒットがハ
イならば、ＡＰ２はサイクルを通して第２サイクルの開
始の間使用禁止となり、駆動ページアドレスがＴＬＢよ
り生じる。従ってミスのコストは１クロックサイクルで
あり、高速コンピュータシステムにとって許容可能であ
る。
【００１６】
【発明の効果】２つの個々の回路チップに配置された、
変換論理と変換ＲＡＭの間のパフォーマンスを最大限に
すると共に遅延を最小限にするコンピュータシステムの
仮想アドレッシングの概要が示されてきた。プロセッサ
のパフォーマンスは、４ｋアドレスページ領域を横切る
ときにアドレス変換で被る単一サイクル遅延を除いて影
響されない。また、変換されたアドレスが戻るためのサ
イクル待ち時間は、ＡＰ１とＡＰ２間のメモリアドレス
バス制御を共有することによって回避され、ＡＰ１とＡ
Ｐ２は共にバスを駆動することが可能になる。
【図面の簡単な説明】
【図１】２つのモジュールを横切って区分されるアドレ
スプロセッシングと、一般的コンピュータシステムのブ
ロック図である。
【図２】アドレスプロセッサの略式図である。
【図３】２つのアドレスプロセッサの間のインタフェー
スを示すアドレスプロセッサの一部の詳細図である。
【図４】変換索引バッファの詳細図である。
【図５】論理ページミスのクロックタイミングシーケン
スを示す。
【図６】論理ページヒットのタイミング図である。
【符号の説明】
４０ オペランドＴＬＢ ４２ 命令ＴＬＢ ４４ 比較器 ５４、５６ トランシーバ ４８ オペランドページＲＡＭ ５０ 命令ページＲＡＭ ４６、５２ マルチプレクサ ５８ インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブライアン ケイ． ブリス アメリカ合衆国22193、バージニア州ウツ ドブリツジ、ダービーデイル アヴエニユ ー 14754 (72)発明者 ステイーヴン エイ． キング アメリカ合衆国22071、バージニア州ハー ンドン、ライム ベイ ドライヴ 12919 (72)発明者 デイル エイ． リツカード アメリカ合衆国22111、バージニア州マナ ツサス、モーニングサイド ドライヴ 8106

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ２つの分離したモジュールにページング
    アドレスＲＡＭの区分をしたコンピュータメモリシステ
    ムであって、 命令及びオペランドページのために最新にアクセスされ
    た物理アドレスを保持するための変換索引バッファと、 メモリ記憶に完全なアドレスを提供するため、適切な変
    換索引バッファを用いるサイクリング手段と、 要求された論理アドレスが前の論理アドレスと整合する
    かどうかを検査して、整合するならばメモリアドレスバ
    ス上にその論理アドレスを入力し、整合しなければ１ク
    ロックサイクル内で対応するページアドレスＲＡＭから
    メモリアドレス上に適切なアドレスを入力する比較器手
    段と、 を含むコンピュータメモリシステム。
  2. 【請求項２】 ２つのアドレスプロセッサに仮想メモリ
    アドレッシングを区分するための方法であって、 索引バッファの変換を最新にアクセスされた物理アドレ
    スと比較する工程と、 各対応する整合ごとにメモリバス上に物理アドレスを入
    力する工程と、 整合が発見されない場合には、対応するアドレスページ
    ＲＡＭに問い合わせる工程と、 １クロックサイクル内で、対応するページＲＡＭから変
    換索引バッファに正確なアドレスを順次出力する工程
    と、 を含む仮想メモリアドレッシング区分方法。
JP4063683A 1991-04-25 1992-03-19 オペランドペ―ジメモリ及び命令ペ―ジメモリを有するコンピュ―タシステム Expired - Lifetime JP2514292B2 (ja)

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US69162291A 1991-04-25 1991-04-25
US691622 1991-04-25

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JPH0594370A true JPH0594370A (ja) 1993-04-16
JP2514292B2 JP2514292B2 (ja) 1996-07-10

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