JPH02189659A

JPH02189659A - 仮想記憶動的アドレス変換システム

Info

Publication number: JPH02189659A
Application number: JP1317881A
Authority: JP
Inventors: Steven W White; ステイブン・ウエイン・ホワイト
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-12-15
Filing date: 1989-12-08
Publication date: 1990-07-25
Also published as: DE68923437D1; CA2005463C; US5058003A; EP0373780A3; EP0373780B1; CA2005463A1; DE68923437T2; JPH0555900B2; EP0373780A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野この発明は、アドレス変換機構に関するものである。

Ｂ、従来の技術動的アドレス変換機構は、プログラムの実行を中断し、
その実行とそのデータを、直接アクセス記憶装置（ＤＡ
ＳＤ）などの補助記憶に記録し、実行を再開させるため
にプログラムとデータを異なる主記憶位置に戻す能力を
与える。動的アドレス変換機構は、ユーザーに、その主
記憶よりも記憶が大きく見えるようなシステムを与える
。この見かけの（仮想）記憶は、その位置を指定するた
めに仮想アドレスを使用し、通常、補助記憶中に維持さ
れる。仮想アドレスは、ページと呼ばれるアドレスのブ
ロック中で生じ、最も新しく参照されたページのみが、
物理的主記憶のブロックを占有するように割当てられる
。

ユーザーが、主記憶中にない仮想アドレスのページを参
照するとき、それらのページは、近い将来必要とされる
尤度が最も小さい主記憶中のページに置き代わるように
搬入される。

仮想アドレッシングは、多くの大型コンピュータのアー
キテクチャにおいて重要な機能となっている。仮想アド
レッシングは、記憶システムにおいて物理的には連続で
はない複数のプログラムをユーザーに対して論理的に連
続であるように見せかけることを可能ならしめる。最近
にアクセスされた仮想アドレスの部分は、主記憶ユニッ
ト中にマツプされている。このマツピング情報は、しば
しば、連続的なＩＭＢセグメントに対応するエントリを
もつセグメント・テーブルと、セグメント内の４ＫＢペ
ージのエントリをもつページ・テーブルを有するディレ
クトリ中に階層的に記憶される。

仮想アドレスを実アドレスに変換するには、適当なセグ
メント及びページ・テーブルを検索することによって得
られるマツピング情報が必要である。この検索処理は時
間がかかるので、最近の幾つかの変換情報をディレクト
リ・ルック・アサイド・テーブル（ＤＬＡＴ）に保持す
ることによって全体の検索の回数が低減される。ＤＬＡ
Ｔによってカバーされる仮想アドレスの場合、はとんど
あらゆる記憶アクセスに必要とされる変換処理は、わず
か２つのマシン・サイクルさえあればよい。

ＤＬＡ、Ｔによってカバーされないアドレスの場合、も
し当該セグメント及びページ・テーブルが主記憶中にあ
るなら、ディレクトリを検索する処理は、約１５乃至６
０サイクルである。各ＤＬＡＴエントリは、多くの場合
４ＫＢである記憶のページ全体をマツピングするための
情報を含む。ＤＬＡＴによってカバーされる記憶の量は
、ＤＬＡＴ中のエントリの数とページのサイズに依存す
る。

ページの最適なサイズを決定するとき、ページをスワツ
ピングするというオーバーヘッドを補償するに十分な大
きさのページと、細分化による効率低下を最小限にとど
める、すなわち小さいオブジェクトに大きいページを与
えることによって記憶を浪費しないようにするのに十分
な小さいページの間で妥協が生じる。小さい（４ＫＢ）
ページは、コード・セグメント（命令）及び小さいデー
タ・オブジェクトには適切であるが、高性能科学技術用
マシンは、多くの場合、大きいページから恩恵を受ける
。最近、データ・オブジェクトと記憶容量がともに著し
く増大してきており、大きいページがしばしばより効率
的となる。また、数百メガバイトのデータ・オブジェク
トと比較すると、ＩＭＢのページは十分に微細な細分性
を提供する。

さらに、１８Ｍ拡張記憶装置などの１ギガバイトまたは
それ以上のオーダーの高速大量記憶装置の導入によって
、４ＫＢとＩＭＢのページのデータ転送時間がそれぞれ
、１０サイクルと、数千サイクルに低減された。ページ
・フォールトを解決する間に関与する数千サイクルのソ
フトウェア・オーバーヘッドにより、ＩＭＢのページ・
フォールトを解決することは、４ＫＢのページ・フォー
ルトを解決することよりも３乃至５倍の時間しかかから
ない。大きい、連続的なブロックのデータの転送の場合
、４ＫＢページ・システムは、ＩＭＢページ・システム
におけるページ・フォールトよりも数百倍のオーバーヘ
ッドをもたらす。

大きいページは、多くの副次的な利得を提供する。例え
ば、ベクトル・フェッチ及び記憶は、単に、可能的ペー
ジ交差の回数を減らすことによって大きいページから恩
恵を得る。必要な次のページが物理的記憶に存在する場
合にさえも、そのページがメモリ中に搬入されたことを
検証するために、ページ交差に際してベクトル・パイプ
ラインが中断されることがある。この中断は、無視でき
ない性能低下をもたらすことがある。

ＩＭＢのオーダーの大きいページは、小さいページを使
用した結果として性能の低下がもたらされる科学的アプ
リケーションのための可能な解決策として有用であろう
。あるアプリケーション（またはアプリケーションの一
部）のためのページ・サイズを最適化するためには、複
数サイズのページが望ましい。今日まで、知られている
ＤＬＡＴは、単一のページ・サイズを処理するように設
計されている。しかし、均一なページ・サイズ以外をサ
ポートするためには、現在のＤＬＡＴに対して変更が必
要である。

ＣＤＣ（コントロール・データ・コーポレーションの商
標）７６００及びＣＹＢＥＲ２０５は、小さいページと
大きいページの両方をもっている。

ＣＹＢＥＲ２０５は、小さい（４ＫＢ、１６ＫＢ、６４
ＫＢ）のページを提供し、これにおいては、ページ・サ
イズ・の選択は、オペレーティング・システムのソフト
ウェア導入パラメータを通じて行わなくてはならない。

それゆえ、所与のジョブは、１つのサイズの小さいペー
ジしか許容しない。しかし、大きいページ（５１２ＫＢ
）も可能である。

ＣＹＢＥＲ変換ユニットは、連想ワードのリストを作成
することによって複数サイズのページを扱う。その各ワ
ードは、ＤＬＡＴエントリに似た情報を含む。このリス
トは、主記憶に記憶され、その上位（最も新しく使用さ
れた）１６エントリを、命令によってレジスタの内部セ
ットにロードすることができる。この変換処理は、最初
に内部レジスタ内で検索する段階を有する。そしてもし
一致（ヒツト）が見出されたなら、そのエントリがすス
トの最上部に移動され、アドレスが決定される。

もし最初の１６エントリで一致が見出されなかったなら
ば、メモリ中の残りのリストが、−度に２エントリずつ
検索される。そうして一致するエントリが見出されたら
、それは、リストの最上部に移動される。そうでなけれ
ば、ページ・フォールトが発生される。これには、多く
のマシン・サイクルを要することがある。

ＣＹＢＥＲスキームは、変換テーブルが均一でないサイ
ズのエントリを扱うことを可能ならしめるけれども、そ
れは、将来の高性能科学的プロセッサ市場には魅力的で
はない。その連想ワードのリストは、物理記憶の全ての
ページを決定する。

このことは、小さい記憶の場合には実用的であるけれど
も、将来のジョブは、ＣＹＢＥＲで利用可能であるより
も相当に多くの記憶量を要する。製造メーカーの中には
、２５６ＭＢあるいは２ＧＢの主記憶を提供する者もあ
る。これらの大きい実記憶は、はるかに大きいデータ・
オブジェクト・サイズと大きい仮想アドレス空間をそこ
に収めることを意味する。連想レジスタに含まれている
エントリの数を増加させることは、必要な論理回路の数
に基づき許容されない。

米国特許第４２８５０４０号は、１２８Ｂと４ＫＢとい
う複数（２）ページ・サイズのサポートを教示する。こ
れによって特許されている解決策は多くの欠点がある。

すなわち、それは、高性能科学技術用プロセッサに必要
な大きいアドレス空間には実施不可能である。これに記
載されている実施構成は、仮想アドレス空間中の全ての
セグメントのベース・アドレス値を同時に保持するよう
にレジスタが利用可能でなくてはならない。ＩＭＢなど
の大きいページの場合、現在のアドレス空間（２ＧＢ）
は、２０４８個ものそのようなレジスタを必要とするこ
とになる。さらに、ユーザーの要求により、近い将来、
設計者がさらに相当に大きいアドレス空間を提供するよ
うになることが期待され、以て、この米国特許の技法で
必要とされるセグメント・レジスタの数は側的に増大す
ることになる。

本発明では、このセグメント情報（ＩＭＢ）を保持する
ために使用される「キャッシュ的な」構造によって、等
価なレジスタの数をほぼ４０乃至５０個に実質的に低減
することができ、それでいて許容できる「ヒツト率」を
与え、以てほぼ最適な性能を可能ならしめるものである
。

小さいページのデータにアクセスするためには、上述の
米国特許で記述されている技法の場合余分な記憶アクセ
スが必要である。上述の米国特許の第３欄の上方には、
次のような記載がある。以下訳：「システムの記憶中に
記憶されているテーブルには、サブセグメント記述子が
含まれている。

それゆえ、この機構が第２の、あるいはサブセグメント
・モードで動作しているときは、サブセグメント記述子
のうちの１つを選択しフェッチするために余分のサイク
ルを実行することが必要となる。」この余分のサイクル
は、記憶参照サイクルであって、（大量の記憶をもつ）
多くのプロセッサにおいてこのことは、多くのプロセッ
サ・サイクルへと変換される。

本発明の多重「キャッシュ的」構造によって、最も新し
く使用されたページ情報（サブセグメント記述子）が容
易に可用となり、以て著しい性能の改善につながる。−
殻内には、たった１回の検索サイクルしか必要でない。

上記米国特許に説明されている設計構造は、大きいペー
ジに対するアクセスには良好な性能を呈するけれども、
すべてのセグメント・ポインタを保持するために必要な
レジスタの数は、大きいアドレス空間にとって魅力に乏
しいものである。さらに、指数関数的に大きくなるペー
ジ・テーブル・エントリの数のため、これらのエントリ
はシステム記憶に収めなくてはならない。従って、小さ
いページにアクセスするために、めいめいのユーザーの
記憶アクセスは、１つはサブセグメント記述子でありも
う１つはユーザー・データであるような、２回の実記憶
アクセスを引き起こすことになる。記憶の遅延と記憶の
競合がシステムの性能低下につながる程度は重大である
ので、そのような技法は、高性能プロセッサに対して媒
体に甚だしいハンディキャップを負わせることになる。

米国特許筒３６７５２１５号は、フェッチされたエント
リのＩＤが要求された仮想アドレスに一致するか、また
はカウントが、サブセット中のアドレスの数を超える（
この場合、アドレス遺失例外が生じる）まで、各不一致
毎に１つずつカウントをインクリメントし続ける、順次
的な検索処理を記述する。このとき、変換情報のチエイ
ンの組が維持される。仮想アドレス変換処理は、チエイ
ンを検索する処理からなる。各ページ・フォールト毎に
、ページ・フォールトの発生を検出するために全体のチ
エインが検索される。

本発明のＤＬＡＴアクセスは、常に、仮想アドレスを変
換するために必要な情報を与える場合に、チエイン技法
と同程度（場合によっては１０倍くらい）高速である。

このことは、主として、ＤＬＡＴ構造に内在的な連想（
並列）検索のためである。本発明の「キャッシュ的」構
造で変換されたページを見出すためのサイクルの最少及
び最大の数はほぼ２サイクルである。さらに、ページ・
フォールトの発生に際しては、フォールトの認識は、Ｄ
ＬＡＴ／セグメント／ページ・スキームによって、チエ
イン技法に比較して劇的に高速である。

本発明の好適な形式は、インターナショナル・ビジネス
・マシーンズ・コーポレーションによって販売されてい
る３０８Ｘ及び３０９０フアミリなどのシステムで使用
されるセット連想的構成を有する。セット連想的構成は
よく知られており、米国特許第４６３８４２６号及び第
４６９５９５０号で使用されている。すなわち、それに
おいては仮想アドレス・ビットのうちのいくつかが、エ
ントリの１つのセットを選択するために使用される。こ
のエントリのセットは次に、連想的に検索される。この
セット連想的構成は、多数のエントリ（通常、２５６乃
至５１２）に対する高速のアクセスを可能ならしめるが
、小さい連想検索（通常、２乃至４エントリ）を必要と
する。この方法を多重サイズ・ページに適用する際の問
題は、エントリのセットを選択するために使用されるビ
ットの選択にある。もし、ＤＬＡＴエントリが異なるペ
ージ・サイズをカバーすることができるなら、そのビッ
トは、少なくとも、最も大きいページ・サイズ程度の記
憶セグメント間で区別をつけるようなものから選択され
なくてはならない。しかし、もしこれらのビットがＤＬ
ＡＴウントリのセットを選択するために使用されるなら
、エントリが小さいページのためのものであるとき、メ
モリの連続的な小さいページをカバーすることができる
に過ぎない。もし、４ＫＢとＩＭＢページをもっ２路セ
ツト連想スキームが使用されるなら、その合同クラスが
、少なくともＩＭＢである連続的なセグメントをカバー
しなくてはならない。しがし、エントリが４ＫＢに対応
するとき、ＩＭＢ連続空間のうちの８ＫＢ　（２エント
リ）のみしかカバーされない。

本発明は、多重サイズ・ページを同時に扱うことができ
るＤＬＡＴ構造を提供する。説明の便宜上、使用する２
つのページ・サイズは、４ＫＢ及びＩＭＢであるとする
。ＩＭＢページは、それが非ページング可能セグメント
と等価であるため考慮され、セグメントは、本発明の好
適な変換処理の一部である。セグメント情報が一旦得ら
れると、処理を継続する（セグメント内のページを決定
する）のではなく、１つのセグメント全体が単一のエン
ティティとして考慮される。セグメントはＩＭＢ境界上
にあるので、このことは、ＩＭＢ仮゛想ベージをＩＭＢ
境界上にあるように強制する。これにより、多重サイズ
・ページ・システムで遭遇するフラグメンテーションの
問題が緩和され、下位ページ・オフセット・ビットを単
に変更することなく渡すという、簡略化されたハードウ
ェアが可能となる。

ＩＢＭ３０９０は、よく知られたマシンであるので、そ
のＤＬＡＴ機能を、本発明の説明に使用することができ
る。ＤＬＡＴは、１２６対のエントリをもつ２路セット
連想機構であり、そのおのおののエントリが４ＫＢペー
ジを表す。ＤＬＡＴが記憶の大きい連続的な部分をカバ
ーするようにするために、あるページ内でワードを決定
するオフセット・ビットの直ぐ上の合同クラス選択アド
レス・ビットを使用してＤＬＡＴエントリの対が選択さ
れる。すなわち、隣接ページは、異なるＤＬＡＴ対によ
ってカバーされる。しかし、１２８個のエントリの対は
、仮定されている２ＧＢ空間のわずかな部分（例えば１
０２４ＫＢ）をカバーするに過ぎない。

一般性を失うことなく、本発明の構成は、４ＫＢとＩＭ
Ｂの両方のエントリが許容されるという例外はあるけれ
ども、そのようなりＬＡＴの実際構成に焦点をあてるこ
とによって説明される。３０９０の１２８対のＤＬＡＴ
の代わりに、本発明は、１つは４ＫＢページのだめのも
のであり、もう１つはＩＭＢページのためのものである
ような２つの６４対ＤＬＡＴ構造を使用することになる
。

大きいページの本来的な利点は、単一のＩＭＢページが
単一のエントリをもつ記憶の連続的な部分をカバーし、
以てＤＬＡＴヒツトの確立を高め、セグメント及びペー
ジ・テーブルを通じてのコストのかかる検索を回避する
ことにある。

Ｃ０発明が解決しようとする課題この発明の主な目的は、極めて大型の高速の主記憶をも
つ高性能データ処理システムにおいて、従来技術よりも
はるかに高能率の性能を発揮する動的アドレス変換機構
を提供することにある。

この発明の別の目的は、上記タイプの変換機構において
、変換機構に与えられた仮想アドレスによって同時にア
クセスされる一対のディレクトリ・ルックアサイド・テ
ーブルを提供することにある。

０１課題を解決するための手段上記目的は、４ＫＢページのためのＤＬＡＴ機構と、Ｉ
ＭＢページのための第２のＤＬＡＴ機構を与えることに
よって、この発明の好適な実施例において達成される。

各ＤＬＡＴは２路セツト連想アレイであり、そのめいめ
いが６４対のエントリをもつ。その２つの機構では区画
は異なるけれども、仮想アドレスは３つのフィールドに
区分けされる。ページ内のバイトを記述するその下位ビ
ットは、変位ビット（４ＫＢページの場合Ａｌ４−Ａ３
１で、ＩＭＢページの場合Ａ１２−Ａ５１）である。そ
の変位ビットの隣の６ビツトは、合同クラス・ビットで
ある。これらのビット（４ＫＢページの場合Ａ１４−Ａ
１９で、ＩＭＢページの場合Ａ６−Ａｌｌ）が、どのエ
ントリの対が各ＤＬＡＴ機構中で参照されるかを決定す
る。残りの（高位）ビットは、「タグ」フィールドであ
る。

各ＤＬＡ’ＩＩ構において、第１のエントリの対は、「
Ｏ」という合同クラス通訳フィールドをもつ任意のペー
ジに割当てられる。第２のエントリの対は、合同クラス
選択フィールド「ｌ」、「２」などをもつ任意のページ
に割当てられ、このことは、「６３」合同クラス中のペ
ージを割当てられた最終のエントリの対まで至る。各Ｄ
ＬＡＴ機構中のエントリの対をアドレスするために変換
される各アドレスの合同クラス選択ビットを使用するこ
とによって、そのアドレスの変換情報がこれらのＤＬＡ
Ｔ中に存在しているかどうかを決定することが可能とな
る。ＤＬＡＴ中の各エントリは、多応する仮想ページの
タグ・フィールドのビットからなる第１の部分と、実記
憶中のこのページの実ページ・フレーム・アドレスを含
む第２の部分と、タグ及び関連実フレーム番号が実際に
有効かどうか、すなわち、そのようなページが実際に主
記憶中にあるかどうかを示す有効ビットを含む第３の部
分からなる。尚、キーなどの関連のないＤＬＡＴフィー
ルドは、この説明では省いである。

システム・プロセッサによって仮想ページ・アドレスが
ＤＬＡＴに与えられたとき、個々の合同クラス選択ビッ
ト（Ａ１４．−１９または八〇−１１）が個々のＤＬＡ
Ｔからエントリの対を読み取り、論理手段が各エントリ
のタグ・フィールドを、ＤＬＡＴに与えられた仮想アド
レスの対応ビットと比較する。そしてもし一致し、すな
わちディレクトリ・ヒツトし、有効ビットがオンである
なら、そのヒツトをもたらしたエントリの実ページ・ア
ドレスが、主記憶にアクセスするためのシステムの実ア
ドレス・バス上に配置される。それと同時に、主記憶中
の選択されたビットまたはバイトをアドレスするために
、変位ビットが実ページ・アドレスに連結される。

両方のＤＬＡＴは、仮想アドレスによって同時にアクセ
スされ、それらのエントリの対は、読み出されて同時に
選択された仮想アドレス・ビットと選択されるので、１
つではなく２つのＤＬＡＴをもっことによるＤＬＡＴ構
造中の性能の損失はない。ＤＬＡＴヒツトがない場合、
慣用的なセグメント／ページ・テーブル変換シーケンス
が開始される。

４ＫＢページ及びＩＭＢページは、排他的に１つのみの
ＤＬＡＴにより使用される。各ページは、ＤＬＡＴの１
つのみにエントリを有する。アドレス（実または仮想）
は、４ＫＢページまたはＩＭＢページのどちらかにある
。ハードウェアは、４ＫＢ及びＩＭＢのページ・テーブ
ル・エントリを、それぞれ４ＫＢ及びＩＭＢのページ用
のＤＬＡＴにのみ配置させる。それゆえ、２つのＤＬＡ
Ｔのうちの１つのＤＬＡＴのヒツトが別のＤＬＡＴ中の
不一致を保証する。

任意の多重サイズ・ページ・メモリ管理システムでそう
であるように、オペレーティング・システムは、ある種
の制約を課す際にある役割を果たす。このとき、オペレ
ーティング・システムは、ＩＭＢ境界上にＩＭＢページ
（実及び仮想）を保持すると仮定する。現在、４ＫＢペ
ージ（実及び仮想）は、４ＫＢ境界上に保持されている
。システム３７０オペレーテイング・システムは、１Ｍ
Ｂセグメントをサポートするので、ＩＭＢページ・サイ
ズは好適である。それゆえ、ＩＭＢページ（仮想）は、
ＩＭＢ境界上にあるこれらのオペレーティング・システ
ムに既存のセグメントにほとんど等価である。

そのようなオペレーティング・システムにおける主要な
変更は、実アドレス空間が、メガバイト境界上にあるＩ
ＭＢページをもっことを必要とすることにある。現在、
４ＫＢ境界上にある４ＫＢページ・フレームしか存在し
ない。オペレーティング・システムを、物理メモリを４
ＫＢでなくＩＭＢ区画ページにブロック・アウトするよ
うに変更することによって、いくつかの利点を得ること
ができる。すなわち、ＩＭＢブロックのうちのあるもの
を、ＩＭＢページをバックアップするために使用するこ
とができ、その間、残りのＩＭＢブロックは、２５６個
の４ＫＢページに区分けすることができる。それゆえ、
オペレーティング・システムは、いくつかの４ＫＢペー
ジと、いくかのＩＭＢページを管理することができる。

もしＩＭＢと４ＫＢのページの数が統計的に決定される
なら、現在使用されているアルゴリズムを、４ＫＢ及び
ＩＭＢページを管理するために使用することができる。

将来の管理スキームは、４ＫＢページ・フレームのＩＭ
Ｂブロックと、物理記憶のＩＭＢページとの間のより効
率的な動的変換を可能ならしめるであろう。ＩＭＢペー
ジを形成するように連続的な４ＫＢ自由ページを集める
ことを支援するために、下位部分（４ＫＢページ）から
記憶の上位部分（ＩＭＢページ）を区分けするために分
割線（これは変更可能）を使用することができる。

ＩＭＢ境界上にＩＭＢページを維持することは、フラグ
メンテーションの問題を低減する。この制約はまた、ハ
ードウェアを著しく簡単にする。すなわち、（ページ内
で選択された）下位ビットは、変更されることなく単に
変換ユニットを通過・させることができる。さらに、そ
のことは、ＤＬＡＴ中とページ／セグメント・テーブル
中の各エントリに必要なビットの数を減少させる。

Ｅ、実施例第１図を参照すると、仮想アドレス空間と実アドレス空
間がＯＭＢからｎＭＢまでのＩＭＢの複数のブロックに
分割されていることが見て取れよう。それぞれＯＭＢと
５０ＭＢのアドレス値で始まる仮想空間ブロック３及び
４は、それぞれ、２５６個の４ＫＢページ３−０から２
−２５５と、４−０　カら４−２５５に分割されている
。一方、ＩＭＢと、６３ＭＢと、６４ＭＢと、６５ＭＢ
の開始仮想アドレスをもつＩＭＢブロック５乃至８が、
仮想アドレス空間中のＩＭＢページを決定する。ブロッ
ク５乃至８は、実アドレス・ブロック９乃至１２にそれ
ぞれマツプされる。ブロック３及び４の４ＫＢページの
あるものは、実アドレス・ブロック１３及び１４のそれ
ぞれの４ＫＢページ・フレーム１３−０乃至１３−２５
５と、１４−０乃至１４−２５５にマツプされている。

本発明の説明の便宜上、上記すべての仮想アドレスが、
ＤＡＳＤ　（図示しない）から（マツプされた）主記憶
２に転送されるものと仮定する。さらに、参照番号１５
−１乃至１５−ｎによって主記憶２の個々のページ・フ
レームに関連付けられている空間１中の仮想ページのあ
るものは、合同クラスにおける最新の参照ページであり
、それゆえに４にページＤＬＡＴ２０　（第２図）及び
ＩＭＢページＤＬＡＴ２１　（第３図）中にエントリと
して見出されると仮定する。ハードウェア（図示しない
）は、必要に応じて、主記憶２中のページ・テーブルか
らＤＬＡＴエントリを自動的に再ロードする。

ＤＬＡＴ２０の合同クラスＯ乃至６３は、ページ・アド
レスＯ１４，に、８に、、、２５２Ｋに割当てられ、Ｄ
ＬＡＴ２１の合同クラス０乃至６３は、ページ・アドレ
スＯ１ＬＭ、２Ｍ、３Ｍ、、。

６３Ｍに割当てられている。ＤＬＡＴ２０及び２１は、
６４個のエントリ対（２２−０から２２−６３までと２
３−〇から２３−６３まで）をもち、めいめいの対が好
適にはそれぞれ、４ＫＢとＩＭＢページの合同クラスを
あられすような、２路セツト連想アレイである。８対の
２つのエントリはそれぞれＡ及びＢとラベルされている
。

ＤＬＡＴ対２２−０　（第２図）は、エントリ已におい
て、　（１）５０ＭＢというアドレス値である、第１図
の仮想ページ４−０のタグ・ビットの値ＡＯ−Ａ１３と
、（２）情報（すなわち、仮想ページの内容）を含んで
なる主記す、を２中のページの実ページ・アドレス値３
ＭＢ＋４ＫＢと、　（３）有効ビット＝１を含む。

同様に、ＤＬＡＴエントリ対２２−１及び２２−６３は
、第１図の仮想ページ４−１．３−６５．３−２５５と
３−６３と、その内容が記憶された主記憶２のページ・
フレームの有効エントリ（タグ・ビット及び実ページ・
アドレス）を含む。

ＤＬＡＴ２１のエントリ対２３−０においては、エント
リＢは無効になされ（有効ビット＝０）、エントリＡは
、第１図の仮想ページ７と、その内容が記憶された主記
憶２のページ１１の有効エントリ（タグ・フィールド値
＝６４ＭＢ及び実ページアドレス＝４ＭＢ）を含む。同
様に、エントリ対２３−ＬＡ、Ｂ及びエントリ２３−６
３Ａは、仮想ページ５．８及び６のそれぞれと、その内
容が記憶される主記憶ページ９．１２及び１０の有効エ
ントリを含む。

（プログラム実行の間に）仮想アドレスがプロセッサに
よってＤＬＡＴ２０及び２１に与えられる時、仮想アド
レス・ビットＡ１４−Ａ１９　（第５図）がＤＬＡＴ２
０から一対のエントリを選択し、Ａｌｌに対する仮想ア
ドレス・ビ・ントＡ６がＤＬＡＴ２１から一対のエント
リを選択する。

しかし、オペレーティング・システムは、仮想ブロック
（４ＫまたはＩＭＢ）をマツプするとき、ブロック・サ
イズ（４ＫまたはＩＭＢ）をそのブロック（ページ）中
のすべての仮想アドレスに割り振ることによって、ＤＬ
ＡＴ２０及び２１のうちの１つのみに仮想メモリ・エン
トリを許容する。

こうして、アクセフされた仮想アドレスに対して新しい
エントリが作成されるとき、ハードウェア（図示しない
）はそのページ・サイズに留意し、仮想ページを適当な
りＬＡＴ２０及び２１に割り振り、適当なタグ・ビット
を、ＤＬＡＴ２０中のＡＯ−Ａ１３または、ＤＬＡＴ２
１中のＡＯ−Ａ５に格納する。

従って、与えられた仮想アドレスが上述のエントリ対の
選択を引き起こすとき、おそらく、１つのＤＬＡＴから
の１つの対のみしか、ＤＬＡＴ「ヒツト」に対応する適
当なタグを含むことができない。

次に第４図を参照すると、ＤＬＡＴ２０及び２Ｆ人１と、プロセッサ・ア苓ル箒・パス・ラインＢＯ−８３
１上で受は取られる仮想アドレス・ビットＡＯ−Ａ３１
が示されている。

合同選択ビットＡ１４−Ａ１９とＡ６−Ａｌ　ｌが、バ
ス・ラインＢ１４．−Ｂ１０及びＢ６−Ｂｌｌを介して
ＤＬＡＴ２０及び２１に印加される。

ＤＬＡＴ２０は、エントリＡ及びＢの出力２５、２６．
２７と２８．２９．３０をもつ。Ｉ）ＬＡＴ２１は、エ
ントリＡ及びＢの出力３１．３２．３３と３４．３５．
３６をもつ。合同クラス・ビットＡ１４−１９によって
選択されたＡ及びＢのＤＬＡＴエントリの１つの対にお
ける仮想アドレス・タグ・ビットＡＯ−Ａ１３が出力２
５及び２８に印加される。そのエントリ対中の有効ビッ
トは出力２６及び２９に印加され、実アドレス・ビット
は、出力２７及び３０に印加される。

同様に、合同クラス・ビットＡ６−Ａｌｌによって選択
された、１つのＤＬＡＴエントリ対中のタグ、有効及び
実アドレス・ビットは、ＤＬＡＴ２１の出力３１．３４
と、３２．３５と、３３．３６に印加される。

出力２５及び２８は、比較回路４０及び４１それぞれに
対する人力を形成する。バス・ラインＢ０−８１３は、
比較回路４０．４１に対する第２の出力を形成する。比
較回路４０．４１の出力４２．４３は、論理ＡＮＤ回路
４４．４５に対する人力を形成し、エントリＡ及びＢ有
効出力２６．２７が、ＡＮＤ回路４４．４５に対する第
２の入力を形成する。

ＡＮＤ回路４４．４５の出力４６．４７は、論理ＯＲ回
路４８に印加され、出力４６は、マルチプレクサ５０に
対する選択入力を形成する。実アドレス出力２７及び３
０は、マルチプレクサ５０に対する入力を形成する。マ
ルチプレクサ５０の出力は、接合点５２でオフセット・
ビット・バス・ラインＢ２０−Ｂ３１に結合され、マル
チプレクサ５３の１つの入力に印加される。

それと同一の論理手段と接続がＤＬＡＴ２１にも設けら
れ、それは、エントリＡ及びＢ比較回路５５．５６、Ａ
ＮＤゲート５７．５８、ＯＲ回路４９及びマルチプレク
サ６０を含む。マルチプレクサ６０の出力は、接合点６
１でページ・オフセット・ビット・バス・ラインＢ１２
−Ｂ５１に結合され、それらはともに、マルチプレクサ
５３に対する第２の入力に印加される。

ＯＲ回路４８及び５９の出力６２及び６３は、接合点５
２または６１で、ライン上の信号を、マルチプレクサ５
３を通じて主記憶アドレス・バス６４の実アドレス・ラ
インＡＯ−Ａ３　Ｌに対してゲートする。

しかし、このことは、ＤＬＡＴアクセスの間に行なわれ
、回路４０．４１または５５．５６のうちの１つで比較
が一致し、（その比較回路に対応する）有効ビットが「
１」に等しいなら、ＯＲ回路４８が４ＫＢページ・ヒツ
ト・ライン６３上に論理「１」信号を発生するか、また
は、ＯＲ回路４８が４ＫＢページ・ヒツト・ライン６３
上に論理「１」信号を発生する。

次に、第４図のＤ　Ｌ　Ａ　Ｔ機構の動作を説明する。

プロセッサ（図示しない）が主記憶２に対する読み書き
のためのコマンドを発行するとき、仮想アドレス・ビッ
トＡＯ−Ａ３１がバス・ラインＢ〇−Ｂ３１上に配置さ
れる。合同クラス・ビットＡ１４−Ａ１９及びＡ６−Ａ
ｌ　ｌがＤＬＡＴ２０及び２１中の対応するエントリの
対を選択する。比較回路４０及び４１は、ＤＬＡＴ２０
の選択されたエントリＡ及びＢのタグ・ビットＡＯ−Ａ
Ｉ３を、バス・ラインＢＯ−Ｂｌ　３上のビットＡＯ−
Ａ１３と比較し、回路５５及び５６は、ＤＬＡＴ２１の
選択されたエントリＡ及びＢのタグ・ビットＡＯ−Ａ５
を、バス・ラインＢＯ−８５上の仮想アドレス・ビット
ＡＯ−Ａ５と比較する。

もし回路４０．４１．５５．５６の内の１つが比較一致
を示し、対応する有効ビットが「１」に等しいなら、対
応するＡＮＤゲート４４．４５．５７または５８が論理
「１」出力を発生し、それが、ＯＲ回路４８または５９
によってページ・ヒツト・ライン６２または６３に印加
される。マルチプレクサ５０及び６０は、ＡＮＤゲート
４４及びＡＮＤゲート５７の出力状態が論理ｒ１．また
は「０」のどちらであるかに応じて、その入力に印加さ
れる２つの実ページ・フレーム・アドレスのうちの１つ
をゲートする。

ライン６２または６３上の出力は、プロセッサ（図示し
ない）に、（１）ディレクトリ（ＤＬＡＴ）ｒヒツト」
が４ＫＢまたはＩＭＢページ中で生じ、実アドレスがバ
ス６４上にあるか、または、（２）ディレクトリ「ヒツ
ト」がなく、実アドレスを、主記憶中のセグメント及び
ページ・テーブルを検索することによって取得しなくて
はならない（第５図参照）のどちらかを通知する。その
ようなページ・テーブル検索動作はよく知られており、
１９８４年に再版された　Ｈ−Ｍ、　Ｄｅｉｔｅｌ著の
ａｎ　Ｉｎｔｒｏｄｕｃｔｉｏｎ　ｔｏ　Ｏｐｅｒａｔ
ｉｎｇ　ＳｙｓＬａｍｓの２０５ページ、及び１９８７
年９月にインターナショナル・ビジネス・マシーンズ・
コーポレーションによって発行されたＩＢＭ　Ｓｙｓｔ
ｅｍ／３７０Ｐｒｉｎｃｉｐｌｅｓ　ｏｆ　０ｐｅｒａ
ｔｉｏｎ　（ＧＡ２２−７０００−１０）　　の３乃至
２０ページに詳細に述べられている。

ページ・フォールトが生じた場合、すなわち、ページ・
テーブルが主記憶２にないので所望のページがそのセグ
メント中にエントリをもたない場合、プロセッサが、Ｉ
１０動作を通してＤＡＳＤなどの補助装置からページに
アクセスしなくてはならない。簡単に述べると、ＤＬＡ
Ｔユニット７０（第５図）は、ＤＬＡＴアレイと、図示
されているタイプの関連ハードウェア論理からなり、こ
こでは、第４図を参照して説明される。ユニ・シト７０
は、情報の所望の単位としての仮想アドレスのソース７
１に結合される。仮想アドレスは、セグメント番号（ビ
ットＡＯ−Ａｌｌ）と、ページ番号（ビットＡ１２−Ａ
１９）と、変位（またはオフセ・シト）アドレス値（ビ
ットＡ２０−Ａ３１）を含む。このことは、セグメント
が仮想アドレス空間中のＩＭＢ境界上にあり、ページが
４ＫＢ境界上にあると想定している。

アドレス・ビットＡＯ−Ａ３１は、第４図に関連して説
明したようにしてＤＬＡＴユ°ニット７０に印加される
。そして、もしＤＬＡＴヒツトが生じるなら、バス６４
を介して実アドレスの宛先７２に実アドレス・ビットＲ
ＡＯ−ＲＡ３１が印加される。もしＤＬＡＴヒツトが生
じないなら、所望のページを突き止めるために、第５図
に示すセグメント／ページ・テーブル機構がアクティブ
になされる。そのセグメント番号は、主記憶２中のセグ
メント−テーブル７６中のエントリ７５にアクセスする
ために、参照番号７３のところでレジスタ７４中のセグ
メント・テーブルのもとの偵に加えられる。

更なる動作は、仮想アドレスがＩＭＢと４ＫＢページの
どちらにあるかに依存する。ＩＭＢページの場合、エン
トリ７５は実（物理的）ページ・アドレス・ビットＲＡ
Ｏ−ＲＡＩ　１で満たされ、これは、それ以上のテーブ
ル検索を行うことなく宛先７２に指向され、ページ番号
ビットＲＡ１２−ＲＡ１９と変位ビット２０−３１が伴
って、エントリ７５からアクセスされるＩＭＢページ中
の所望のデータに対するオフセットを形成する。

４ＫＢページの場合、エントリ７５は、エントリ７５に
よって決定されるセグメントのページ・テーブル７９の
開始アドレスで満たされる。エントリ７５中のアドレス
値は、主記憶２のページ・テーブル７９のエントリ７８
にアクセスするために、参照番号７７のところでページ
番号と結合される。エントリ７８は、所望のページの実
アドレスのページ・フレーム・ビットＲＡＯ−ＲＡ１９
を含む。ページ・オフセット・ビットＲＡ２０−ＲＡ３
１は、参照番号７２のところでビットＲＡＯ−ＲＡ１９
と結合される。

これは、所望のページが、主犯＋２２で現在見出される
有効ページである、ということを仮定している。もしこ
のテーブル検索によって主記憶中でページが見出されな
かったなら、ページ・フォールトが生じる。そして、Ｉ
１０動作によって補助記憶装置からページにアクセスし
なくてはならない。

Ｆ３発明の詳細な説明したように、この発明によれば、キャッシュ的な
双対ＤＬＡＴを設けたことによって、従来技術よりもは
るかに高能率の性能を発揮する動的アドレス変換機構が
提供される。

【図面の簡単な説明】

第１図は、４ＫＢ及びＩＭＢ仮想ページを４ＫＢ及びＩ
ＭＢ実アドレス空間にマツピングする様子を示す図、第２図は、４Ｋ　　ＤＬＡＴアレイと、第１図のマツピ
ングによって生じる代表的なエントリを示す図、第３図は、ＩＭＢ　　ＤＬＡＴアレイと、第１図のマツ
ピングによって生じる代表的なエントリを示す図、第４図は、主記憶に提供するために、与えられた仮想ア
ドレスを実アドレスに変換するために使用されるＤＬＡ
Ｔアレイとハードウェア論理の概要図、第５図は、セグメント・テーブルとページ・テーブルを
使用する動的アドレス変換機構の好適な形式を示す図で
ある。出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション

Claims

【特許請求の範囲】

（１）仮想アドレスを実アドレスに変換し、記憶装置か
らのデータのブロックにアクセスするための記憶アドレ
ス制御装置であって、該ブロックは複数のブロック・サ
イズのうちの１つのサイズをもつ記憶アドレス制御装置
において、（ａ）上記複数のブロック・サイズ毎に設けられ、記憶
アドレスの異なる部分に応答する複数の動的アドレス変
換手段と、（ｂ）上記複数の動的アドレス変換手段毎に関連付けら
れた複数のテーブル中のエントリの連想的検索に基づき
上記複数の動的アドレス変換手段のうちの１つからのア
ドレス情報を選択するための制御手段とを具備する、記憶アドレス制御装置。
（２）中央処理ユニットによって供給された仮想アドレ
スを実アドレスに変換し、記憶装置からのデータのブロ
ックにアクセスするための記憶アドレス制御装置であっ
て、該ブロックは複数のブロック・サイズのうちの１つ
のサイズをもつ記憶アドレス制御装置において、（ａ）上記複数のブロック・サイズ毎に設けられ、その
各々が、複数の合同クラスをもつセット連想的ＤＬＡＴ
を有してなる複数の動的アドレス変換手段を具備し、（ｂ）上記各々の動的アドレス変換手段は、供給された
仮想アドレスのそれぞれの固有の合同クラス選択フィー
ルドに同時に応答して、該供給された仮想アドレスに対
応する実ブロック・アドレスが、その固有の合同クラス
選択フィールドによってアドレスされたＤＬＡＴの合同
クラス・エントリに記憶されているかどうかを決定する
ものである、記憶アドレス制御装置。
（３）中央処理ユニットによって供給された仮想アドレ
スを実アドレスに変換し、記憶装置からのデータのブロ
ックにアクセスするための記憶アドレス制御装置であっ
て、該ブロックは複数のブロック・サイズのうちの１つ
のサイズをもつ記憶アドレス制御装置において、（ａ）上記複数のブロック・サイズ毎に設けられ、その
各々が、複数の合同クラスをもつセット連想的ＤＬＡＴ
を有してなる複数の動的アドレス変換手段を具備し、（ｂ）上記各々の合同クラス位置中の少なくとも１つは
、予定の仮想ページの高位タグ・ビットと、予定の仮想
ページの実アドレスと、ページ有効ビットを記憶するよ
うになっており、（ｃ）上記各々の動的アドレス変換手段は、供給された
仮想アドレスのそれぞれの固有の合同クラス選択フィー
ルドに同時に応答して、該供給された仮想アドレスに対
応する実ブロック・アドレスが、その固有の合同クラス
選択フィールドによってアドレスされたＤＬＡＴの合同
クラス・エントリに記憶されているかどうかを決定する
ものである、記憶アドレス制御装置。
（４）中央処理ユニットによって供給された仮想アドレ
スを実アドレスに変換し、記憶装置からのデータのブロ
ックにアクセスするための方法であって、該ブロックは
複数のブロック・サイズのうちの１つのサイズをもち、
各ブロック・サイズは仮想空間内の対応する仮想ページ
・サイズに等しいようなアドレス変換方法において、（ａ）複数のセット連想的ＤＬＡＴアレイの合同クラス
・エントリ中に、各ブロックに１つずつのアレイと、高
位アドレス・タグ・ビットと、実ブロックにマップされ
る最近参照された仮想ページの実ブロック・アドレス・
ビットを格納する段階と、（ｂ）供給された仮想アドレ
ス中の合同クラス選択フィールドに対応する各ＤＬＡＴ
アレイ中の合同クラス・エントリに同時にアクセスする
段階と、（ｃ）各ＤＬＡＴアレイのアクセスされたエン
トリ中のタグ・ビットを、供給された仮想アドレス中の
対応する高位タグ・ビットと同時に比較する段階と、（ｄ）比較の結果一致するエントリの実ブロック・アド
レス・ビットを選択する段階を有する、仮想アドレス変
換方法。