JPH11345168A - デ―タ処理システム内のキャッシュ・メモリにアクセスするための方法およびシステム - Google Patents

デ―タ処理システム内のキャッシュ・メモリにアクセスするための方法およびシステム

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JPH11345168A
JPH11345168A JP11096477A JP9647799A JPH11345168A JP H11345168 A JPH11345168 A JP H11345168A JP 11096477 A JP11096477 A JP 11096477A JP 9647799 A JP9647799 A JP 9647799A JP H11345168 A JPH11345168 A JP H11345168A
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Abstract

(57)【要約】 【課題】 データ処理システム内のキャッシュ・メモリ
にアクセスするための方法を提供すること。 【解決手段】 キャッシュ・メモリは、メモリ・アレイ
とディレクトリとともに変換索引バッファを含む。キャ
ッシュ・メモリは、バイト・フィールドと行フィールド
と実効ページ番号フィールドとを含む、実効アドレスに
よってアクセスすることができる。キャッシュ・アクセ
ス・プロセスを容易にするため、変換索引バッファと同
じ行数を有する変換アレイが設けられている。変換アレ
イの各行は、システム・メモリのページあたりの行数と
キャッシュのセット・アソシエイティビティとの積と同
数のアレイ項目を有する。変換アレイは、ディレクトリ
または変換索引バッファの内容が更新されたあとで更新
される。変換アレイは、キャッシュ・メモリが変換した
アドレスに関連するデータを格納しているかどうかを判
定するために、実効アドレスの行フィールドの内容によ
ってアクセスすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にデータ処理
の方法およびシステムに関し、特にデータ処理システム
内のメモリ・アクセスの速度を向上するための方法およ
びシステムに関する。より具体的には、本発明は、デー
タ処理システム内のキャッシュ・メモリにアクセスする
ための方法およびシステムに関する。
【０００２】
【従来の技術】メモリ・アクセスのためにデータ処理シ
ステム内のメイン・メモリを構成するための一般的な方
法は、ページと呼ばれる連続位置からなるブロックにメ
イン・メモリを分割することによるものであり、各ペー
ジは同じ行数を有し、各行は同じバイト数を有する。し
たがって、メイン・メモリにアクセスするために使用す
るアドレスは、通常、ページ番号と、行番号と、バイト
位置とを含む。このようなアドレスは、一般に実アドレ
ス（ＲＡ：Real Address）または物理アドレスという。
しかし、仮想アドレス指定方式を使用する場合、アクセ
ス・アドレスは実効アドレス（ＥＡ：Effective Addres
s）または仮想アドレスという。仮想アドレス指定方式
では命令またはデータは再配置可能であるということを
考慮すると、実効アドレスまたは仮想アドレスは、メイ
ン・メモリ内の実際の位置を指定する対応する実アドレ
スまたは物理アドレスにマッピングしなければならな
い。にもかかわらず、メイン・メモリは概念上、前述の
ようにページ単位に分割されるので、一般にメイン・メ
モリの１ページ内のバイトを識別する実効アドレスの下
位ビットは、通常、いかなる変換も必要としないが、実
効アドレスの上位ビットは、メイン・メモリ内の実際の
ページ位置を指定する対応する実ページ・アドレスに変
換する必要がある。
【０００３】メイン・メモリ内に格納されたデータへの
アクセス速度を上げるために、最新のデータ処理システ
ムでは一般に、キャッシュ・メモリとして知られる高速
メモリで最新使用データを管理する。このキャッシュ・
メモリは複数のキャッシュ行を有し、メイン・メモリ内
の連続アドレスに情報を格納するためにキャッシュ行ご
とに複数のバイトを有する。さらに、各キャッシュ行
は、一般にメイン・メモリの対応するページの部分アド
レスを識別する関連タグを有する。各キャッシュ行内の
情報はメイン・メモリの様々なページからのものである
可能性があるので、タグは、メイン・メモリのどのペー
ジにそのキャッシュ行が属するかを識別するための便利
な方法を提供する。
【０００４】典型的なキャッシュ・メモリ実施態様で
は、情報は１つまたは複数のメモリ・アレイに格納され
る。さらに、各キャッシュ行ごとに対応するタグは、デ
ィレクトリまたはタグ・アレイとして知られる構造とし
て格納される。通常、変換索引バッファ（ＴＬＢ：Tran
slation Lookaside Buffer）という追加構造も使用し
て、キャッシュ・メモリ・アクセス中に実効アドレスか
ら実アドレスへの変換を容易にする。
【０００５】実効アドレスによってキャッシュ・メモリ
内のバイトにアクセスするには、実効アドレスの行部分
（中位ビット）を使用して、メモリ・アレイからのキャ
ッシュ行とともにディレクトリからの対応するタグを選
択する。次に、実効アドレスのバイト部分（下位ビッ
ト）を使用して、選択したキャッシュ行から指定のバイ
トを選択する。同時に、実効アドレスのページ部分（上
位ビット）は変換索引バッファを介して変換され、実ペ
ージ番号を決定する。この変換によって得られる実ペー
ジ番号がディレクトリ内に格納された実アドレス・タグ
と一致する場合、選択したキャッシュ行から読み取られ
たデータはプログラムによって実際に探索されたデータ
である。これは一般にキャッシュ「ヒット」と呼ばれ、
要求したデータがキャッシュ・メモリ内で見つかったこ
とを意味する。実アドレス・タグと変換した実ページ番
号とが一致しない場合、キャッシュ「ミス」が発生し、
要求したデータがキャッシュ・メモリ内に格納されてい
なかったことを意味する。したがって、要求したデータ
は、メイン・メモリまたはメモリ階層内の他の場所から
検索しなければならない。
【０００６】直接マッピング・キャッシュでは、実メモ
リ・ページ内のすべてのページからの対応する行のグル
ープのうち、一度にキャッシュ・メモリに格納できるの
は１つだけであるが、より高い「ヒット」率を達成する
ために、代わりにセットアソシエイティブ・キャッシュ
を使用することもある。たとえば、Ｎウェイ・セットア
ソシエイティブ・キャッシュでは、Ｎ通りのページから
の対応する行を格納することができる。すべての項目は
それぞれの関連タグによって区別することができるの
で、同じ行番号を有するＮ行のうちのどれがプログラム
が要求した情報を含むかを解決することはいつでも可能
である。この解決には、変換した実ページ番号と、所与
の行番号に関連するＮ個のタグとの比較が必要である。
各比較によって、Ｎ通りの可能性の中から適切なキャッ
シュ行を選択するためにＮ対１のマルチプレクサへの入
力が生成される。
【０００７】使用するキャッシュ・アーキテクチャにも
かかわらず、アドレス変換用のクリティカル・パスは依
然として変換索引バッファと、ディレクトリと、比較回
路のグループとを含み、これはキャッシュ・メモリ内の
適切なキャッシュ行を選択するためにキャッシュ・アク
セス中に使用しなければならない。このクリティカル・
パスは、キャッシュ・アクセス・プロセス全体に所与の
不要な遅延をもたらす可能性があるので、データ処理シ
ステム内にキャッシュ・アクセス中のアドレス変換のた
めの改良された方法およびシステムを提供することが望
ましいと思われる。
【０００８】
【発明が解決しようとする課題】したがって、上記の説
明を考慮すると、本発明の一目的は、データ処理のため
の改良された方法およびシステムを提供することにあ
る。
【０００９】本発明の他の目的は、データ処理システム
内のメモリ・アクセスの速度を向上するための改良され
た方法およびシステムを提供することにある。
【００１０】本発明の他の目的は、データ処理システム
内のキャッシュ・メモリにアクセスするための改良され
た方法およびシステムを提供することにある。
【００１１】
【課題を解決するための手段】本発明の好ましい実施例
によれば、キャッシュ・メモリは、メモリ・アレイとデ
ィレクトリとともに変換索引バッファを含む。キャッシ
ュ・メモリは、バイト・フィールドと行フィールドと実
効ページ番号フィールドとを含む、実効アドレスによっ
てアクセスすることができる。キャッシュ・アクセス・
プロセスを容易にするため、変換索引バッファと同じ行
数を有する変換アレイが設けられている。変換アレイの
各行は、メモリのページあたりの行数とキャッシュのセ
ット・アソシエイティビティとの積と同数のアレイ項目
を有する。変換アレイは、ディレクトリまたは変換索引
バッファの内容が更新されたあとで更新される。変換ア
レイは、キャッシュ・メモリが変換したアドレスに関連
するデータを格納しているかどうかを判定するために、
実効アドレスの行フィールドの内容によってアクセスす
ることができる。
【００１２】
【発明の実施の形態】本発明は、キャッシュ・メモリを
有する様々なプロセッサで実行することができる。キャ
ッシュ・メモリは、たとえば、１次キャッシュの場合も
あれば、２次または３次キャッシュの場合もある。
【００１３】次に添付図面、特に図１を参照すると、本
発明の好ましい実施例を組み込むことができるプロセッ
サのブロック図が示されている。プロセッサ１０内のバ
ス・インタフェース・ユニット１２は、データ・キャッ
シュ１３および命令キャッシュ１４に結合されている。
データ・キャッシュ１３と命令キャッシュ１４はどちら
も高速セットアソシエイティブ・キャッシュであり、そ
れによりプロセッサ１０はメイン・メモリ（図示せず）
から事前に転送されたデータまたは命令のサブセットへ
の比較的高速のアクセス時間を達成することができる。
命令キャッシュ１４は、各実行サイクル中に命令キャッ
シュ１４から命令を取り出す命令ユニット１１にさらに
結合されている。
【００１４】また、プロセッサ１０は、３つの実行ユニ
ット、すなわち、整数ユニット１５、ロード／ストア・
ユニット１６、浮動小数点ユニット１７も含む。各実行
ユニット１５〜１７は１つまたは複数のクラスの命令を
実行することができ、すべての実行ユニット１５〜１７
は各プロセッサ・サイクル中に同時に動作することがで
きる。実行が終了した後、実行ユニット１５〜１７は、
命令タイプに応じてデータ結果をそれぞれのリネーム・
バッファに格納する。次に、実行ユニット１５〜１７の
いずれかが、命令ユニットが終了したことを完了ユニッ
ト２０に通知する。最後に、それぞれのリネーム・バッ
ファから汎用レジスタ１８または浮動小数点レジスタ１
９に結果データを転送することにより、命令はプログラ
ム順に完了する。
【００１５】次に図２を参照すると、従来技術によるア
クセス方法とともにセットアソシエイティブ・キャッシ
ュ・メモリを示すブロック図が示されている。セットア
ソシエイティブ・キャッシュ・メモリは、データ・キャ
ッシュの場合もあれば、命令キャッシュの場合もある。
図示の通り、セットアソシエイティブ・キャッシュ・メ
モリはメモリ・アレイ２１とともにディレクトリ２２を
含み、そのどちらも２つのウェイ、すなわち、ウェイ０
とウェイ１とに分割されている。メモリ・アレイ２１内
の各キャッシュ行は、ディレクトリ２２内に対応する行
を有する。キャッシュ行のデータまたは命令部分はメモ
リ・アレイ２１で管理され、同じキャッシュ行のタグ部
分はディレクトリ２２で管理される。また、実効アドレ
スを対応する実アドレスに変換するための変換索引バッ
ファ（ＴＬＢ）２３も図２に示されている。具体的に
は、ＴＬＢ２３は、実効アドレスのページ番号部分（ま
たは実効ページ番号）を対応する実ページ番号に変換す
るだけである。
【００１６】メモリ・アレイ２１に格納された情報は、
実効アドレス２０によってアクセスすることができる。
実効アドレス２０は、バイト・フィールドと、行フィー
ルドと、ページ番号フィールドとを含む。実効アドレス
２０の行フィールドはメモリ・アレイ２１内の特定のキ
ャッシュ行を選択するために使用し、実効アドレス２０
のバイト・フィールドは選択したキャッシュ行内の特定
のバイトに索引を付けるために使用する。さらに、実効
アドレス２０のページ番号フィールドはＴＬＢ２３に送
られ、対応する実番号番号に変換される。この実ページ
番号は、キャッシュ「ヒット」であるかまたはキャッシ
ュ「ミス」であるかを判定するために、ディレクトリ２
２からの選択したキャッシュ行のタグと比較するために
使用する。ちなみに、ディレクトリ２２内の２つのウェ
イのうちの１つからのタグと実ページ番号との一致は、
キャッシュ「ヒット」を意味する。
【００１７】図２に示すように、実効ページ番号を実ペ
ージ番号に変換するためのクリティカル・パスは、ＴＬ
Ｂ２３と、ディレクトリ２２と、比較回路２４とを含
む。ほとんどの場合、このような従来技術の構成のネッ
クは、特にページ番号変換パス上にある。このようなネ
ックによって、キャッシュ・アクセス・プロセス全体に
１サイクルまたは２サイクルが追加される可能性があ
る。
【００１８】次に図３を参照すると、本発明の好ましい
実施例によるアクセス方法とともにセットアソシエイテ
ィブ・キャッシュ・メモリを示すブロック図が示されて
いる。図２からのセットアソシエイティブ・キャッシュ
・メモリと同様に、図３のセットアソシエイティブ・キ
ャッシュ・メモリはメモリ・アレイ３１とディレクトリ
３２とを含み、そのいずれも２つのウェイ、すなわち、
ウェイ０とウェイ１とに分割され、そのいずれも複数の
キャッシュ行を有する。キャッシュ行のデータまたは命
令部分はメモリ・アレイ３１で管理され、同じキャッシ
ュ行のタグ部分はディレクトリ３２で管理される。セッ
トアソシエイティブ・キャッシュ・メモリは、データ・
キャッシュの場合もあれば、命令キャッシュの場合もあ
り、あるいはデータと命令の両方を格納する統一キャッ
シュの場合もある。
【００１９】メモリ・アレイ３１に格納された情報は、
実効アドレス３０によってアクセスすることができる。
実効アドレス３０は、メイン・メモリ内の仮想ページを
示すためのページ番号フィールドと、仮想ページ内の特
定のキャッシュ行を選択するための行フィールドと、選
択したキャッシュ行内の特定のバイトに索引を付けるた
めのバイト・フィールドとを含む。たとえば、３２行の
キャッシュ行を有する４Ｋバイト・ページの場合、その
バイト・フィールドは７ビット幅になり、行フィールド
は５ビット幅になるだろう。
【００２０】本発明の好ましい実施例によれば、ディレ
クトリ３２およびＴＬＢ３３から抽出した情報を格納す
るために変換アレイ３４を使用する。変換アレイ３４は
ＴＬＢ３３と同数の行項目を有する。たとえば、ＴＬＢ
３３が２５６個の行項目を有する場合、変換アレイ３４
も２５６個の行項目を有することになる。さらに、変換
アレイ３４はディレクトリ３２と同数のウェイを有す
る。図示の通り、変換アレイ３４は２つのウェイを有
し、ディレクトリ３２と同じである。変換アレイ３４の
各ウェイ内の各行は、ページあたりのキャッシュ行の数
に対応する複数のアレイ項目（それぞれ１ビットずつ）
を有する。たとえば、１ページが３２行のキャッシュ行
を有する場合、変換アレイ３４は各ウェイの各行内に３
２個のアレイ項目を有することになる。好ましいこと
に、変換アレイ３４は連想記憶装置である。
【００２１】ディレクトリ３２内のキャッシュ行用の各
実アドレス・タグは、好ましいことに変換アレイ３４内
の対応するアレイ項目内の論理「１」によって表され
る。本発明の中心的な態様の１つは、ＴＬＢ３３内では
所与の実効アドレスが１つの実アドレスのみにマッピン
グされるという認識である。このため、前述のように変
換アレイ３４内のアレイ項目の配置では、変換アレイ３
４内の各アレイ項目（１ビット）は実効ページ番号と行
番号とウェイ番号とによって明確に突き止められる。論
理「１」を有する各アレイ項目は、所与の実ページの対
応するキャッシュ行が現在、ディレクトリ３２内に存在
することを示している。したがって、キャッシュ・アク
セスは、ＴＬＢ３３をバイパスしながら、変換アレイ３
４を使用することによって行うことができる。
【００２２】変換アレイ３４は、列または行のいずれか
によってアクセスすることができる。変換アレイ３４の
各ウェイは、１ページ上のキャッシュ行の数と同数の列
を有するので、列によって変換アレイ３４にアクセスす
るために実効アドレス３０の行番号を使用する。そうで
はない場合、変換アレイ３４は、実効アドレス３０の実
効ページ番号を使用して対応する行番号を突き止めるこ
とによってアクセスすることができる。
【００２３】変換アレイ３４内のアレイ項目は、ディレ
クトリ３２またはＴＬＢ３３のいずれかで内容変更を行
ったときに更新する必要がある。ＴＬＢ３３内の行項目
が新しい有効項目で置き換えられた場合、ＴＬＢ３３の
実ページ番号部分はディレクトリ３２内のすべての実ア
ドレス・タグと比較しなければならない。ディレクトリ
３２内の実アドレス・タグのうち、ＴＬＢ３３内の新し
い実ページ番号と一致するすべての実アドレス・タグの
位置は、ディレクトリ３２内の実アドレス・タグの対応
する物理位置に基づいて行番号に分解される。一致する
すべての行番号の集合は、ディレクトリ３２内のウェイ
あたり１つずつのビット・ベクトルとして記録される。
各ウェイのベクトルは、新しい項目を受け取るＴＬＢ３
３の行に対応する変換アレイ３４の行に格納される。し
かし、ＴＬＢ３３内の行項目が無効になると、変換アレ
イ３４内のアレイ項目に関するアクションは一切不要で
ある。これは、正常変換の前提条件になるように有効な
行項目をＴＬＢ３３で見つける必要がある基本的な変換
メカニズム内ではＴＬＢ３３内の行項目に有効というマ
ークを付ける項目が必要になると思われるからである。
行項目が無効になると、変換障害が通知され、ヒットま
たはミス表示は通常、無視される。
【００２４】また、変換アレイ３４内の各アレイ項目
は、ディレクトリ３２内の実アドレス・タグの変更を行
ったときにも更新しなければならない。たとえば、キャ
ッシュ行が無効になると、その行の実アドレス・タグを
ＴＬＢ３３内のすべての実ページ番号と比較しなければ
ならない。変換アレイ３４内のアレイ項目は、一致項目
の行内に位置し、無効になったキャッシュ行の実アドレ
ス・タグの行番号／ウェイに対応する列内に位置する
が、論理「０」に設定しなければならない。また、キャ
ッシュ行を他のキャッシュ行で置き換える場合も、同様
の手順に従う。変換アレイ３４内のアレイ項目を論理
「０」に設定するために、前述のように、置換え中のキ
ャッシュ行の実アドレス・タグを比較する。次に、新し
い行の実アドレス・タグをＴＬＢ３３内のすべての実ペ
ージ番号と比較する。変換アレイ３４内のアレイ項目
は、一致項目の行内に位置し、置き換えられたキャッシ
ュ行の実アドレス・タグのキャッシュ行番号／ウェイに
対応する列内に位置するが、論理「１」に設定しなけれ
ばならない。
【００２５】本発明の結果として、変換のために実効ア
ドレス３０の実効ページ番号をＴＬＢ３３に送るのでは
なく、実効ページ番号が変換アレイ３４に直接送られる
ので、仮想ページ番号から実ページ番号への変換のため
に依然としてＴＬＢ３３が必要であってもＴＬＢ３３は
完全にバイパスすることができる。変換アレイ３４内の
アレイ項目のうちの１つから「１」が得られるというこ
とは、キャッシュ「ヒット」を意味する。また、変換ア
レイ３４内の「１」の位置によって、マルチプレクサ３
５を介してメモリ・アレイ３１の適切なウェイが選択さ
れる。この手法は、ＴＬＢ３３などの変換ハードウェア
を通るパスによって全体的なキャッシュ・アクセス遅延
が制限されるときに有利である。
【００２６】これまでに説明したように、本発明は、デ
ータ処理システム内のキャッシュ・メモリにアクセスす
るための改良された方法およびシステムを提供する。本
発明では、クリティカル・パス・アドレス変換時にディ
レクトリ・アクセスとタグ比較の両方を含むキャッシュ
・アクセスの速度を上げることができるように、実効ペ
ージ番号を実ページ番号に変換するステップと、その後
のＴＬＢからの実ページ番号とディレクトリから読み取
られた実アドレス・タグとの比較が不要になる。本発明
は、比較的小さいページ・サイズ（たとえば、４Ｋバイ
ト）を有するメイン・メモリと、比較的低いセット・ア
ソシエイティビティ（たとえば、２〜４ウェイ）を備え
たキャッシュ・メモリとを有するデータ処理システムに
特に適用可能である。実ページ番号とタグ比較を解消す
ることにより、本発明では、キャッシュ「ヒット」また
は「ミス」表示をプロセッサに迅速に送り返すことがで
きる。
【００２７】本発明の好ましい実施例を示すためにセッ
トアソシエイト・キャッシュを使用しているが、当業者
であれば、ここに開示した原理は直接マッピング・キャ
ッシュにも適用可能であることが分かるだろう。
【００２８】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２９】（１）実効アドレスを使用するデータ処理
システム内のキャッシュ・メモリにアクセスするための
方法において、前記実効アドレスがバイト・フィールド
と行フィールドと実効ページ番号フィールドとを含み、
前記キャッシュ・メモリがメモリ・アレイとともにディ
レクトリと変換索引バッファとを含み、前記方法が、前
記変換索引バッファ内と同数の行と、システム・メモリ
のページあたりのキャッシュ行と前記キャッシュ・メモ
リのアソシエイティビティとの積と同数の各行内のアレ
イ項目とを含む変換アレイを設けるステップと、実効ア
ドレスによるキャッシュ・アクセスに応答して、前記キ
ャッシュ・メモリが前記変換アレイを使用して前記実効
アドレスに関連するデータを格納しているかどうかを判
定するステップとを含む方法。 （２）前記判定ステップが、前記実効アドレスの行フィ
ールドを使用して前記変換アレイにアクセスするステッ
プをさらに含む、上記（１）に記載の方法。 （３）前記判定ステップが、一致の表示を有する前記ア
レイ項目のうちの１つを検出するステップをさらに含
む、上記（２）に記載の方法。 （４）前記方法が、前記ディレクトリまたは前記変換索
引バッファ内の内容が更新されたあとで前記変換アレイ
を更新するステップをさらに含む、上記（１）に記載の
方法。 （５）前記ディレクトリが実ページ番号を含み、前記変
換索引バッファが実効ページ番号を実ページ番号に変換
するためのものである、上記（１）に記載の方法。 （６）実効アドレスを使用することによりアクセス可能
なキャッシュ・メモリを有するプロセッサにおいて、前
記実効アドレスがバイト・フィールドと行フィールドと
実効ページ番号フィールドとを含み、前記キャッシュ・
メモリがメモリ・アレイとともにディレクトリと変換索
引バッファとを含み、前記プロセッサが、前記変換索引
バッファ内と同数の行と、システム・メモリのページあ
たりのキャッシュ行と前記キャッシュ・メモリのアソシ
エイティビティとの積と同数の各行内のアレイ項目とを
含む変換アレイと、実効アドレスによるキャッシュ・ア
クセスに応答して、前記キャッシュ・メモリが前記変換
アレイを使用して前記実効アドレスに関連するデータを
格納しているかどうかを判定する手段とを含むプロセッ
サ。 （７）前記判定手段が、前記実効アドレスの行フィール
ドを使用して前記変換アレイにアクセスする手段をさら
に含む、上記（６）に記載のプロセッサ。 （８）前記判定手段が、一致の表示を有する前記アレイ
項目のうちの１つを検出する手段をさらに含む、上記
（７）に記載のプロセッサ。 （９）前記プロセッサが、前記ディレクトリまたは前記
変換索引バッファ内の内容が更新されたあとで前記変換
アレイを更新する手段をさらに含む、上記（６）に記載
のプロセッサ。 （１０）前記ディレクトリが実ページ番号を含み、前記
変換索引バッファが実効ページ番号を実ページ番号に変
換するためのものである、上記（６）に記載のプロセッ
サ。
【図面の簡単な説明】
【図１】本発明の好ましい実施例を組み込むことができ
るプロセッサのブロック図である。
【図２】従来技術によるアクセス方法とともにセットア
ソシエイティブ・キャッシュ・メモリを示すブロック図
である。
【図３】本発明の好ましい実施例による変換アレイを有
するセットアソシエイティブ・キャッシュ・メモリのブ
ロック図である。
【符号の説明】
３１ メモリ・アレイ ３２ ディレクトリ ３３ 変換索引バッファ ３４ 変換アレイ ３５ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョウエル・エイブラハム・シルバーマン アメリカ合衆国10589 ニューヨーク州ソ マーズ ミッチェル・ロード 134

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】実効アドレスを使用するデータ処理システ
    ム内のキャッシュ・メモリにアクセスするための方法に
    おいて、前記実効アドレスがバイト・フィールドと行フ
    ィールドと実効ページ番号フィールドとを含み、前記キ
    ャッシュ・メモリがメモリ・アレイとともにディレクト
    リと変換索引バッファとを含み、前記方法が、 前記変換索引バッファ内と同数の行と、システム・メモ
    リのページあたりのキャッシュ行と前記キャッシュ・メ
    モリのアソシエイティビティとの積と同数の各行内のア
    レイ項目とを含む変換アレイを設けるステップと、 実効アドレスによるキャッシュ・アクセスに応答して、
    前記キャッシュ・メモリが前記変換アレイを使用して前
    記実効アドレスに関連するデータを格納しているかどう
    かを判定するステップとを含む方法。
  2. 【請求項２】前記判定ステップが、前記実効アドレスの
    行フィールドを使用して前記変換アレイにアクセスする
    ステップをさらに含む、請求項１に記載の方法。
  3. 【請求項３】前記判定ステップが、一致の表示を有する
    前記アレイ項目のうちの１つを検出するステップをさら
    に含む、請求項２に記載の方法。
  4. 【請求項４】前記方法が、前記ディレクトリまたは前記
    変換索引バッファ内の内容が更新されたあとで前記変換
    アレイを更新するステップをさらに含む、請求項１に記
    載の方法。
  5. 【請求項５】前記ディレクトリが実ページ番号を含み、
    前記変換索引バッファが実効ページ番号を実ページ番号
    に変換するためのものである、請求項１に記載の方法。
  6. 【請求項６】実効アドレスを使用することによりアクセ
    ス可能なキャッシュ・メモリを有するプロセッサにおい
    て、前記実効アドレスがバイト・フィールドと行フィー
    ルドと実効ページ番号フィールドとを含み、前記キャッ
    シュ・メモリがメモリ・アレイとともにディレクトリと
    変換索引バッファとを含み、前記プロセッサが、 前記変換索引バッファ内と同数の行と、システム・メモ
    リのページあたりのキャッシュ行と前記キャッシュ・メ
    モリのアソシエイティビティとの積と同数の各行内のア
    レイ項目とを含む変換アレイと、 実効アドレスによるキャッシュ・アクセスに応答して、
    前記キャッシュ・メモリが前記変換アレイを使用して前
    記実効アドレスに関連するデータを格納しているかどう
    かを判定する手段とを含むプロセッサ。
  7. 【請求項７】前記判定手段が、前記実効アドレスの行フ
    ィールドを使用して前記変換アレイにアクセスする手段
    をさらに含む、請求項６に記載のプロセッサ。
  8. 【請求項８】前記判定手段が、一致の表示を有する前記
    アレイ項目のうちの１つを検出する手段をさらに含む、
    請求項７に記載のプロセッサ。
  9. 【請求項９】前記プロセッサが、前記ディレクトリまた
    は前記変換索引バッファ内の内容が更新されたあとで前
    記変換アレイを更新する手段をさらに含む、請求項６に
    記載のプロセッサ。
  10. 【請求項１０】前記ディレクトリが実ページ番号を含
    み、前記変換索引バッファが実効ページ番号を実ページ
    番号に変換するためのものである、請求項６に記載のプ
    ロセッサ。
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