KR930010733A - 라이트 드루 가상 캐시메모리, 에일리어스 어드레싱 및 캐시플러시 - Google Patents

라이트 드루 가상 캐시메모리, 에일리어스 어드레싱 및 캐시플러시 Download PDF

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Abstract

CPU, 캐시메모리, 및 주 기억장치를 포함하고 캐시메모리가 가상으로 번지 지정되며 가상번지의 일부는 서로에 대해 에일리어스 어드레싱인 컴퓨터 시스템에서, 캐시제어로직, 캐시 태그어레이, 메모리 관리 유니트 및 에일리어스 검출 로직을 포함하는 캐시메모리가 제공된다. 캐시 제어 조직은 만약 캐시라인이 캐시가능하지 않은 물리적 메모리 페지지에서 메모리 블록에 해당하면 캐시라인의 플러싱을 스킵합으로서 불필요한 플러시를 피하고 CPU에 대해서 캐시 플러시를 감소하는 기록 할당 접근없이 개선된 라이트 드루를 이용해서 주 기억장치와 캐시메모리를 갱신하도록 한다.

Description

라이트 드루 가상 캐시메모리, 에일리어스 어드레싱 및 캐시플러시
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 가르침을 구체적으로 표현하는 컴퓨터 시스템을 설명하며.
제2도는 본 발명의 캐시 메모리제어기를 설명하며.
제3도는 본 발명의 캐시 메모리 제어기의 캐시 제어 로직의 순서도를 설명한다.

Claims (7)

  1. 다수의 프로세스를 실행하는 주 기억장치와 케시메모리에 접속되는 중앙처리장치(CPU)를 포함하고 캐시 히트/미스가 가상 번지에 기초하고 상기 가상 번지의 리부는 서로에 대해 에일리어스 어드레스인 컴퓨터 시스템에서 상기 CPU에 대해서 상기 캐시와 캐시 플러싱을 감소시키는 주 기억장치를 갱신하는 방법에 있어서, 다음과 같은 단계 즉, 상기 CPU로부터 기록신호와 가상번지를 수신해서 상기 가상번지가 상기 가상 번지에 기초해서 기록 케시 히트와 기록 캐시 미스중 선택된 하나의 결과를 발생시키는가를 결정하는 단계;상기 가상번지를 상기 주 기억장치의 메모리 위치를 식별하는 물리적 번지로 사상해서 상기 주 기억장치 위치가 상기 주 기억장치의 케시가 가능하지 않은 메모리 블록의 캐시가 가능하지 않은 메모리 위치인가를 결정하는 단계;상기 물리적 번지와, 상기 주 기억장치에 대해 상기 CPU로부터 상기 CPU에 의해 상기 주 기억장치에 디스패치되는 데이타 바이트를 받아들이도록 명령하고 상기 메모리 위치에 상기 데이타 바이트를 저장하는 제1기록제어신호를 상기 주 기억장치에 제공하는 단계;상기 캐시 메모리에 대해서 만약 상기 가상 번지가 상기 기록 캐시 히트의 결과를 낳는다면 상기 CPU에 의해 상기 캐시 메모리로 디스패치되고 상기 캐시 메모리에 의해 받아들여지면 상기 캐시메모리에서 상기 가상번지에 의해 식별되고 상기 메모리 블록에 해당하는 캐시라인에서 캐시되는 상기 데이타 바이트를 받아들이도록 명령하는 제2제어신호를 제공하는 단계;및 만약 상기 가상번지가 상기 기록 캐시미스의 결과를 낳고 상기 메모리 위치가 캐시 가능하지 않은 메모리 위치라면 상기 캐시라인을 프러시하는 단계;를 포함하고, 상기 캐시라인이 캐시가능한 메모리 블록일 경우에만 상기 캐시라인이 플러시되도록 함으로서 불필요한 캐시 플러시를 줄이는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 주 기억장치위치가 캐시 가능하지 않은 메모리블록의 캐시 가능하지 않은 메모리 위치인가를 결정하는 상기 단계가 상기 메모리 블록을 포함하는 물리적 메모리에 대해 물리적 메모리 페이지 테이블에서 물리적 메모리 페이지 디스크립터의 "캐시하지 말것"이란 비트가 설정되었는가를 검색하고, 만약 상기 메모리블록을 포함하는 상기 물리적 메모리 페이지가 캐시가능하지 않다면 상기 "캐시하지말것"이란 비트가 설정되는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 캐시라인을 플러시하는 단계가 상기 캐시라인에 대해 캐시 태그에서 밸리드 비트를 비설정함으로서 상기 캐시 라인에서 현재 캐시된 데이타를 무효화시키며, 만약 상기 캐시라인에서 현재 캐시된 데이타가 타당하다면 상기 밸리드 비트는 설정되는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 다수의 프로세스를 실행하는 주 기억장치와 캐시메모리에 접속되는 중앙처리장치(CPU)를 포함하고 캐시 히트미스가 가상 번지에 기초하고 상기 가상번지의 일부는 서로에 대해 에일리어스 어드레스인 컴퓨터 시스템에서 상기 CPU에 대해서 상기 캐시와 캐시 플러싱을 감소시키는 주 기억장치를 갱신하는 캐시 메모리 제어기에 있어서, 상기 캐시메모리의 다수의 해당 캐시라인에서 현재 캐시된 상기 주 기억장치의 다수의 메모리 블록을 식별하는 다수의 캐시 태그를 저장하는 캐시 태그어레이;가상 번지를 상기 주 기억장치의 메모리 블록의 메모리위치를 식별하는 물리적 번지로 사상하며, 캐시 가능하지 않은 메모리 블록을 포함하는 상기 주 기억장치의 캐시 가능하지 않은 메모리 블록을 포함하는 상기 주 기억장치의 캐시 가능하지 않은 물리적 메모리 페이지를 트래킹하는 메모리 관리유니트;및 상기 CPU로 부터 기록신호와 가상번지를 수신하기 위해 상기 CPU, 상기 캐시 태그어레이, 및 상기 메모리 관리 유니트에 접속되고 상기 캐시 태그 어레이를 이용해서 상기 가상 번지가 상기 가상번지에 기초한 기록 캐시 미스와 기록 캐시히트중 선택된 하나의 결과를 낳는지를 결정하고, 상기 메모리 관리유니트를 이용해서 상기 주 기억장치의 메모리위치를 식별하는 물리적 번지로 상기 가상 번지를 사상하고, 상기 메모리 관리 유니트를 이용해서 상기 주 기억장치 위치가 캐시 가능하지 않은 메모리 위치인가를 결정하고, 상기 주 기억장치에 대해 상기 주 기억장치가 상기 CPU로부터 데이타 바이트를 받아들이도록 명령하는 제1기록 제어신호와 상기 물리적 번지를 제공해서 상기 메모리 위치에 상기 데이타 바이트를 저장하고, 상기 가상번지가 상기 기록캐시히트의 결과를 낳는다면 상기 캐시 메모리가 상기 CPU로 부터 상기 데이타 바이트를 받아들이도록 명령하는 제2제어신호를 상기 캐시 메모리에 제공하고, 만약 가상 번지가 상기 기록 캐시 미스의 결과를 낳고 상기 메모리 위치가 캐시 가능하지 않은 메모리 위치가 아니라면 상기 캐시라인을 플러시하는 캐시 제어 로직;을 포함하고 상기 데이타 바이트는 상기 CPU에 의해서 상기 주 기억장치와 상기 캐시 메모리에 동시에 디스패치되고 상기 캐시 메모리에 의해 받아들이여지면 상기 캐시 메모리의 캐시라인에서 캐시되고 상기 캐시라인은 상기 가상번지에 의해 식별되고 상기 메모리 블록에 해당하는 것을 특징으로 하는 캐시 메모리 제어기.
  5. 제4항에 있어서, 상기 메모리 관리 유니트는 물리적 메모리 페이지 디스크립터 블록내 "캐시하지 말것"이란 비트를 각각 캐시 가능하지 않은 물리적 메모리 페이지에 대해 물리적 메모리 페이지 디스크립터 태이블내에 설정함으로서 상기 주 기억장치의 캐시 가능하지 않은 물리적 메모리 페이지를 트랙하고;상기 캐시 제어로직은 상기 메모리 블록을 구성하는 물리적 메모리 페이지에 대해 상기 물리적 메모리 페이지 디스크립터의 상기"캐시하지말것"이란 비트가 설정되었는지를 검색함으로서 상기 주 기억장치위치가 캐시 가능하지 않은 메모리 위치인가를 결정하는 것을 특징으로 하는 캐시 메모리 제어기.
  6. 제4항에 있어서, 상기 캐시 제어 로직은 상기 캐시라인에 대해 캐시 태그내 밸리드 비트를 비설정함으로서 상기 캐시라인을 플러시함으로서 상기 캐시라인에서 현재 캐시된 데이타를 무효화시키며, 만약 상기 캐시라인내에 현재 캐시된 데이타가 타당하다면 상기 밸리드 비트는 상기 캐시제어로직에 의해 설정되는 것을 특징으로 하는 캐시 메모리 제어기.
  7. 다수의 프로세스를 실행하는 주 기억장치와 캐시 메모리에 접속되는 중앙 처리장치(CPU)를 포함하고 캐시 히트/미스가 가상번지에 기초하고 상기 가상 번지의 일부는 서로에 대해 에일리어스 어드레스인 개선된 컴퓨터 시스템에서, 상기 개선을 상기 CPU, 상기 캐시 메모리, 및 상기 주 기억장치에 접속되며, 상기 CPU에 대해서 기록 캐시 미스상에서 캐시 플러시를 감소하는 기록할당 접근없이 개선된 라이트 드두를 갖는 주 기억장치와 상기 캐시를 갱신하도록 하는 개선된 캐시메모리 제어를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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