JPH0721085A - メモリとｉ／ｏ装置の間で転送されるデータをキャッシュするためのストリーミングキャッシュおよびその方法 - Google Patents

メモリとｉ／ｏ装置の間で転送されるデータをキャッシュするためのストリーミングキャッシュおよびその方法

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JPH0721085A
JPH0721085A JP6072938A JP7293894A JPH0721085A JP H0721085 A JPH0721085 A JP H0721085A JP 6072938 A JP6072938 A JP 6072938A JP 7293894 A JP7293894 A JP 7293894A JP H0721085 A JPH0721085 A JP H0721085A
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memory
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array
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Juay K Tan
ジェイ・ケイ・タン
Robert W Kwong
ロバート・ダブリュ・ウォン
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Abstract

(57)【要約】 （修正有） 【目的】 Ｉ／Ｏバスのデータ転送帯域幅を広くするた
めのＩ／Ｏストリーミングキャッシュを得る。 【構成】 Ｉ／Ｏストリーミングキャッシュは１つのデ
ータアレイと、親タグアレイ（ＴＡ）３２と、１つの子
ＴＡ３４と、制御回路とを備える。データアレイは、読
出し動作中にプリフェッチされるデータと、書込み動作
中に書込まれるデータを蓄積するためキャッシュライン
３５を備えラインは少なくとも２つのキャッシュライン
セグメント（ＣＳ）を有する。親ＴＡは、対応するキャ
ッシュラインによりマップされているメモリページを記
述するために、いくつかの親タグエントリを備える。子
ＴＡは、対応するＣＳに蓄積されているデータブロック
を記述するために、いくつかの子タグエントリを備え
る。各ＣＳに１つの子タグエントリが設けられる。制御
回路は、データアレイと、親ＴＡおよび子ＴＡを用い
て、Ｉ／Ｏ装置によりメモリに対するデータの読出しと
書込み動作に対する応答を制御する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータ装置の分野
に関するものであり、とくに、マイクロプロセッサ装置
のメモリと入力／出力（Ｉ／Ｏ）装置との間のデータ転
送に関するものである。更に詳しく言えば、本発明は各
転送が大量の順次データを含むようなデータ転送に関す
るものである。
【０００２】
【従来の技術】従来、コンピュータ装置のメモリと入力
／出力（Ｉ／Ｏ）装置との間のデータ転送は次の３つの
やり方のうちの１つにより行われている。 １．プログラム制御Ｉ／Ｏ。この場合には、メモリと入
力／出力（Ｉ／Ｏ）装置との間の全てのデータ転送は中
央処理装置（ＣＰＵ）、更に正確に言えば、ＣＰＵによ
り実行されるプログラムにより完全に制御される。 ２．割り込みＩ／Ｏ。この場合には、メモリと入力／出
力（Ｉ／Ｏ）装置との間の全てのデータ転送はＩ／Ｏ装
置からの割り込みによって開始される。それに応じて、
ＣＰＵは現在実施しているものを延期し、割り込んでき
たＩ／Ｏ装置の要求に専念する。 ３．ダイレクトメモリアクセス（ＤＭＡ）。この場合に
は、メモリと入力／出力（Ｉ／Ｏ）装置との間の全ての
データ転送はＣＰＵを含むこと無しに行われる。
【０００３】ＤＭＡ手法はメモリとＩ／Ｏ装置の間でデ
ータを移動させるはるかに速いやり方である。典型的に
は、ＤＭＡ制御器が採用される。Ｉ／Ｏ装置の要求に応
じて、ＤＭＡ制御器はシステムバスを制御するために調
停器を介してＣＰＵと競う。システムバスを制御できた
ら、ＤＭＡ制御器はデータをメモリと、要求しているＩ
／Ｏ装置との間でデータを転送させる。ＤＭＡ制御器は
データの実際の転送に関与する場合もあり、関与しない
場合もある。ＤＭＡ制御器がデータの実際の転送に関与
するとすると、通常データは先入れ先出し（ＦＩＦＯ）
を原則として転送される。いいかえると、データがＤＭ
Ａ制御器からＩ／Ｏ装置（メモリ）へ再び送られている
間、メモリ（Ｉ／Ｏ装置）は待つ。ある種のＤＭＡ制御
器はメモリ（Ｉ／Ｏ装置）からの次のデータ転送をＩ／
Ｏ装置（メモリ）への前のデータの再送信と平行に行う
ことができるが、次のデータは前のデータに続いていな
ければならない。多数のＩ／Ｏ装置によるデータの同時
転送を支援するために、ＤＭＡ制御器内部で論理がされ
る。システム性能の観点からはメモリとＩ／Ｏ装置の間
で転送されるＩ／Ｏデータをキャッシュすることが望ま
しいが、データコヒーレンスを維持することが複雑であ
るから、通常データがキャッシュされる場合のメモリと
ＣＰＵの間のデータ転送とは異なって、Ｉ／Ｏデータは
通常キャッシュされない。キャッシュされたデータおよ
びキャッシュされないＩ／Ｏデータが古くならないこと
を確保するために、ある種の基本的なキャッシュコヒー
レンスメカニズムへ結合されているライトスルー中央キ
ャッシュのみ、またはライトバック中央キャッシュのみ
が採用される。
【０００４】１９９０年４月１２日に出願され、本願出
願人へ譲渡された米国特許出願０７／５０８，９７９お
よび０７／５０８，９３９には、Ｉ／Ｏキャッシュおよ
び相補的に組合わされたハードウェアおよびソフトウェ
アキャッシュコヒーレンスメカニズムが開示されてい
る。この開示されているＩ／Ｏキャッシュおよび相補的
なキャッシュコヒーレンスメカニズムの下においては、
Ｉ／Ｏ装置が少なくとも３つのクラスへ分類される。ク
ラス１装置の場合には、オペレーティングシステムは独
特のメモリページセットをそれらのＩ／Ｏ装置へダイナ
ミックに割り当てる。Ｉ／Ｏキャッシュはそれらの独特
のメモリページセットを対応する独特なＩ／Ｏキャッシ
ュラインセットへ、１メモリページごとに１つのＩ／Ｏ
キャッシュラインずつ、マップする。クラス２装置の場
合には、オペレーティングシステムはそれらの独特のメ
モリページセットをそれらのＩ／Ｏ装置へ統計的に割り
当てる。Ｉ／Ｏキャッシュはそれらの独特のメモリペー
ジセットを、所定数のＩ／Ｏキャッシュラインを有する
対応する独特なＩ／Ｏキャッシュラインセットへマップ
する。クラス３装置の場合には、オペレーティングシス
テムは割り当てられているメモリページをキャッシュ可
能でないものとしてマークすることにより、Ｉ／Ｏキャ
ッシュをバイパスする。
【０００５】マルチプロセッサ装置の技術が改良され続
けているから、自身の専用キャッシュを有するますます
多くのＩ／Ｏ装置およびプロセッサが単一のマルチプロ
セッサ装置に組み込まれる。Ｉ／Ｏデータをメモリから
フェッチし、種々の専用キャッシュにおいてコヒーレン
スを維持するための固有の待ち時間のために、Ｉ／Ｏ装
置をＩ／Ｏキャッシュへ結合するＩ／Ｏバスは、その最
高データ転送帯域幅性能以下で動作する傾向がある。最
高データ転送帯域幅性能の近くで動作するこの性能は、
より遅いＩ／Ｏバスに対してはとくに望ましく、とく
に、大量の順次データの流れを転送する場合には望まし
い。
【０００６】１９９１年１０月１７日に出願され、本願
出願へ譲渡された米国特許出願０７／７７８，５０７に
おいては、スループットが向上されたＤＭＡ制御器が開
示されている。開示されているＤＭＡ制御器はバッファ
制御回路と、２つのバッファと、２つの対応するバッフ
ァタグと、２つの対応する有効／汚染ビットグループ
と、Ｉ／Ｏ装置インタフェースおよびシステムバスイン
タフェースとを備える。Ｉ／ＯインタフェースはＩ／Ｏ
装置から読出し動作と書込み動作を受け、システムバス
インタフェースはデータバイトをメモリから取り出し、
メモリへ書込む。読出し動作中は、２つのバッファがプ
リフェッチされたデータを含めて取り出されたデータを
蓄積する。書込み動作中は、２つのバッファはメモリへ
書き込むべきデータを蓄積する。２つの対応するバッフ
ァタグは、２つのバッファに蓄積されているデータバイ
トに関連するメモリアドレスを識別する。２つの対応す
る有効／汚染ビットグループは２つのバッファに蓄積さ
れているデータバイトが有効／汚染であるかどうかを識
別する。バッファ制御回路はデータ読出し動作とデータ
書込み動作を制御する。読出し動作中は、バッファ制御
回路は読出されているデータバイトがバッファの１つに
有効に蓄積されているかどうか、またはそれらのデータ
バイトをメモリから取り出す必要があるかどうかを判定
する。バッファ制御回路は、データバイトをプリフェッ
チするかどうか、および取り出され／プリフェッチされ
たデータバイトをどこに蓄積するかも判定する。書込み
動作中は、バッファ制御回路は書込まれるデータバイト
をどこに蓄積するか、および汚染データバイトをいつメ
モリへ蓄積するかを判定する。スループットが向上した
結果として、より高いデータ転送帯域幅レートがＩ／Ｏ
バスにおいて維持される。しかし、従来のＤＭＡ制御器
と同様に、多数のＩ／Ｏ装置による同時データ転送を指
示するために、指示される各Ｉ／Ｏ装置に対してＤＭＡ
制御器内でバッファやバッファタグ等を多数用意せねば
ならない。
【０００７】
【発明が解決しようとする課題】本発明はＩ／Ｏデータ
をキャッシュするために、とくに、大量の順次データの
流れを転送する時に、大量の複製されたハードウェア資
源を必要とすること無しに、メモリとＩ／Ｏ装置の間の
Ｉ／Ｏデータ転送レートを一層向上するＩ／Ｏストリー
ミングキャッシュを提供するものである。以下の説明か
ら明らかになるであろうが、本発明はマルチプロセッサ
装置、とくにマルチプロセッサをベースとするマルチプ
ロセッサ装置へとくに応用される。
【０００８】
【課題を解決するための手段】本発明の下においては、
マルチプロセッサ装置へＩ／Ｏストリーミングキャッシ
ュを用意することにより、その装置内のＩ／Ｏバスに対
してより広いデータ転送帯域幅が達成される利点があ
る。Ｉ／Ｏストリーミングキャッシュは少なくとも１つ
のデータアレイと、親タグアレイと、少なくとも１つの
子タグアレイと、制御回路とを備える。データアレイは
いくつかのキャッシュラインを備える。各キャッシュラ
インは少なくとも２つのキャッシュラインセグメントを
備える。親タグアレイはいくつかの親タグエントリを備
える。各キャッシュラインセグメントに１つの親タグエ
ントリが設けられる。各親タグエントリはメモリページ
アドレスと、対応するキャッシュラインのメモリページ
アクセスモード指示器とを備える。子タグアレイはいく
つかの子タグエントリを備える。各キャッシュラインセ
グメントに１つの子タグエントリが設けられる。各子タ
グエントリはデータブロックアドレスと、オフセット
と、バイトカウントと、対応するキャッシュラインセグ
メントのデータ妥当性指示器とを備える。各親タグエン
トリは、その対応するキャッシュラインのキャッシュラ
インセグメントの子タグエントリに対する親である。
【０００９】読出し動作中は、Ｉ／Ｏキャッシュライン
セグメントは、プリフェッチされたデータを含めて、取
り出されたデータを蓄積する。書込み動作中は、Ｉ／Ｏ
キャッシュラインセグメントはメモリへ書込むべきデー
タを蓄積する。親タグエントリは、対応する子タグエン
トリと共に、種々のキャッシュラインのキャッシュライ
ンセグメントに蓄積されているデータブロックに関連す
るメモリアドレスを識別する。妥当性指示器は、キャッ
シュラインセグメントに蓄積されているデータブロック
が妥当か／汚染かを判定する。制御回路はＩ／Ｏ装置に
よるメモリに対するデータ読出し動作およびデータ書込
み動作に対する応答を制御する。読出し動作中は、読出
されているデータブロックがキャッシュラインセグメン
トの１つに有効に蓄積されているかどうか、およびそれ
らのデータブロックをメモリから取り出す必要があるか
どうかを制御回路が判定する。データブロックをプリフ
ェッチするかどうか、取り出されあるいはプリフェッチ
されたデータブロックをどこに蓄積するかも制御回路は
決定する。書込み動作中は、書込まれているデータブロ
ックをどこに蓄積するか、汚染データバイトをいつメモ
リへ書込むかを制御回路が決定する。
【００１０】
【実施例】この明細書においては、コンピュータ装置に
ついて説明する。以下の説明においては、本発明を完全
に理解できるようにするために、特定の数、特定の材
料、および特定の構成などのような特定の詳細を述べ
る。しかし、本発明はそのような特定の詳細なしで実施
できることが当業者には明らかであろう。他の場合に
は、本発明を不必要にあいまいにしないようにするため
に、周知の装置は線図で、またはブロック図の態様で示
す。
【００１１】まず、本発明の教示を含むマルチプロセッ
サ装置を示すブロック図が示されている図１を参照す
る。このマルチプロセッサ装置１０は、システムバスへ
結合されるいくつかのプロセッサ１２* を備える。各プ
ロセッサはそれ自身の専用キャッシュを有する。マルチ
プロセッサ装置１０はメモリ（図示せず）と、システム
制御器１６と、本発明の教示を含むＩ／Ｏ制御器１８と
を更に備える。２つの制御器１６、１８は相互に結合さ
れるとともに、システムバス１４へ結合される。Ｉ／Ｏ
制御器１８は種々の動作速度を持ついくつかのＩ／Ｏバ
ス２０* へも結合される。それに応じてＩ／Ｏ装置２２
* はＩ／Ｏバス２０* へ結合される。Ｉ／Ｏ制御器１８
については、残りの図を参照して更に詳しく説明する。
プロセッサ１２* と、システムバス１４と、システム制
御器１６と、Ｉ／Ｏバス２０* と、Ｉ／Ｏ装置２２* と
はほとんどのコンピュータ装置において見出される広い
範囲のそれらの素子を表すことを意図するものである。
それらの素子の構成および機能は周知であるからこれ以
上は説明しない。また、専用のキャッシュとＩ／Ｏバス
をいくつか有するマルチプロセッサ装置の例について、
以下の説明を基にして、本発明を説明するが、零または
複数の中央キャッシュおよび１つまたは複数のＩ／Ｏ装
置を有するマルチプロセッサ装置またはユニプロセッサ
装置において実施できることがわかるであろう。
【００１２】次に、図１のＩ／Ｏ制御器を更に詳しく示
す図２を参照する。Ｉ／Ｏ制御器１８はＩ／Ｏメモリ管
理器（ＩＯＭＭＵ）２７と、Ｉ／Ｏキャッシュ２８と、
本発明のＩ／Ｏストリーミングキャッシュ３０とを備え
る。２つのＩ／Ｏキャッシュ２８、３０は互いに結合さ
れると共に、ＩＯＭＭＵ２７へ結合される。また、Ｉ／
Ｏキャッシュ２８はシステムバスと、より高速のＩ／Ｏ
バス２０ａとへ結合され、Ｉ／Ｏストリーミングキャッ
シュ３０はより低速のＩ／Ｏバス２０ｂへ結合される。
ＩＯＭＭＵ２７はシステムバスへも結合される。Ｉ／Ｏ
ストリーミングキャッシュ３０については以下に更に詳
しく説明する。ＩＯＭＭＵ２７はほとんどのコンピュー
タ装置において見出される広い範囲のメモリ管理器を表
すことを意図するものである。それの構成および機能は
周知であるからこれ以上説明しない。Ｉ／Ｏキャッシュ
２８は、米国特許出願０７／５０８，９７９および０７
／５０８，９３９に記載されているＩ／Ｏキャッシュを
含む種々のやり方で実現でいるが、それに限定されるも
のではない。更に、以下の説明を基にして、Ｉ／Ｏキャ
ッシュを有するマルチプロセッサ装置の例について説明
するが、本発明はＩ／Ｏキャッシュを有し、またはＩ／
Ｏキャッシュを有しない装置で実施できることが分かる
であろう。
【００１３】次に、本発明のストリーミングキャッシュ
を更に詳しく示す２つのブロック図が示されている図
３、図４を参照する。Ｉ／Ｏストリーミングキャッシュ
３０は少なくとも１つのキャッシュデータアレイ３６
と、親タグアレイ３２と、少なくとも１つの子タグアレ
イ３４と、制御回路（図示せず）とを備える。キャッシ
ュデータアレイ３６はいくつかのキャッシュライン３５
* を備える。読出し動作中にメモリから取り出され、か
つプリフェッチされたデータを蓄積し、書込み動作中に
メモリへ書込まれるデータを蓄積するために、各キャッ
シュラインは少なくとも２つのキャッシュラインセグメ
ント３７* を有する。各キャッシュライン３５* は、種
々の周知のキャッシュマッピングのやり方の１つでメモ
リのメモリページへマップされる。また、キャッシュラ
インおよびキャッシュラインセグメントは種々の周知の
置換のやり方の１つで割り当てられる。親タグアレイ３
２は、キャッシュライン３５* の１つを記述するため
に、いくつかの親タグエントリ３１* を備える。各キャ
ッシュライン３５* ごとに１つの親タグエントリが設け
られる。子タグアレイ３４はキャッシュラインセグメン
ト３７* の１つを記述するために、いくつかの子タグエ
ントリ３３* を備える。各キャッシュラインセグメント
３７* ごとに１つの子タグエントリ３３* が設けられ
る。各親タグエントリ３１* は子タグエントリ３３* に
対する親である。その子タグエントリ３３* はそれの対
応するキャッシュライン３５* のキャッシュラインセグ
メント３７* の子タグエントリである。制御回路は読出
し動作中および書込み動作中にそれらのアレイ３２〜３
６へのアクセスを制御するための制御論理を備える。
【００１４】一実施例においては、Ｉ／Ｏストリーミン
グキャッシュ３０は１つのデータアレイ３６と、１つの
子タグアレイ３４と、制御回路とを備える。データアレ
イ３６は１６のキャッシュライン３５* を備える。各キ
ャッシュライン３５* は２つの６４バイトのキャッシュ
ラインセグメント３７* を備える。キャッシュライン３
５* はメモリのメモリページへ、メモリページごとに１
つのキャッシュライン３５* ずつ、完全に関連するやり
方でマップされる。キャッシュライン３５* は最長時間
未使用（ＬＲＵ）置換法を用いて割り当てられ、キャッ
シュライン内のキャッシュラインセグメント３７* は
「ピンポン」のようなやり方で割り当てられる。親タグ
アレイ３２は、１６のキャッシュライン３５* の各１つ
に１つ、合計１６の親タグエントリ３１* を備える。子
タグアレイ３４は、３２の６４バイトのキャッシュライ
ンセグメント３７* の各１つに１つの子タグエントリ３
３*、合計３２の子タグエントリ３３* を備える。各キ
ャッシュライン３５* は２つのキャッシュラインセグメ
ント３７* を備える。各親タグエントリ３１* は２つの
子タグエントリ３３* に対する親である。
【００１５】次に、本発明の親タグエントリおよび子タ
グエントリの詳細を示す２つのブロック図が示されてい
る図５ａ、図５ｂを参照する。図５ａに示すように、各
親タグエントリ３１* は、対応するキャッシュラインへ
マップされている現在のメモリページを識別するメモリ
ページアドレスと、そのマップされているメモリページ
からデータが取り出されまたはプリフェッチされている
か、またはそのメモリページへデータが書込まれている
かを示すメモリページアクセスモード指示器とを備え
る。各親タグエントリ３１* は、メモリページサイズを
指示することにより種々のメモリページサイズをサポー
トすることを許すページサイズ指示器を備えることが好
ましい。図５ｂに示すように、各子タグエントリ３３*
は、対応するキャッシュラインセグメントに蓄積されて
いる現在マップされるメモリページのデータブロックを
識別するデータブロックアドレスと、対応するキャッシ
ュラインに現在蓄積されているデータが有効であるか否
かを指示する妥当性指示器とを備える。各子タグエント
リ３３* は、スタートバイトのためにキャッシュライン
セグメントへのオフセットを指示するオフセット指示器
と、対応するキャッシュラインセグメントに現在蓄積さ
れているその数のバイトのためのバイトカウントとを更
に備える。
【００１６】次に、メモリ中のデータを本発明のＩ／Ｏ
ストリーミングキャッシュを用いてＩ／Ｏ装置により読
出す方法を示すブロック図が示されている図６を参照す
る。図示のように、読出し動作中は、最初に、Ｉ／Ｏス
トリーミングキャッシュの制御回路はキャッシュ読出し
ヒットが存在するかどうかを判定する、ステップ４４。
親タグエントリのメモリページアドレスとのアドレス一
致が存在し、一致した親タグエントリのメモリページア
クセスモードが「読出し」であり、アドレスおよびアク
セスモードが一致している親タグエントリに属する子タ
グエントリのデータブロックアドレスの１つとのアドレ
ス一致が存在し、かつアドレスされ、一致させられた子
タグエントリの妥当性指示器が蓄積されているデータが
有効であることを指示するならば、キャッシュ読出しヒ
ットが存在する。
【００１７】キャッシュ読出しヒットが存在するなら
ば、キャッシュ読出しヒットを生じているキャッシュラ
インセグメントに蓄積されているデータブロックをＩ／
Ｏ装置へ直ちに戻し、戻されているデータブロックに対
して所定の関係を持つデータブロックをプリフェッチ
し、キャッシュラインヒットのキャッシュラインセグメ
ントの１つに蓄積され、データブロックアドレスおよび
対応する子タグエントリの妥当性指示器をそれに従って
更新する、ステップ４６。一実施例においては、プリフ
ェッチされたデータブロックは現在読出されているデー
タブロックに続く２番目のデータブロックである。現在
読出されているデータブロックの前のデータブロックが
読出された時に、現在読出されているデータブロックに
続く最初のデータブロックがプリフェッチされる。
【００１８】現在の読出しアクセスがキャッシュ読出し
ミスとなると、制御回路は、親タグエントリとのアドレ
スおよびアクセスモード一致の結果を用いて、少なくと
も１つの親タグヒットが存在するかどうかを更に判定す
る、ステップ４８。親タグヒットが存在するものとする
と、制御回路は再実行要求とブロッキング要求をＩ／Ｏ
バスに対して出して、読出し要求を再び試みさせるが、
一時的にブロックさせる、ステップ５４。再実行要求お
よびブロッキング要求を出すと、制御回路は読出されて
いるデータブロックと、現在アクセスされているデータ
ブロックに対して所定の関係を持つ所定数のデータブロ
ックとを、メモリからフェッチ／プリフェッチさせ、割
り当てられたキャッシュラインのキャッシュラインセグ
メントに蓄積させ、対応する子タグエントリを適切なア
ドレスおよび妥当性指示器で更新させる、ステップ５
６。それから、制御回路はブロック解除要求をＩ／Ｏバ
スへ出してブロックされている読出し要求を解放する、
ステップ５８。その結果、読出し要求が再び試みられ、
その結果としてキャッシュ読出しヒットと、読出されて
いるデータブロックの読出しＩ／Ｏ装置への復帰と、別
のデータブロックのプリフェッチとなる、ステップ４４
〜４６。一実施例においては、１つのデータブロックを
プリフェッチする。プリフェッチされたデータブロック
は、現在読出され、および現在フェッチされているデー
タブロックに続く最初のデータブロックである。また、
本発明を、要求の実行を一時的に停止し、それに続いて
要求の実行を再開するために、再実行要求と、ブロック
要求およびブロック解除要求を用いる制御回路について
説明するが、本発明は要求の実行を停止し、および再開
する別の等しいやり方で実施できることがわかるであろ
う。
【００１９】現在の読出しアクセスが親タグヒットがな
くてキャッシュ読出しミスとなったとすると、制御回路
は、少なくともページヒットが存在するかどうか、メモ
リページヒットのアクセスモードが「書込み」であるか
どうかを、親タグエントリに対するタグ一致の結果を用
いて更に判定する、ステップ６０。メモリページヒット
が存在するが、メモリページが書込まれていたとする
と、メモリページヒットを現在マッピングしているキャ
ッシュラインのキャッシュラインセグメント中に排出さ
れていない汚染ビットが存在するかどうかを、制御回路
は更に判定する。キャッシュラインヒットのキャッシュ
ラインセグメント中に排出されていない汚染バイトが存
在するものとすると、制御回路はそれらの汚染バイトを
排出させ、対応する子タグエントリを更新させる、ステ
ップ６４。排出されていない汚染バイトが存在しないと
判定した時、または排出されていない汚染バイトをフラ
ッシュした時は、制御回路は親タグエントリのアクセス
モードを更新し、ステップ５４〜５８を、それからステ
ップ４４〜４６を先に述べたように実行させる。
【００２０】現在読出されているアクセスが親タグヒッ
トがなく、かつページヒットさえもなくキャッシュ読出
しミスになったとすると、制御回路はページマッピング
を検査する、ステップ５０。制御回路はＩＯＭＭＵを検
査して、メモリページがマップされたことを確認する。
メモリページがマップされないとすると、制御回路はＩ
ＯＭＭＵがマップされたメモリページを持つことを要求
する。マッピングの有効性を確認すると、制御回路はキ
ャッシュラインを割り当てさせ、対応する親タグエント
リをそれに従って更新する、ステップ５２。キャッシュ
ラインの１つの割り当ては、割り当てられているキャッ
シュラインの内容を、マップされたメモリページのアク
セスモードと、キャッシュラインセグメントに蓄積され
ている任意のデータが有効であるかどうかに応じて、フ
ラッシングすることまたは無効にすることを含むことが
できる。キャッシュラインの内容をフラッシングまたは
無効にすることについては、以下に更に詳しく説明す
る。
【００２１】次に、本発明のＩ／Ｏストリーミングキャ
ッシュを用いるＩ／Ｏ装置によりデータをメモリへ書込
む方法を示すブロック図が示されている図７を参照す
る。図示のように、書込み動作中は、最初に、Ｉ／Ｏス
トリーミングキャッシュの制御回路がキャッシュ書込み
ヒットが存在するかどうかを判定する、ステップ６８。
同様に、親タグエントリのメモリページアドレスとの一
致が存在し、アドレスが一致した親タグエントリのメモ
リページアクセスモードが「書込み」であり、アドレス
およびアクセスモードが一致している親タグエントリの
子タグエントリのデータブロックアドレスの１つとのア
ドレス一致が存在し、アドレスされ、一致させられた子
タグエントリの妥当性指示器が蓄積されているデータが
有効であることを指示し、かつアドレスされ、一致させ
られた子タグエントリのオフセットおよびバイトカウン
トを基にした次の場所一致が存在するならば、キャッシ
ュ書込みヒットが存在する。
【００２２】キャッシュ書込みヒットが存在するなら
ば、キャッシュ書込みヒットを生ずるキャッシュライン
セグメントの適切な場所にデータを書込む、ステップ７
０。また、対応する子タグエントリのオフセットおよび
バイトカウントをそれに従って適切に更新する、ステッ
プ７０。
【００２３】現在の書込みアクセスがキャッシュ書込み
ミスとなると、制御回路は、親タグエントリに対するア
ドレスおよびアクセスモード一致の結果を用いて、少な
くとも親タグヒットが存在するかどうかを更に判定す
る、ステップ７２。親タグヒットが存在するならば、制
御回路はメモリページヒットをマッピングするキャッシ
ュラインをフラッシュさせ、汚染バイトをキャッシュラ
インセグメントへ排出させる、ステップ７６。それか
ら、キャッシュラインセグメントの１つを選択し、選択
されたキャッシュラインセグメントの適切な場所にデー
タを書込む、ステップ７０。また、対応する子タグエン
トリのオフセットおよびバイトカウントをそれに従って
更新する、ステップ７０。
【００２４】現在の書込みアクセスが親タグヒット無し
でキャッシュ読出しをミスすると、制御回路は、親ペー
ジヒットが存在するかどうか、メモリページヒットのア
クセスモードが「読出し」であるかどうかを更に判定す
る。ページヒットは存在するが、メモリページヒットが
読出しであるとすると、制御回路はページに書込み可能
であることをＩＯＭＭＵで有効にする、ステップ７８。
各種の周知のやり方の任意の１つを基にして、メモリペ
ージを書込み可能であると、または読出し専用と示すこ
とができる。ページが書込み可能でないとすると、制御
回路は例外条件を生じさせ、書込み要求を打ち切らせ
る。他方、メモリページが書込み可能であることを確認
すると、先に説明したようにステップ７０を実行させる
前に、制御回路は親タグエントリのアクセスモードと子
タグエントリのＶＦＬＡＧｓを更新させて、データを無
効にする、ステップ８０。
【００２５】現在読出されているアクセスが親タグヒッ
トがなく、かつページヒットさえもなく、キャッシュ書
込みミスになったとすると、制御回路は先に述べたよう
にページが書込み可能であることをＩＯＭＭＵで検査す
る、ステップ８２。ページヒットが書込み可能であるこ
とを確認すると、制御回路はキャッシュラインの１つを
割り当て、任意の汚染データを条件付きでフラッシング
し、または、必要があれば割り当てられているキャッシ
ュラインのキャッシュラインセグメント中の任意の有効
データを無効にし、先に説明したようにステップ７０を
実行させる前に、対応する親タグエントリと子タグエン
トリをそれに従って更新する、ステップ８４。
【００２６】ここで図６と図７を参照すると、先に説明
したように、種々の条件、たとえば、ステップ６４、８
０および８４の下においては、キャッシュラインのキャ
ッシュラインセグメント中の汚染データまたは有効デー
タをフラッシュまたは無効にすべきである。フラッシン
グまたは無効化は、フラッシング／無効化アドレスレジ
スタの使用を含む、周知のやり方のうちの任意の１つで
実現できる。しかし、それはフラッシング／無効化アド
レスレジスタの使用に限定されるものではない。フラッ
シング／無効化アドレスレジスタのやり方の下において
は、フラッシングまたは無効化をメモリページアドレス
をフラッシング／無効化アドレスレジスタに書込むこと
によりトリガする。親タグエントリ中のメモリページア
ドレスがフラッシング／無効化アドレスレジスタ中のメ
モリページアドレスに一致し、親タグエントリ中のアク
セスモードが「書込み」であるとすると、対応するキャ
ッシュラインのキャッシュラインセグメントに蓄積され
ている汚染バイトを排出させる。他方、親タグエントリ
中のメモリページアドレスがフラッシング／無効化アド
レスレジスタ中のメモリページアドレスに一致し、親タ
グエントリ中のアクセスモードが「読出し」であるとす
ると、対応するキャッシュラインのキャッシュラインセ
グメント中の有効データを無効にする。
【００２７】また、本発明のＩ／Ｏストリーミングキャ
ッシュを用いてＩ／Ｏデータを読出し、および書込むた
めの、図６と図７に示されている方法のステップを、多
数のＩ／Ｏポートを有するＩ／Ｏ装置により使用して、
メモリ中の多数のデータの流れを同時にアクセスでき
る。
【図面の簡単な説明】
【図１】 本発明の教示に含まれるマルチプロセッサの
例を示す。
【図２】 図１のＩ／Ｏ制御器を更に詳しく示す。
【図３】 本発明のＩ／Ｏストリーミングキャッシュを
詳細に示す。
【図４】 本発明のＩ／Ｏストリーミングキャッシュを
詳細に示す。
【図５】 本発明のＩ／Ｏストリーミングキャッシュの
親キャッシュタグと子キャッシュタグを詳しく示す。
【図６】 メモリ中のデータを本発明のＩ／Ｏストリー
ミングキャッシュを用いてＩ／Ｏ装置により読出す方法
を示す。
【図７】 本発明のＩ／Ｏストリーミングキャッシュを
用いてＩ／Ｏ装置によりデータをメモリへ書込む方法を
示す。
【符号の説明】
１０…マルチプロセッサ装置、１２…プロセッサ、１４
…システムバス、１６…システム制御器、１８…Ｉ／Ｏ
制御器、２０…Ｉ／Ｏバス、２２…Ｉ／Ｏ装置、２７…
Ｉ／Ｏメモリ管理器、２８…Ｉ／Ｏキャッシュ、３０…
Ｉ／Ｏストリーミングキャッシュ、３２…親タグアレ
イ、３４…子タグアレイ、３５…キャッシュライン、３
６…キャッシュデータアレイ、３７…キャッシュライン
セグメント。
フロントページの続き (72)発明者 ロバート・ダブリュ・ウォン アメリカ合衆国 94024 カリフォルニア 州・ロス アルトス・ロシータ アヴェニ ュ・466

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 メモリと、このメモリへ結合される入力
    ／出力（Ｉ／Ｏ）バスと、このＩ／Ｏバスへ結合される
    複数のＩ／Ｏ装置とを備えているコンピュータ装置の読
    出し書込み動作中にメモリとＩ／Ｏ装置との間で転送さ
    れるデータをキャッシュするストリーミングキャッシュ
    において、 ａ） 読出しおよび書込み動作中前記メモリとＩ／Ｏ装
    置との間を転送させる前記データであって、読出し動作
    中にメモリから前記Ｉ／Ｏ装置へ転送されることを予測
    してプリフェッチされたデータを含むデータをキャッシ
    ュする、それぞれが少なくとも二つのキャッシュライン
    セグメントを有し、かつそれぞれがメモリページごとに
    割り当てられるキャッシュラインを複数有する少なくと
    も一つのキャッシュデータアレイを有するキャッシュデ
    ータアレイ手段と、 ｂ） １キャッシュラインに１親キャッシュタグエント
    リというように前記キャッシュラインに対応した複数の
    親キャッシュタグエントリを備えた親キャッシュタグア
    レイを含み、それぞれの親キャッシュタグエントリがそ
    れぞれ対応するキャッシュラインのキャッシュラインセ
    グメントでキャッシュされるデータの共通の属性を記述
    するようになっていて、前記キャッシュラインでキャッ
    シュされたデータを記述する第１のキャッシュタグアレ
    イ手段と、 ｃ） １キャッシュラインセグメントに１子キャッシュ
    タグエントリというように前記キャッシュラインセグメ
    ントに対応した複数の子キャッシュタグエントリを備え
    た子キャッシュタグアレイを含み、前記子キャッシュタ
    グエントリがそれぞれ対応するキャッシュラインセグメ
    ントでキャッシュされたデータの独特の属性を記述する
    ようになっていて、前記キャッシュラインセグメントで
    キャッシュされたデータを記述する第２のキャッシュタ
    グアレイ手段と、 ｄ） 前記Ｉ／Ｏバス、前記キャッシュデータアレイ手
    段、前記第１のキャッシュタグアレイ手段、および第２
    のキャッシュタグアレイ手段とに結合され、少なくとも
    一つのキャッシュデータアレイ、および親・子キャッシ
    ュタグアレイを用いて、前記Ｉ／Ｏ装置によるメモリに
    対する読取り、書込み動作に応答する制御手段と、 を有することを特徴とするストリーミングキャッシュ。
  2. 【請求項２】 メモリと、このメモリへ結合される入力
    ／出力（Ｉ／Ｏ）バスと、このＩ／Ｏバスへ結合される
    複数のＩ／Ｏ装置とを備えているコンピュータ装置の読
    出し書込み動作中にメモリとＩ／Ｏ装置との間で転送さ
    れるデータをキャッシュする方法において、 ａ） それぞれが少なくとも二つのキャッシュラインセ
    グメントを有し、かつそれぞれがメモリページごとに割
    り当てられるキャッシュラインを複数有する少なくとも
    一つのキャッシュデータアレイを有するキャッシュデー
    タアレイで、読出しおよび書込み動作中に前記メモリと
    Ｉ／Ｏ装置との間を転送させる前記データであって、読
    出し動作中にメモリから前記Ｉ／Ｏ装置へ転送されるこ
    とを予測してプリフェッチされたデータを含むデータを
    キャッシュする過程と、 ｂ） それぞれの親キャッシュタグエントリがそれぞれ
    対応するキャッシュラインのキャッシュラインセグメン
    トでキャッシュされるデータの共通の属性を記述するよ
    うになっていて、１キャッシュラインに１親キャッシュ
    タグエントリというように前記キャッシュラインに対応
    した複数の親キャッシュタグエントリを備えた親キャッ
    シュタグアレイを有する前記キャッシュラインでキャッ
    シュされたデータを記述する過程と、 ｃ） それぞれの子キャッシュタグエントリがそれぞれ
    対応するキャッシュラインセグメントでキャッシュされ
    たデータの独特の属性を記述するようになっていて、１
    キャッシュラインセグメントに１子キャッシュタグエン
    トリというように前記キャッシュラインセグメントに対
    応した複数の子キャッシュタグエントリを備えた子キャ
    ッシュタグアレイを有する前記キャッシュラインセグメ
    ントでキャッシュされたデータを記述する過程と、 ｄ） 少なくとも一つのキャッシュデータアレイ、およ
    び親・子キャッシュタグアレイを用いて、前記Ｉ／Ｏ装
    置によるメモリに対する読取り、書込み動作に応答する
    過程と、 を有することを特徴とする方法。
JP6072938A 1993-03-18 1994-03-18 メモリとｉ／ｏ装置の間で転送されるデータをキャッシュするためのストリーミングキャッシュおよびその方法 Pending JPH0721085A (ja)

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US08/033,502 US5551000A (en) 1993-03-18 1993-03-18 I/O cache with dual tag arrays
US033502 1993-03-18

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JP6072938A Pending JPH0721085A (ja) 1993-03-18 1994-03-18 メモリとｉ／ｏ装置の間で転送されるデータをキャッシュするためのストリーミングキャッシュおよびその方法

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US5551000A (en) 1996-08-27

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