JPH10301849A - キャッシュ・コヒーレンシを維持する方法及び装置 - Google Patents

キャッシュ・コヒーレンシを維持する方法及び装置

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JPH10301849A
JPH10301849A JP10097457A JP9745798A JPH10301849A JP H10301849 A JPH10301849 A JP H10301849A JP 10097457 A JP10097457 A JP 10097457A JP 9745798 A JP9745798 A JP 9745798A JP H10301849 A JPH10301849 A JP H10301849A
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Abstract

(57)【要約】 【課題】 マルチプロセッサ・コンピュータ・システム
におけるキャッシュ・コヒーレンシを維持する方法が、
より下位のキャッシュのために無用なバス・トランザク
ションを実行せずに、上流キャッシュ内のセクタが変更
されたことを示す新しい状態を提供する。 【解決手段】 これらの新しい「Ｕ」状態によって、キ
ャッシュ・ライン内のどのセクタが変更されたか、また
はキャッシュ・ラインがキャッシュ可能ライトスルー操
作を受けたかどうかを示すことができる。このプロトコ
ルは、従来技術の「ＭＥＳＩ」キャッシュ・コヒーレン
シ・プロトコルの改良として実施される。この新しいプ
ロトコルは、「割振り及びゼロ化」命令を処理する際に
特に有用であり、メモリから古いデータを先にフェッチ
せずにキャッシュ内のデータが変更（ゼロ・アウト）さ
れる。所与のキャッシュ・ライン内に２つのセクタしか
ない実施例では、３つの新しい状態を設けてどのセクタ
が変更されたか、または第１のレベルのキャッシュのキ
ャッシュ・ラインに対してキャッシュ可能ライトスルー
操作が行われたかどうかを示す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にはコンピュ
ータ・システムに関し、具体的にはスヌープ操作を上流
であるより上位レベルのキャッシュに転送する必要があ
るかどうかを判断するキャッシュ・コヒーレンシ・プロ
トコルに係わる。
【０００２】
【従来の技術】従来のマルチプロセッサ・コンピュータ
・システム１０の基本構造を図１に示す。コンピュータ
・システム１０は、いくつかの処理装置を有することが
でき、そのうちの２つの処理装置１２ａ及び１２ｂが図
示されている。処理装置は、入出力（Ｉ／Ｏ）装置１４
（表示モニタ、キーボード、グラフィカル・ポインタ
（マウス）、永続記憶装置（ハードウェア・ディスク）
など）、処理装置がプログラム命令を実行するために使
用するメモリ・デバイス１６（ランダム・アクセス・メ
モリ、またはＲＡＭ）、及び、コンピュータに最初に電
源を入れたときに周辺装置の１つ（通常は永続記憶装
置）からオペレーティング・システムを探し出してロー
ドすることを主な目的とするファームウェア１８を含む
様々な周辺装置に接続されている。処理装置１２ａ及び
１２ｂは、汎用相互接続線またはバス２０、あるいはダ
イレクト・メモリ・アクセス・チャネル（図示せず）を
含む様々な手段によって周辺装置と通信する。コンピュ
ータ・システム１０は、たとえばモデムやプリンタなど
に接続するためのシリアル・ポートやパラレル・ポート
など、図示されていない多くの追加の構成要素を有する
ことができる。当業者ならさらに、図１のブロック図に
図示されている構成要素と共に使用可能な他の構成要素
もあることがわかるであろう。たとえば、ビデオ表示モ
ニタを制御するためにディスプレイ・アダプタを使用し
たり、メモリ１６にアクセスするためにメモリ・コント
ローラを使用することができる。コンピュータは３個以
上の処理装置を有することもできる。
【０００３】対称マルチプロセッサ（ＳＭＰ）コンピュ
ータでは、すべての処理装置は一般に同じである。すな
わち、すべての処理装置が命令及びプロトコルの共通の
セットまたはサブセットを使用して動作し、一般に同じ
アーキテクチャを有する。典型的なアーキテクチャは図
１に示す通りである。処理装置は、複数のレジスタと、
コンピュータを動作させるためにプログラム命令を実行
する実行ユニットとを含むプロセッサ・コア２２を含
む。処理装置の例としては、インターナショナル・ビジ
ネス・マシーンズ・コーポレイション（ＩＢＭ）が販売
するＰｏｗｅｒＰＣTMプロセッサがある。処理装置は、
高速メモリ・デバイスを使用して実装された命令キャッ
シュ２４やデータ・キャッシュ２６などの１つまたは複
数のキャッシュも有することができる。キャッシュは、
メモリ１６から値をロードする長いステップを回避する
ことによって処理を高速化することを目的として、プロ
セッサによって繰り返しアクセスされる可能性がある値
を一時的に記憶するために一般に使用される。これらの
キャッシュは、単一の集積チップ２８上にプロセッサ・
コアと一体にパッケージされているときは、「オンボー
ド」キャッシュと呼ばれる。各キャッシュには、プロセ
ッサ・コアとキャッシュ・メモリとの間のデータの転送
を管理するキャッシュ・コントローラ（図示せず）が付
随している。
【０００４】処理装置は、オンボード（一次）キャッシ
ュ２４及び２６をサポートするため二次キャッシュ（Ｌ
２）と呼ばれるキャッシュ３０などの追加のキャッシュ
を備えることができる。言い換えると、キャッシュ３０
はメモリ１６とオンボード・キャッシュとの間の媒介と
して機能し、オンボード・キャッシュよりもはるかに大
量の情報（命令及びデータ）を記憶することができる
が、アクセス・ペナルティは長い。たとえば、キャッシ
ュ３０は、２５６キロバイトまたは５１２キロバイトの
記憶容量を有するチップとすることができ、プロセッサ
は６４キロバイトの合計記憶容量を持つオンボード・キ
ャッシュを有するＩＢＭ ＰｏｗｅｒＰＣ TM６０４シリ
ーズのプロセッサとすることができる。キャッシュ３０
はバス２０に接続され、メモリ１６からプロセッサ・コ
ア２２への情報のロードはすべてキャッシュ３０を介し
て行わなければならない。図１には二次キャッシュ階層
しか図示されていないが、多くのレベル（Ｌ３、Ｌ４、
など）の直列接続されたキャッシュを備えたマルチレベ
ル・キャッシュ階層を設けることもできる。
【０００５】ＳＭＰコンピュータでは、コヒーレントな
メモリ・システムを備えること、すなわち、すべてのプ
ロセッサについて各個別の記憶場所への書込みが何らか
の順序で順次化されるようにすることが重要である。た
とえば、値１、２、３、４をとるように１シーケンスの
操作によってメモリ内の場所が変更されるものとする。
キャッシュ・コヒーレント・システムでは、すべてのプ
ロセッサが、所与の場所への書込みを前記の順序で行わ
れるように守る。しかし、１つの処理要素がその記憶場
所への書込みをミスすることがある。その記憶場所を読
み取る所与の処理要素が１、３、４というシーケンスに
遭遇し、値２に加えられた更新を読取り損なうことがあ
る。これらの特性を実装するシステムを「コヒーレン
ト」と言う。実質的には、すべてのコヒーレンシ・プロ
トコルはキャッシュ・ブロックのサイズの粒度に対して
のみ作用する。すなわち、コヒーレンシ・プロトコルは
データの移動と書込み許可をキャッシュ・ブロック単位
で制御し、個々の記憶場所ごとに別々に制御するわけで
はない。
【０００６】当業者に周知の、キャッシュ・コヒーレン
シを実現するためのプロトコル及び技法がいくつかあ
る。コヒーレンシを維持するためのそれらのすべての機
構の中心にあるのは、プロトコルによって、所与の時点
で所与の記憶場所（キャッシュ・ブロック）への書込み
を行うことができる「許可」を１つのプロセッサだけが
持てるようにするという必要条件である。この必要条件
の結果として、処理要素が記憶場所への書込みを試みる
ときは常に、まず、その場所への書込みを行いたいとい
うことを他のすべての処理要素に通知し、他のすべての
処理要素から許可を受け取ってから書込みを行わなけれ
ばならない。重要な問題は、書込みが行われる前に開始
プロセッサがシステム内の他のすべてのプロセッサに書
込みを通知しなければならないということである。さら
に、ブロックが所与の処理装置の一次キャッシュ内にあ
る場合、そのブロックはその処理装置の二次キャッシュ
及び三次キャッシュにも存在する。この特性は包含と呼
ばれ、当業者には周知である。以下では、本発明に関係
するキャッシュにこの包含の原理が適用されるものとす
る。
【０００７】システムにおけるキャッシュ・コヒーレン
シを実現するために、プロセッサは共通の汎用相互接続
線（すなわちバス２０）を介して通信する。プロセッサ
は、記憶場所の読取りまたは書込みを行いたいことを示
すメッセージをこの相互接続線で渡す。相互接続線上に
操作が送り込まれると、他のすべてのプロセッサはその
操作を「スヌープ」（監視）し、それらのキャッシュの
状態が要求された操作を行うことができる状態であるか
どうかを決定し、できる場合にはどのような条件下で行
えるかを決定する。バス・トランザクションを受け入
れ、メモリ・コヒーレンシを維持するためにスヌープと
フォローアップ処置を必要とするいくつかのバス・トラ
ンザクションがある。スヌープ操作は、特定のバス信号
のアサートによって生成される適格なスヌープ要求の受
信によってトリガされる。
【０００８】この通信は、キャッシュを備えたシステム
では、メモリの所与のブロックの最も最近の有効コピー
がシステム・メモリ１６からシステム内の（前述のよう
な）１つまたは複数のキャッシュに移動している可能性
があるために必要なものである。プロセッサ（たとえば
１２ａ）がそのプロセッサのキャッシュ階層内にない記
憶場所にアクセスを試みた場合、その記憶場所の実際の
（現行）値が入っているブロックの正しいバージョン
は、システム・メモリ１６内にあるか、または別の処理
装置（たとえば処理装置１２ｂ）内の１つまたは複数の
キャッシュ内にある可能性がある。正しいバージョンが
システム内の他の１つまたは複数のキャッシュにある場
合、システム・メモリではなく、システム内のその１つ
または複数のキャッシュから正しい値を入手する必要が
ある。
【０００９】たとえば、プロセッサ（たとえば１２ａ）
がメモリ内の記憶場所を読み取ろうと試みる場合を考え
てみる。プロセッサはまず、そのプロセッサ自体の一次
キャッシュ（２４または２６）をポーリングする。その
ブロックが一次キャッシュにない場合、要求は二次キャ
ッシュ（３０）に転送される。そのブロックが二次キャ
ッシュにない場合、それより下位のキャッシュがあれば
その下位キャッシュ（たとえば三次キャッシュ）に要求
が転送される。ブロックがその下位キャッシュにもない
場合、要求は処理のために汎用相互接続線（２０）上に
流される。汎用相互接続線上に操作が流されると、他の
すべての処理装置がその操作をスヌープし、それぞれの
キャッシュにそのブロックがあるかどうかを判断する。
処理装置によって要求されたそのデータのブロックを所
与の処理装置がその一次キャッシュ内に持っており、そ
のデータが変更されている場合、包含の原理により二次
キャッシュ及びそれより下位レベルのキャッシュもその
ブロックのコピーを持っている（しかし、そのプロセッ
サのキャッシュ内のコピーが変更されているためそれら
のコピーは陳腐化している可能性がある）。したがっ
て、処理装置の下位レベルのキャッシュ（たとえば三次
キャッシュ）がこの読取り操作をスヌープした場合、要
求されたブロックがより上位レベルのキャッシュ内にあ
り、変更されていると判断する。これが起こると、三次
キャッシュは、その記憶場所の実際の値がメモリ階層の
最上部の一次キャッシュ内にあり、開始処理装置の読取
り要求の処理に使用できるようにするためにそれを取り
出さなければならないため、その操作を後でもう一度
「再試行」しなければならないことをその処理装置に対
して通知するメッセージを汎用相互接続線上に送る。
【００１０】処理装置からの要求が取り出されると、三
次キャッシュは一次キャッシュから変更されたデータを
取り出し、本発明に特に関係のない実施態様の厳密な詳
細に応じて、それを三次キャッシュまたはメイン・メモ
リあるいはその両方で使用可能にするプロセスを開始す
る。より上位のキャッシュからブロックを取り出すため
に、三次キャッシュはキャッシュ間接続を介してより上
位のキャッシュにメッセージを送り、ブロックの取り出
しを要求する。これらのメッセージは、一次キャッシュ
に達するまで処理装置の階層を伝播し、それによって、
ブロックは最下位レベル（三次キャッシュまたはメイン
・メモリ）に達するまで階層を下方に移動し、開始処理
装置からの要求を処理することができるようになる。
【００１１】開始処理装置は、最終的に読取り要求を汎
用相互接続線上に再提示する。しかし、この時点で処理
装置の一次キャッシュから変更されたデータが取り出さ
れており、開始プロセッサからの読取り要求は満たされ
ることになる。この事例を一般に「スヌープ・プッシ
ュ」と呼ぶ。汎用相互接続線上で読取り要求がスヌープ
され、それによって処理装置が「ブロック」を階層の最
下部まで「プッシュ」して、開始処理装置によって行わ
れた読取り要求が満たされる。
【００１２】留意すべき重要な点は、プロセッサがブロ
ックの読取りまたは書込みを行いたい場合、キャッシュ
・コヒーレンシを維持するためにプロセッサはその希望
をシステム内の残りの処理装置に伝えなければならない
ことである。これを実現するために、キャッシュ・コヒ
ーレンシ・プロトコルはキャッシュ階層の各レベル内の
各ブロックに、ブロックの現在の「状態」を示す状況標
識を関連づける。この状態情報を使用して、汎用相互接
続線とキャッシュ間接続線上のメッセージ・トラフィッ
クを少なくするコヒーレンシ・プロトコルにおける特定
の最適化が可能になる。この機構の一例として、処理装
置が読取りを実行するとき、処理装置はその読取りを後
で取り出さなければならないかどうかを示すメッセージ
を受け取る。読取り操作を取り出さない場合、メッセー
ジには通常、処理装置が他の処理装置もまだそのブロッ
クのアクティブ・コピーを持っているかどうかを判断す
ることができるようにする情報も含まれる（これは、他
の最下位キャッシュにそれらのキャッシュが再試行しな
い読取りについて「共用」または「非共用」標識を提供
させることによって行われる）。したがって、処理装置
はシステム内の他のプロセッサがブロックのコピーを持
っているかどうかを判断することができる。他の処理装
置がブロックのアクティブ・コピーを持っていない場
合、読取りを行う処理装置はそのブロックの状態を「排
他的」としてマークする。ブロックが排他的としてマー
クされた場合、システム内の他の処理装置はそのブロッ
クのコピーを持っていないため、その処理装置はシステ
ム内の他の処理装置に伝えなくてもブロックを後で書き
込むことができるようにすることできる。したがって、
一般に、プロセッサは読み書きの意図を相互接続線上に
流してからでなくても、場所の読取りまたは書込みを行
うことができる。しかし、これは他のプロセッサがその
ブロックに関心がないことがコヒーレンシ・プロトコル
によって保証された場合にのみ起こる。
【００１３】上述のキャッシュ・コヒーレンシ技法は、
「ＭＥＳＩ」と呼ばれる特定のプロトコルで実施され、
これを図２に示す。このプロトコルでは、キャッシュ・
ブロックは、「Ｍ」（変更済み）、「Ｅ」（排他的）、
「Ｓ」（共用）、または「Ｉ」（無効）の４つの状態の
うちの１つを取ることができる。ＭＥＳＩプロトコルで
は、各キャッシュ項目（たとえば３２バイト・セクタ）
は、項目がとることができる４つの状態のうちの状態を
示す２ビットを持つ。状態は、要求プロセッサが求める
項目の初期状態及びアクセスのタイプに応じて変化する
ことができ、要求プロセッサのキャッシュ内の項目につ
いて特定の状態が設定される。たとえば、セクタが「変
更済み」状態の場合、アドレスされたセクタは変更され
たセクタを持っているキャッシュ内でのみ有効であり、
変更されたデータはまだシステム・メモリに書き戻され
ていない。セクタが「排他的」の場合、それはそのセク
タのみにあり、システム・メモリと整合している。セク
タが「共用」の場合、そのキャッシュ内と少なくとも１
つの他のキャッシュ内で有効であり、すべての共用セク
タはシステム・メモリと整合している。最後に、セクタ
が無効な場合、アドレスされたセクタはキャッシュ内に
ないことを示す。図２に示すように、セクタが「変更済
み」、「共用」、または「無効」状態のいずれかである
場合、特定のバス・トランザクションに応じて状態間を
移行することができる。「排他的」状態のセクタは他の
いずれの状態にも移行することができるが、セクタはま
ず「無効」になってからでなければ「排他的」になるこ
とができない。
【００１４】プロセッサの高速化したときにＳＭＰパフ
ォーマンスを維持する際の難点の一つは、システム・メ
モリ・バスの負荷の増大である。その影響を緩和する１
つの方法は、バス幅と、１回のトランザクションごとの
データ伝送量（伝送バースト・サイズ）を増やすことで
ある。残念ながら、この伝送サイズはシステムのキャッ
シュ・ライン・サイズとコヒーレンシ・サイズになり、
ほとんどの縮小命令セット・コンピュータ（ＲＩＳＣ）
プロセッサがそうであるように、キャッシュ制御命令が
ある場合にはソフトウェア・モデルに影響を与える。ソ
フトウェアへの影響を防止するために、プロセッサとシ
ステム・バスの間にセクタ化キャッシュが実装される。
セクタ化キャッシュはメモリ及びシステム伝送サイズと
同じライン・サイズを持ち、セクタ・サイズはプロセッ
サ・キャッシュ・ライン・サイズと同じである。この構
成によって、ソフトウェア影響問題は解決されるが、包
含性とコヒーレンシを維持しようとする下位レベルのキ
ャッシュについてはいくつかの設計上の問題が生じる。
【００１５】第１に、より上位のキャッシュ（一次）
が、アロケート・アンド・ゼロ命令と呼ぶ特定の命令
（ＰｏｗｅｒＰＣTM命令セットの「ＤＣＢＺ」）を実行
するときは常に、メモリから古いデータをフェッチせず
にそれ自体のキャッシュに入っているデータを変更する
（ゼロにする）。この操作は、一般に新しいプロセスに
メモリ領域を割振りし直すときに行われる。下位レベル
・キャッシュもそれ自体のキャッシュ・ラインを割り振
り、ゼロにする必要があるが、下位レベルのキャッシュ
はより大きなキャッシュ・ラインを有する。このプロシ
ージャを実施する従来の方法は、メモリからより大きな
ラインを読取り、次にそのプロセッサ・キャッシュ・ラ
インに対応する部分をゼロにするものである。しかしこ
の手法は、いずれにしても再割り振りしようとしている
メモリからのデータの読み取りを回避するという操作の
目的全体を損なう。さらに、プロセッサは、きわめて短
い期間に、下位レベルのキャッシュ内のより大きなキャ
ッシュ・ラインの残りの部分に入ることになる（下位レ
ベルのキャッシュはそうであるとは見なすことができな
いが）追加のキャッシュ・ラインのアロケート・アンド
・ゼロを行う可能性が高い。したがって、第１の問題
は、上位レベルの（たとえば一次）キャッシュ内では有
効であるが下位レベルのキャッシュ（たとえば二次また
は三次）ではまだ有効になっていないセクタを追跡する
ことである。
【００１６】第２の問題は、たとえばグラフィック・デ
バイス・ドライバ（ビデオ表示モニタなど）などによっ
て一般的に使用されるキャッシュ可能ライトスルー操作
を効率的にサポートする方法である。この場合、大量の
データが参照されることが多いが、変更される量はわず
かに過ぎない。変更されたデータはプロセッサの外部に
あるグラフィック装置に適時に見えるようになる必要が
あり、したがってキャッシュ可能ライトスルー・プロト
コルが使用される。このプロトコルは、包含を維持する
ために、変更されたデータを含むラインをすべてのレベ
ルのキャッシュで割り振る必要があるが、キャッシュの
整合性を維持するのに部分ライン書込み機能（コストが
かかる複雑な機能）を必要とすることになるライトスル
ー操作のため、または、ラインを次に参照するときにラ
インを再度フェッチする必要があるためパフォーマンス
に悪影響を与えることになる書き込み時のラインのフラ
ッシュと無効化のために、実施が複雑になる。
【００１７】したがって、無用なバス操作を回避するた
めに、そのレベルで未定義のまま、所与のキャッシュ・
レベルの上流でキャッシュラインが割り振られて有効で
あることを示す方法を考案することが望ましい。さら
に、そのような上流の変更済みセクタに対するスヌープ
・ヒットが発生するまれな場合をこの方法によって効率
的に処理することができればさらに有利であろう。
【００１８】
【発明が解決しようとする課題】したがって、本発明の
目的は、セクタ化された下位レベル・キャッシュを有す
るマルチプロセッサ・システムにおいてキャッシュ・コ
ヒーレンシを維持する改良された方法を提供することで
ある。
【００１９】本発明の他の目的は、キャッシュ・ライン
に対するゼロ割振り操作のパフォーマンスを向上させる
方法を提供することである。
【００２０】本発明の他の目的は、複雑な部分書込み機
能を備えずに、さらにライトスルー・キャッシュ操作を
サポートする方法を提供することである。
【００２１】
【課題を解決するための手段】上記の目的は、マルチプ
ロセッサ・コンピュータ・システムにおけるキャッシュ
・コヒーレンシを維持する方法であって、一般に、第１
の値を処理装置の第１のレベルのキャッシュ内のキャッ
シュ・ライン・ブロックと、処理装置の第２のレベルの
キャッシュ内のキャッシュ・ラインのセクタとにロード
し、次に処理装置の第１のレベルのキャッシュ内のキャ
ッシュ・ライン・ブロック内の値を変更するステップ
と、第２のレベルのキャッシュ内のキャッシュ・ライン
が上流で変更されたことを第２のレベルのキャッシュで
表示するステップとを含む方法で達成される。この表示
は、第２のレベルのキャッシュ内のキャッシュ・ライン
のセクタを変更せずに行われる。このプロシージャは、
処理装置の第１のキャッシュ・レベルのキャッシュ・ラ
インブロックをゼロ化するアロケート・アンド・ゼロ
（ＤＣＢＺ）命令に応答して実行することができる。表
示ステップは、第２のレベルのキャッシュ内のキャッシ
ュ・ライン内の複数のセクタのうちのどのセクタが、変
更された第１のレベルのキャッシュ内のキャッシュ・ラ
イン・ブロックに対応するかの表示を含む。所与のキャ
ッシュ・ライン内に２つのセクタしかない実施例では、
どのセクタが変更されたか、または第１のレベルのキャ
ッシュのキャッシュ・ラインに対していずれかのキャッ
シュ可能ライトスルー操作が実行されたかどうかを示す
ために３つの新しい状態を設ける。この新しいプロトコ
ルでは、無用なバス操作を実行せずに、より上位のレベ
ルで有効であるセクタを正しく追跡することができ、キ
ャッシュ可能ライトスルー操作がより効率的にサポート
される。
【００２２】
【発明の実施の形態】本発明は、図１のシステムのよう
なマルチプロセッサ・システムにおいてキャッシュ・コ
ヒーレンシを維持する方法を対象とするが、本発明は必
ずしも従来のコンピュータ・システムではないコンピュ
ータ・システムにも適用可能である。すなわち、コンピ
ュータ・システムは図１に図示されていない新しいハー
ドウェア構成要素を含んでいたり、既存の構成要素のた
めの新規な相互接続アーキテクチャを有していてもよ
い。したがって、当業者なら、本発明は図に示す汎用シ
ステムには限定されないことがわかるであろう。
【００２３】次に図３を参照すると、本発明のキャッシ
ュ・コヒーレンシ・プロトコルの一実施例を示す状態図
が図示されている。このプロトコルは、図２に示す従来
技術のＭＥＳＩプロトコルと同じ４つの状態（変更済
み、排他的、共用、及び無効）を含む点ではＭＥＳＩプ
ロトコルと類似しているが、以下で詳述する上流の未定
義セクタの３つの新しい「Ｕ」状態も含む。この新しい
プロトコルを本明細書では「Ｕ−ＭＥＳＩ」プロトコル
と呼ぶ。従来技術のプロトコルと同様に、この４つのＭ
−Ｅ−Ｓ−Ｉ状態は、要求プロセッサが求める項目の初
期状態とアクセスのタイプに基づいて変化することがで
きる。この４つの状態が変化する方式は、従来技術のＭ
ＥＳＩプロトコルと一般には同じであるが、以下で述べ
るような異なる点がある。
【００２４】図の実施例では、Ｕ−ＭＥＳＩプロトコル
は２つのセクタを備えたキャッシュ・ラインを有するキ
ャッシュに合わせて適合化されている。この実施例で
は、（１）２つのセクタのうちの第１のセクタ（「奇
数」セクタ）が変更される場合、（２）２つのセクタの
うちの第２のセクタ（「偶数」セクタ）が変更される場
合、及び（３）どちらのセクタも変更されない場合（両
方ともキャッシュ可能ライトスルー読み取り操作の結果
として共用される）の３つの事例が可能であるため３つ
の「Ｕ」状態がある。本明細書では、これらの状態のう
ちの第１の状態を「ＵIM」と呼び、第２の状態を
「ＵMI」と呼び、第３の状態を「ＵSS」と呼ぶ。Ｕ−Ｍ
ＥＳＩプロトコルのこの実施例では、各キャッシュ項目
は項目がとることができる７つの状態（従来の４つの状
態と、３つの新しい「Ｕ」状態）のうちの１つの状態を
示す３ビットを有する。キャッシュ・ライン内の２つ以
上のセクタがある場合は、追加の「Ｕ」状態（及びキャ
ッシュ項目内の追加のビット）が必要になる。
【００２５】表１に、最上位（Ｌ１）操作にかかわるキ
ャッシュ遷移を示す。
【表１】
【００２６】表１の第１項では、Ｌ１キャッシュのキャ
ッシュ・ライン内の偶数セクタ（第２のセクタ）に対し
てＤＣＢＺ操作（書込みタイプの操作）が行われると、
それに対応する「Ｉ」（無効）状態のより下位レベルの
キャッシュが「ＵIM」に遷移する。すなわち、第２のセ
クタだけが変更済みとして示される。表１の第２項で
は、Ｌ１キャッシュのキャッシュ・ライン内の奇数セク
タ（第１のセクタ）に対してＤＣＢＺ操作が行われる
と、それに対応する「Ｉ」（無効）状態のより下位のキ
ャッシュが「ＵMI」に遷移する。すなわち、第１のセク
タだけが変更済みとして示される。
【００２７】同じラインの奇数セクタに前にＤＣＢＺ操
作が行われ、それに対応するより下位のキャッシュが
「ＵMI」状態であるときに偶数セクタにＤＣＢＺ操作が
行われるか（表１の第３項）、または同じラインの偶数
セクタに前にＤＣＢＺ操作が行われ、対応するより下位
のキャッシュが「ＵIM」状態のときに第２のセクタに対
してＤＣＢＺ操作が行われた場合（表１の第４項）、下
位レベルのキャッシュは「Ｍ」（変更済み）状態に状態
遷移して、そのライン全体が変更されたことを示す。し
かし、所与のラインについて前に１つのＤＣＢＺだけが
行われ、下位レベルのキャッシュのそのラインが
「ＵIM」または「ＵMI」状態であり、他方の（無効）ラ
インに対して「変更を意図した読取りまたは書込み」
（ＲＷＩＴＭ）操作を受ける場合、下位レベルのキャッ
シュ・ラインは「Ｉ」（無効）になり、変更されたセク
タ（Ｍセクタ）はより上位のキャッシュからフラッシュ
される。
【００２８】表１の第６項で、対象ブロックに対するＬ
１「ヒット」が発生し、より下位のキャッシュが
「ＵSS」状態の場合、それらはその状態のままである。
すなわち、無効であるかのように扱われ、キャッシュさ
れない。ブロックに対してキャッシュ可能／ライトスル
ー読取り操作が行われた場合（表１の第７項）であっ
て、より下位のキャッシュが対応する「Ｉ」（無効）状
態のブロックを持っている場合、それらのキャッシュは
「ＵSS」状態に遷移する。最後に、表１の第８項に示す
ように、上記で示されていない他のすべてのＬ１操作は
通常の遷移を受ける。すなわち従来技術のＭＥＳＩプロ
トコルに従う。
【００２９】表２に、システム・バス・スヌープ・トラ
ンザクションが「Ｕ」状態のキャッシュにどのように影
響するかを示す。
【表２】
【００３０】「Ｕ」状態では、キャッシュは処置を行わ
なければならないと認識しているが、スヌープを上流に
転送して適切な処置を判断しなければならない。表２に
は、「Ｕ」状態の１つに対するスヌープ・ヒットが発生
するまれな場合だけが示されている。これらの状況で
は、より下位のキャッシュは上流キャッシュの内容をフ
ラッシュして「Ｉ」（無効）状態に移行し、「再試行」
応答を出す。ただし、「ＵSS」状態に対する読取りスヌ
ープ・ヒットが起こった場合は、コヒーレンシ応答は
「共用」になる。
【００３１】上述のＵ−ＭＥＳＩプロトコルによって、
前述の問題が両方とも解決される。すなわち、無用なバ
ス操作を実行せずにより上位のレベルで有効なセクタが
追跡され、キャッシュ可能ライトスルー操作が効率的に
サポートされる。その結果、メモリ帯域幅が増大し、ア
ドレス帯域幅が解放されると共に、バイト書込みが可能
になる。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３３】（１）第１のキャッシュ・レベルが第２の
キャッシュ・レベルの上流にある、各処理装置が少なく
とも第１及び第２のレベルのキャッシュを含むキャッシ
ュ階層を有する複数の処理装置を有するマルチプロセッ
サ・コンピュータ・システムにおいてキャッシュ・コヒ
ーレンシを維持する方法であって、第１の値を処理装置
の第１のレベルのキャッシュ内のキャッシュ・ライン・
ブロックと、処理装置の第２のレベルのキャッシュ内の
キャッシュ・ラインのセクタとにロードするステップ
と、処理装置の第１のレベルのキャッシュ内のキャッシ
ュ・ライン・ブロック内の値を変更するステップと、第
２のレベルのキャッシュ内のキャッシュ・ラインのセク
タが上流で変更されたことを第２のレベルのキャッシュ
で表示するステップとを含む方法。 （２）前記変更ステップが、処理装置の第１のレベルの
キャッシュのキャッシュ・ライン・ブロックをゼロ・ア
ウトするステップを含む、上記（１）に記載の方法。 （３）他の少なくとも１つの値を、第２のレベルのキャ
ッシュ内のキャッシュ・ラインのセクタに対応する第１
のレベルのキャッシュの他のキャッシュ・ライン・ブロ
ックにロードするステップをさらに含む、上記（１）に
記載の方法。 （４）第１の値に対応するメモリ・ブロックにアクセス
する要求に関する第２の処理装置からの照会に応答する
ステップをさらに含む、上記（１）に記載の方法。 （５）表示する前記ステップが第２のレベルのキャッシ
ュ内のキャッシュ・ラインのセクタを変更せずに行われ
る、上記（１）に記載の方法。 （６）表示する前記ステップが、第２のレベルのキャッ
シュ内のキャッシュ・ライン内の複数のセクタ内のどの
セクタが変更された第１のレベルのキャッシュ内のキャ
ッシュ・ライン・ブロックに対応するかを示す表示を含
む、上記（１）に記載の方法。 （７）第２のレベルのキャッシュ内のキャッシュ・ライ
ンがセクタを２つしか持たず、表示する前記ステップが
２つのセクタのうちのどのセクタが変更された第１のレ
ベルのキャッシュ内のキャッシュ・ライン・ブロックに
対応するかを示す表示を含む、上記（１）に記載の方
法。 （８）表示する前記ステップが、第１のレベルのキャッ
シュのキャッシュ・ラインに対して行われたキャッシュ
可能ライトスルー操作の表示を含む、上記（１）に記載
の方法。 （９）上流の変更されたキャッシュ・ラインにアクセス
する試みに応答して、第１のレベルのキャッシュのキャ
ッシュ・ラインが無効であることを表示するステップを
さらに含む、上記（７）に記載の方法。 （１０）上流の変更されたキャッシュ・ラインにアクセ
スする試みに応答して、第１のレベルのキャッシュのキ
ャッシュ・ラインが無効であることを表示するステップ
をさらに含む、上記（６）に記載の方法。 （１１）表示する前記ステップが、第１のレベルのキャ
ッシュのキャッシュ・ラインに対して行われたキャッシ
ュ可能ライトスルー操作の表示を含む、上記（１０）に
記載の方法。 （１２）メモリ・デバイスと、前記メモリ・デバイスに
接続されたバスと、前記バスに接続され、各処理装置が
少なくとも第１のレベルのキャッシュと第２のレベルの
キャッシュとを有し、各前記キャッシュが複数のキャッ
シュ・ラインを有し、前記第２のレベルのキャッシュ内
の各前記キャッシュ・ラインが複数のセクタを有し、各
前記処理装置が前記第２のレベルのキャッシュ内の所与
のキャッシュ・ラインの所与のセクタが上流で変更され
るときそれを示す表示を提供する手段をさらに有する複
数の処理装置とを含むコンピュータ・システム。 （１３）各前記処理装置がさらに、前記表示を転送する
ことによって前記所与のセクタに対応するメモリ・ブロ
ックにアクセスする要求に関する他の処理装置からの照
会に応答する、上記（１２）に記載のコンピュータ・シ
ステム。 （１４）各前記処理装置が前記所与のセクタを変更する
ことなく前記表示を提供する、上記（１２）に記載のコ
ンピュータ・システム。 （１５）前記第１のレベルのキャッシュ内の各前記キャ
ッシュ・ラインが複数のセクタを有し、前記第２のレベ
ルのキャッシュ内の各前記キャッシュ・ラインが前記第
１のレベルのキャッシュ内の各前記キャッシュ・ライン
よりも多くのセクタを有する、上記（１２）に記載のコ
ンピュータ・システム。 （１６）前記表示を提供する前記手段が、前記第２のレ
ベルのキャッシュ内の前記キャッシュ・ライン内の前記
複数のセクタ内のどのセクタが、変更された前記第１の
レベルのキャッシュ内のブロックに対応するかを表示す
る手段を含む、上記（１２）に記載のコンピュータ・シ
ステム。 （１７）前記表示を提供する前記手段が、前記第１のレ
ベルのキャッシュのキャッシュ・ラインに対していずれ
かのキャッシュ可能ライトスルー操作が行われるときそ
れを示す手段を含む、上記（１２）に記載のコンピュー
タ・システム。 （１８）前記表示を提供する前記手段が、前記第１のレ
ベルのキャッシュの前記キャッシュ・ラインにアクセス
する試みに応答して、前記第２のレベルのキャッシュの
前記所与のキャッシュ・ラインに対応する前記第２のレ
ベルのキャッシュのキャッシュ・ラインが無効であるこ
とを示す手段をさらに含む、上記（１２）に記載のコン
ピュータ・システム。 （１９）前記表示を提供する前記手段が、前記第１のレ
ベルのキャッシュの前記キャッシュ・ラインに対してい
ずれかのキャッシュ可能ライトスルー操作が行われると
きそれを表示する手段をさらに含む、上記（１８）に記
載のコンピュータ・システム。
【図面の簡単な説明】
【図１】従来技術のマルチプロセッサ・コンピュータ・
システムのブロック図である。
【図２】従来技術のキャッシュ・コヒーレンシ・プロト
コル（ＭＥＳＩ）を示す状態図である。
【図３】本発明のキャッシュ・コヒーレンシ・プロトコ
ルを示す状態図である。
【符号の説明】
１２ 処理装置 １４ 入出力装置 １６ システム・メモリ １８ ファームウェア ２０ バス ２２ プロセッサ・コア ２４ 一次キャッシュ ３０ 二次キャッシュ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・スチィーブン・ダッドソン アメリカ合衆国78660 テキサス州フラジ ャービル ベル・ロック・サークル 1205 (72)発明者 ジェリー・ドン・ルイス アメリカ合衆国78681 テキサス州ラウン ド・ロック アローヘッド・サークル 3409

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】第１のキャッシュ・レベルが第２のキャッ
    シュ・レベルの上流にある、各処理装置が少なくとも第
    １及び第２のレベルのキャッシュを含むキャッシュ階層
    を有する複数の処理装置を有するマルチプロセッサ・コ
    ンピュータ・システムにおいてキャッシュ・コヒーレン
    シを維持する方法であって、 第１の値を処理装置の第１のレベルのキャッシュ内のキ
    ャッシュ・ライン・ブロックと、処理装置の第２のレベ
    ルのキャッシュ内のキャッシュ・ラインのセクタとにロ
    ードするステップと、 処理装置の第１のレベルのキャッシュ内のキャッシュ・
    ライン・ブロック内の値を変更するステップと、 第２のレベルのキャッシュ内のキャッシュ・ラインのセ
    クタが上流で変更されたことを第２のレベルのキャッシ
    ュで表示するステップとを含む方法。
  2. 【請求項２】前記変更ステップが、処理装置の第１のレ
    ベルのキャッシュのキャッシュ・ライン・ブロックをゼ
    ロ・アウトするステップを含む、請求項１に記載の方
    法。
  3. 【請求項３】他の少なくとも１つの値を、第２のレベル
    のキャッシュ内のキャッシュ・ラインのセクタに対応す
    る第１のレベルのキャッシュの他のキャッシュ・ライン
    ・ブロックにロードするステップをさらに含む、請求項
    １に記載の方法。
  4. 【請求項４】第１の値に対応するメモリ・ブロックにア
    クセスする要求に関する第２の処理装置からの照会に応
    答するステップをさらに含む、請求項１に記載の方法。
  5. 【請求項５】表示する前記ステップが第２のレベルのキ
    ャッシュ内のキャッシュ・ラインのセクタを変更せずに
    行われる、請求項１に記載の方法。
  6. 【請求項６】表示する前記ステップが、第２のレベルの
    キャッシュ内のキャッシュ・ライン内の複数のセクタ内
    のどのセクタが変更された第１のレベルのキャッシュ内
    のキャッシュ・ライン・ブロックに対応するかを示す表
    示を含む、請求項１に記載の方法。
  7. 【請求項７】第２のレベルのキャッシュ内のキャッシュ
    ・ラインがセクタを２つしか持たず、表示する前記ステ
    ップが２つのセクタのうちのどのセクタが変更された第
    １のレベルのキャッシュ内のキャッシュ・ライン・ブロ
    ックに対応するかを示す表示を含む、請求項１に記載の
    方法。
  8. 【請求項８】表示する前記ステップが、第１のレベルの
    キャッシュのキャッシュ・ラインに対して行われたキャ
    ッシュ可能ライトスルー操作の表示を含む、請求項１に
    記載の方法。
  9. 【請求項９】上流の変更されたキャッシュ・ラインにア
    クセスする試みに応答して、第１のレベルのキャッシュ
    のキャッシュ・ラインが無効であることを表示するステ
    ップをさらに含む、請求項７に記載の方法。
  10. 【請求項１０】上流の変更されたキャッシュ・ラインに
    アクセスする試みに応答して、第１のレベルのキャッシ
    ュのキャッシュ・ラインが無効であることを表示するス
    テップをさらに含む、請求項６に記載の方法。
  11. 【請求項１１】表示する前記ステップが、第１のレベル
    のキャッシュのキャッシュ・ラインに対して行われたキ
    ャッシュ可能ライトスルー操作の表示を含む、請求項１
    ０に記載の方法。
  12. 【請求項１２】メモリ・デバイスと、 前記メモリ・デバイスに接続されたバスと、 前記バスに接続され、各処理装置が少なくとも第１のレ
    ベルのキャッシュと第２のレベルのキャッシュとを有
    し、各前記キャッシュが複数のキャッシュ・ラインを有
    し、前記第２のレベルのキャッシュ内の各前記キャッシ
    ュ・ラインが複数のセクタを有し、各前記処理装置が前
    記第２のレベルのキャッシュ内の所与のキャッシュ・ラ
    インの所与のセクタが上流で変更されるときそれを示す
    表示を提供する手段をさらに有する複数の処理装置とを
    含むコンピュータ・システム。
  13. 【請求項１３】各前記処理装置がさらに、前記表示を転
    送することによって前記所与のセクタに対応するメモリ
    ・ブロックにアクセスする要求に関する他の処理装置か
    らの照会に応答する、請求項１２に記載のコンピュータ
    ・システム。
  14. 【請求項１４】各前記処理装置が前記所与のセクタを変
    更することなく前記表示を提供する、請求項１２に記載
    のコンピュータ・システム。
  15. 【請求項１５】前記第１のレベルのキャッシュ内の各前
    記キャッシュ・ラインが複数のセクタを有し、 前記第２のレベルのキャッシュ内の各前記キャッシュ・
    ラインが前記第１のレベルのキャッシュ内の各前記キャ
    ッシュ・ラインよりも多くのセクタを有する、請求項１
    ２に記載のコンピュータ・システム。
  16. 【請求項１６】前記表示を提供する前記手段が、前記第
    ２のレベルのキャッシュ内の前記キャッシュ・ライン内
    の前記複数のセクタ内のどのセクタが、変更された前記
    第１のレベルのキャッシュ内のブロックに対応するかを
    表示する手段を含む、請求項１２に記載のコンピュータ
    ・システム。
  17. 【請求項１７】前記表示を提供する前記手段が、前記第
    １のレベルのキャッシュのキャッシュ・ラインに対して
    いずれかのキャッシュ可能ライトスルー操作が行われる
    ときそれを示す手段を含む、請求項１２に記載のコンピ
    ュータ・システム。
  18. 【請求項１８】前記表示を提供する前記手段が、前記第
    １のレベルのキャッシュの前記キャッシュ・ラインにア
    クセスする試みに応答して、前記第２のレベルのキャッ
    シュの前記所与のキャッシュ・ラインに対応する前記第
    ２のレベルのキャッシュのキャッシュ・ラインが無効で
    あることを示す手段をさらに含む、請求項１２に記載の
    コンピュータ・システム。
  19. 【請求項１９】前記表示を提供する前記手段が、前記第
    １のレベルのキャッシュの前記キャッシュ・ラインに対
    していずれかのキャッシュ可能ライトスルー操作が行わ
    れるときそれを表示する手段をさらに含む、請求項１８
    に記載のコンピュータ・システム。
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