JPH11328016A - 命令キャッシュとデ―タ・キャッシュ間のコヒ―レンシを維持する方法および装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 命令キャッシュとデータ・キャッシュ間のコ
ヒーレンシを維持する。 【解決手段】 命令モードに応じて、データ・キャッシ
ュ・ブロック・ストア（dcbst）命令が、異なる形で扱
われる。コヒーレンシ維持モードでは、この命令がデー
タ・キャッシュと命令キャッシュの間のコヒーレンシの
維持に使用され、システム・メモリへの変更済みデータ
のプッシュと、命令キャッシュ内のキャッシュ・エント
リの無効化の両方が行われる。またシステム・バス上で
の新規のシステム・バス動作の開始をもたらし、データ
・キャッシュおよび命令キャッシュを有する他の装置
が、少なくとも命令／データ・キャッシュ・コヒーレン
シの点でそのデータ・キャッシュ内の指定されたキャッ
シュ・エントリをクリーンし、その命令キャッシュの指
定されたキャッシュ・エントリを無効化するように指示
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、全般的には分離さ
れたデータ・キャッシュおよび命令キャッシュのコヒー
レンシに関し、具体的には、分離されたデータ・キャッ
シュおよび命令キャッシュのコヒーレンシを維持する命
令に関する。さらに具体的に言うと、本発明は、対象キ
ャッシュ・エントリの複数のコピーを有するマルチプロ
セッサ・システムのデータ・キャッシュと命令キャッシ
ュの間のコヒーレンシを維持するための命令およびシス
テム・バス・トランザクションに関する。

【０００２】

【従来の技術】スーパースカラ縮小命令セット（ＲＩＳ
Ｃ）プロセッサには、通常は、少なくとも記憶階層のレ
ベル１（Ｌ１）層に、分離されたデータ・キャッシュお
よび命令キャッシュが含まれる。分離されたデータ・キ
ャッシュおよび命令キャッシュは、現在のスーパースカ
ラ・プロセッサに必要な帯域幅に起因して必要になる。
現在のスーパースカラ・プロセッサでは、命令の取り出
しとデータ参照が、簡単に１プロセッサ・サイクルあた
り１キャッシュ・アクセスを超える可能性がある。した
がって、通常はプロセッサ・ハードウェアに組み込ま
れ、１プロセッサ以下の待ち時間を有するように設計さ
れるＬ１キャッシュは、通常は分離式にされ、その結
果、命令とデータの参照を、同一のプロセッサ・サイク
ル中に別々のキャッシュに対して発行できるようにな
る。

【０００３】データ・キャッシュと命令キャッシュを分
離することによって、コヒーレントなメモリ階層の維持
という問題に追加の態様すなわち、すべてのプロセッサ
に単一のメモリの内容を見せることが追加される。たと
えば、プロセッサは、実際には後に実行される命令であ
るデータ・キャッシュ内のデータを変更する場合があ
る。これは、たとえば、ローダ・プログラムがコードを
メモリにロードした後にコード・リンケージを解決する
時に発生する。もう１つの例として、メモリ内容のペー
ジをコピーするプロセッサは、命令とデータを区別せ
ず、同一のページ内容を命令キャッシュとデータ・キャ
ッシュの両方にコピーする可能性がある。その後、コピ
ーされたページの一部を含むキャッシュ位置を解放する
ために、命令キャッシュ・ブロック無効化動作とクリー
ン動作の両方が必要になる。

【０００４】現在市販されているスーパースカラ・プロ
セッサのほとんどには、分離されたレベル１キャッシュ
のコヒーレンシを維持するための機構が含まれない。す
なわち、あるＬ１キャッシュの変更は、他のプロセッサ
内であれ同一プロセッサ内であれ、他のＬ１キャッシュ
に自動的には反映されない。ほとんどのスーパースカラ
・プロセッサでは、分離されたデータ・キャッシュと命
令キャッシュの間のコヒーレンシの維持は、ソフトウェ
アに委ねられている。ソフトウェアは、通常は、元々は
命令が含まれていた変更済みデータ・キャッシュ・エン
トリをフラッシュし、同一のキャッシュ・エントリが命
令キャッシュ内に常駐する場合にはこれを無効化するこ
とによって、分離されたキャッシュの間のコヒーレンシ
維持の問題を処理する。これらの処置は、実行可能プロ
グラムが格納され、変更されたキャッシュ・ラインのす
べてに対して、一度に１ページずつ行われる。

【０００５】すべてのスーパースカラ・プロセッサが、
レベル１キャッシュからシステム・メモリへ変更済みデ
ータを書き込む命令をサポートしている。プログラマ
は、このような命令を使用して、変更済みキャッシュ・
ラインを即座にプロセッサの外部から可視にすることが
できる。これは、グラフィックス・アプリケーションに
おいて、メモリ・マップ式のグラフィックス・アダプタ
または表示バッファに表示情報を書き込むのに有用であ
る。しかし、これまでのところ、そのような命令の最も
一般的な用途は、分離されたデータ・キャッシュと命令
キャッシュのコヒーレンシのソフトウェア管理である。
そのような目的に使用される時には、変更済みデータを
メモリに書き込む命令に、命令キャッシュ内の同一のキ
ャッシュ位置を無効化する命令が続く場合がある。たと
えば、ＰｏｗｅｒＰＣ（商標）系列のデバイスでは、変
更済みデータをシステム・メモリに書き込む命令は、デ
ータ・キャッシュ・ブロック・ストア（dcbst）命令で
あり、命令キャッシュ内のキャッシュ位置を無効化する
命令は、命令キャッシュ・ブロック無効化（icbi）命令
である。

【０００６】dcbst命令が実行される時には、有効アド
レスが計算され、変換され、保護違反について検査され
る。そのアドレスによって参照されるキャッシュ位置に
変更済みデータが格納されていない場合、キャッシュ・
ブロックは変更されず（命令は無演算として扱われ
る）、システム・バスに対するクリーン動作が開始され
る。しかし、キャッシュ・ブロックに変更済み（ダーテ
ィ）データが含まれる場合、そのデータが、データ・キ
ャッシュからシステム・バスにプッシュ・アウトされ
る。キャッシュ・ブロック内のすべてのバイトがシステ
ム・メモリに書き込まれ、キャッシュ・ブロックのコヒ
ーレンシ状態に排他（Ｅ）がセットされ、キャッシュ・
ブロックに、システム・メモリ内の対応する位置との一
貫性を有し、記憶階層のそのレベルのすべてのキャッシ
ュのうちで対象のキャッシュだけにある有効なデータが
含まれることが示される。その後、システム・バスに対
する書込動作が開始される。

【０００７】icbi命令が実行される時には、やはり有効
アドレスが計算され、変換され、保護違反について検査
される。アドレス指定されたキャッシュ・ブロックが命
令キャッシュ内にある場合、命令キャッシュ・ブロック
に無効のマークが付けられ、キャッシュ・エントリ（ア
ドレス・タグと内容の両方）が有効でなく、システム・
メモリおよび記憶階層の同一レベルの他のキャッシュの
どちらに対しても一貫性を有しないことが示される。キ
ャッシュ・ブロックの内容と状況の両方が、すべてのプ
ロセッサのデータ・キャッシュ内で無変更のままにな
る。icbi動作またはikill動作が、記憶階層全体を通じ
て他の命令キャッシュのすべての適当なキャッシュ・ラ
インを無効化するために、システム・バス上で無条件に
開始される。

【０００８】上で述べた２つの命令は、通常のプログラ
ム・ソース・コードの実行中に定期的に実行されること
はない。しかし、元々命令を含んでいた変更済みデータ
・キャッシュ・エントリのフラッシュと命令キャッシュ
内のキャッシュ・ブロックの無効化に使用される時に
は、メモリのページ全体が、一度に１キャッシュ・ブロ
ックずつフラッシュされる。したがって、大量のdcbst
／icbi命令対が、比較的短い期間の間に実行される。

【０００９】マルチプロセッサ・システムで定期的に発
生する別の必要は、以前に命令が格納されていた別のキ
ャッシュ位置へキャッシュ・エントリを書き込み、新規
に変更されたキャッシュ・エントリをシステム・メモリ
とコヒーレントにし、新しいキャッシュ位置をすべての
命令キャッシュ内で無効化することである。すなわち、
キャッシュ・エントリｘの内容をキャッシュ・エントリ
ｙに書き込み、キャッシュ・エントリｙに対応するシス
テム・メモリを更新し、システムのすべての命令キャッ
シュのキャッシュ・エントリｙを無効化することが望ま
しい。現在のシステムでは、この結果を達成するために
複数の命令を実行する必要がある。すなわち、キャッシ
ュ内部でキャッシュ・エントリｘの内容をキャッシュ・
エントリｙに書き込み、キャッシュ・エントリｙに対し
てdcbst命令を実行し、キャッシュ・エントリｙに対し
てicbi命令を実行し、最後に同期（sync）命令を実行し
て、すべての命令が確実に完了するようにする。

【００１０】したがって、元々は命令が格納されていた
キャッシュ・ブロック内の変更済みデータをシステム・
メモリにフラッシュし、命令キャッシュ内のキャッシュ
・ブロックを無効化するための改良された機構を提供す
ることが望ましい。その機構を、単一の命令およびシス
テム・バス動作で実施することがさらに有利である。

【００１１】

【発明が解決しようとする課題】したがって、本発明の
目的は、分離されたデータ・キャッシュおよび命令キャ
ッシュのコヒーレンシを維持するための改良された機構
を提供することである。

【００１２】本発明のもう１つの目的は、分離されたデ
ータ・キャッシュおよび命令キャッシュのコヒーレンシ
を維持するための改良された命令を提供することであ
る。

【００１３】本発明のもう１つの目的は、対象キャッシ
ュ・エントリの複数のコピーを有するマルチプロセッサ
・システムでデータ・キャッシュと命令キャッシュの間
のコヒーレンシを維持するための、改良された命令およ
びシステム・バス・トランザクションを提供することで
ある。

【００１４】

【課題を解決するための手段】前述の目的は、これから
説明する形で達成される。プロセッサまたは命令モード
に応じて、データ・キャッシュ・ブロック・ストア（dc
bst）または同等の命令が、異なる形で扱われる。命令
のコヒーレンシ維持モードでは、この命令が分離された
データ・キャッシュと命令キャッシュの間のコヒーレン
シの維持に使用されるが、このコヒーレンシ維持モード
には、プロセッサ・レジスタのビットをセットするか、
命令内のヒント・ビットをセットすることによって入る
ことができる。コヒーレンシ維持モードでは、この命令
によって、システム・メモリへの変更済みデータのプッ
シュと、命令キャッシュ内のキャッシュ・エントリの無
効化の両方が行われる。後続の、同一のキャッシュ位置
を目標とする命令キャッシュ・ブロック無効化（icbi）
または同等の命令は、データ・キャッシュ・ブロック・
ストアまたは同等の命令がコヒーレンシ維持モードで実
行された後にプロセッサによって発行される時には、無
演算として扱われる。コヒーレンシ維持モードでのデー
タ・キャッシュ・ブロック・ストア命令の実行は、シス
テム・バス上での新規のシステム・バス動作の開始をも
たらす。このバス動作では、分離されたデータ・キャッ
シュおよび命令キャッシュを有する他の装置が、少なく
とも命令／データ・キャッシュ・コヒーレンシの点でそ
のデータ・キャッシュ内の指定されたキャッシュ・エン
トリをクリーンし、その命令キャッシュの指定されたキ
ャッシュ・エントリを無効化するように指示される。デ
ータの１つまたは複数のページをシステム・メモリに書
き込むために次々に繰り返して使用される時には、コヒ
ーレンシを維持するための機構は、プロセッサ・サイク
ルを節約し、アドレスとデータの両方のバス・トラフィ
ックを減らす。

【００１５】

【発明の実施の形態】図面、具体的には図１を参照する
と、本発明の好ましい実施例によるマルチプロセッサ・
データ処理システムが示されている。データ処理システ
ム１００は、米国ニューヨーク州アーモンクのInternat
ional Business Machines社から入手できるＰｏｗｅｒ
ＰＣ（商標）系列のプロセッサのうちの１つを含む複数
のプロセッサ１０２ないし１１６を含む対称型マルチプ
ロセッサ（ＳＭＰ）システムである。この実施例では８
つのプロセッサが図示されているが、当業者であれば、
本発明によるマルチプロセッサ・データ処理システムで
これと異なる個数のプロセッサを使用できることを諒解
するであろう。

【００１６】各プロセッサ１０２ないし１１６には、レ
ベル１（Ｌ１）データ・キャッシュ１１８ないし１３２
と、Ｌ１命令キャッシュ１３４ないし１４８が含まれ
る。この実施例では分離された命令キャッシュおよびデ
ータ・キャッシュとして図示されているが、当業者であ
れば、プロセッサ１０２ないし１１６のどれにでも単一
の一体化されたＬ１キャッシュを実施できることを諒解
するであろう。しかし、本発明は、記憶階層の少なくと
も１つのレベルで命令キャッシュとデータ・キャッシュ
が分離されているシステムでの応用に特に有用である。

【００１７】データ・アクセス待ち時間を最小にするた
めに、レベル２（Ｌ２）、レベル３（Ｌ３）またはそれ
以上のレベルのキャッシュ・メモリなど、１つまたは複
数の追加レベルのキャッシュ・メモリをデータ処理シス
テム１００内で実施することができる。本発明の長所お
よび特徴を完全に説明するために選択されたこの実施例
では、Ｌ２キャッシュ・コントローラ１５０ないし１５
６が、分離されたＬ２データ・キャッシュ１５８ないし
１６４およびＬ２命令キャッシュ１６６ないし１７２と
共に図示されている。Ｌ３キャッシュ・コントローラ１
７４および１７６は、一体化された命令／データ（Ｉ／
Ｄ）キャッシュであるＬ３キャッシュ１７８および１８
０を操作する。システム・メモリ１８２で、図示の実施
例の記憶階層が完了する。

【００１８】下位のキャッシュ・レベル（Ｌ２およびＬ
３）は、Ｌ１キャッシュへのデータのステージングに使
用され、通常は、徐々に記憶容量が大きくなるが、アク
セス待ち時間は長くなる。たとえば、Ｌ１データ・キャ
ッシュ１１８ないし１３２およびＬ１命令キャッシュ１
３４ないし１４８は、それぞれ３２ＫＢの記憶容量と、
約１ないし２プロセッサ・サイクルのアクセス待ち時間
を有する可能性がある。Ｌ２データ・キャッシュ１５８
ないし１６４およびＬ２命令キャッシュ１６６ないし１
７２は、それぞれ５１２ＫＢの記憶容量と５プロセッサ
・サイクルのアクセス待ち時間を有する可能性があり、
Ｌ３キャッシュ１７８および１８０は、４ＭＢの記憶容
量と１５プロセッサ・サイクルを超えるアクセス待ち時
間を有する可能性がある。したがって、Ｌ２データ・キ
ャッシュ１５８ないし１６４およびＬ２命令キャッシュ
１６６ないし１７２とＬ３キャッシュ１７８および１８
０は、プロセッサ１０２ないし１１６とシステム・メモ
リ１８２の間の中間記憶として働き、システム・メモリ
１８２は、通常ははるかに大きい記憶容量を有するが、
５０プロセッサ・サイクルを超えるアクセス待ち時間を
有する可能性がある。

【００１９】データ処理システム１００で使用されるキ
ャッシュ階層のレベル数とキャッシュ階層構成の両方
が、変更可能である。図示の例のＬ２データ・キャッシ
ュ１５８ないし１６４、Ｌ２命令キャッシュ１６６ない
し１７２およびＬ３キャッシュ１７８および１８０は、
システム・バス１８４を介してそれぞれのプロセッサ１
０２ないし１１６とシステム・メモリ１８２の間に接続
される私有専用キャッシュである。しかし、上位キャッ
シュ・レベルと並列に動作する共用キャッシュおよびル
ックアサイド・キャッシュも、本発明と共に使用するこ
とができる。当業者であれば、図示のレベルおよび構成
のさまざまな組合せを実施できることを諒解するであろ
う。さらに、本発明の理解に必要な完全なデータ処理シ
ステムだけが図示されている。当業者であれば、既知の
技法によってデータ処理システム１００に追加装置を組
み込めることを諒解するであろう。このような変更およ
び変形は、本発明の趣旨および範囲に含まれる。

【００２０】図２を参照すると、本発明の好ましい実施
例による、分離されたデータ・キャッシュと命令キャッ
シュの間でコヒーレンシを維持するための機構の論理ブ
ロック図が示されている。本発明のデータ／命令キャッ
シュ・コヒーレンシ機構を説明するために、図１に示さ
れた、プロセッサ１０２および１０４、それぞれのＬ１
データ・キャッシュ１１８および１２０、Ｌ１命令キャ
ッシュ１３４および１３６、システム・メモリ１８２お
よびシステム・バス１８４を使用する。しかし、当業者
であれば、図１に示されたＬ２データ・キャッシュ１５
８ないし１６４、Ｌ２命令キャッシュ１６６ないし１７
２、Ｌ３キャッシュ１７８および１８０などの他の装置
も、本発明の機構によって影響を受ける可能性があるこ
とを理解するであろう。

【００２１】図２に示されたＬ１キャッシュのそれぞれ
には、プロセッサ１０２のＬ１データ・キャッシュ１１
８に関連して図示されているキャッシュ・メモリ２０２
とキャッシュ・ディレクトリ２０４が含まれる。各Ｌ１
キャッシュは、たとえば３２ビット・アドレスを使用す
る、ｎウェイ・セット・アソシアティブ・キャッシュで
ある。したがって、キャッシュ・メモリ２０２には、そ
れぞれがｎ個のキャッシュ・ラインを格納するのに十分
なメモリを含む複数の合同クラスまたは合同行が含まれ
る。キャッシュ・ラインは、キャッシュ・ブロックとも
称するが、コヒーレンシ状態が表すキャッシュ・メモリ
の単位である。一般に、キャッシュ・ラインは、現在の
データ処理システムでは３２Ｂ、６４Ｂまたは１２８Ｂ
の長さである。

【００２２】キャッシュ・ディレクトリ２０４には、そ
れぞれがｎ個のディレクトリ・エントリを含む複数の行
も含まれ、各ディレクトリ・エントリは、キャッシュ・
メモリ２０２の同等の行の対応するキャッシュ・ライン
に関連する。各ディレクトリ・エントリには、少なくと
も、タグ・フィールド２０６と、コヒーレンシ状態フィ
ールド２０８と、ＬＲＵ（least recently used）フィ
ールド２１０が含まれる。タグ・フィールド２０６は、
関連するキャッシュ・ラインに格納されたデータのシス
テム・メモリ・アドレスのタグ・フィールド（たとえば
ビット［０−１９］）の格納に使用される。コヒーレン
シ状態フィールド２０８では、定義済みのビットの組合
せを介して、関連するキャッシュ・ラインに格納された
データのコヒーレンシ状態が定義される。ＬＲＵフィー
ルド２１０では、合同クラス内の他のキャッシュ・ライ
ンに対して関連キャッシュ・ラインが相対的にどれほど
最近にアクセスされたかが示され、したがって、キャッ
シュ・ラインの置換の必要が生じた時に、合同クラスの
どのキャッシュ・ラインをキャスト・アウトするかが示
される。

【００２３】プロセッサ１０２および１０４のそれぞれ
には、そのプロセッサがdcbst命令を扱う方法を制御す
るのに使用できるモード・ビット２１２および２１４が
含まれる（本発明の説明で使用する場合、dcbst、icbi
または他のＰｏｗｅｒＰＣ（商標）アーキテクチャに固
有の命令名の参照は、命令の名前に無関係に、他のプロ
セッサの同様の命令を含む）。モード・ビット２１２お
よび２１４には、当技術分野で既知のとおり、専用レジ
スタ（ＳＰＲ）との間の移動命令（mtspr、mfspr）を介
してユーザ・レベル・ソフトウェアによってアクセス可
能なＳＰＲを含めることができる。特定のプロセッサの
モード・ビット２１４が第１状態（たとえばセットされ
ていない）の場合、dcbst命令は、この命令を使用する
現在のプロセッサと同一の効果を有する。すなわち、目
標キャッシュ・ブロックのコヒーレンシ状態フィールド
２０８が変更済み状態の場合、目標キャッシュ・ブロッ
ク２１６のデータが、システム・メモリ１８２内の対応
する位置２２０にプッシュされる（２１８）。しかし、
モード・ビット２１４が第２状態（たとえばセットされ
ている）の場合、dcbst命令は、dcbst命令とicbi命令の
組合せとして扱われる。この「コヒーレンシ維持」モー
ドでは、この命令が複数の結果を達成する。すなわち、
コヒーレンシ状態フィールド２０８が変更済みの場合、
目標キャッシュ・ブロック２１６のデータがシステム・
メモリ１８２内の対応する位置２２０にプッシュされ
（２１８）、コヒーレンシ状態フィールド２０８に無関
係に、新規のシステム・バス動作２２２が開始される。
システム・バス動作２２２は、下位レベル・キャッシュ
（たとえばＬ２キャッシュまたはＬ３キャッシュ）がプ
ロセッサ１０４とシステム・バス１８４の間に存在する
かどうかに応じて、「clean w/ ikill」または「write
w/ clean w/ ikill」になる。システム・バス動作２２
２の「write」部分は、論理的にインラインのキャッシ
ュに、目標キャッシュ位置にある変更済みデータをシス
テム・メモリ１８２に書き込むように指示する。システ
ム・バス動作２２２の「clean w/ ikill」部分は、プロ
セッサ１０２に、Ｌ１データ・キャッシュ１１８の対象
キャッシュ位置をクリーンし（データ・キャッシュ・エ
ントリを有効に保ちながら変更済みデータをシステム・
メモリにプッシュする）、Ｌ１命令キャッシュ１３４内
の対象キャッシュ位置を無効化するように指示する。

【００２４】dcbst命令に２つの特性を与えることは、
上記ではプロセッサ・レジスタのモード・ビットの設定
によって達成されているが、他の機構を介して実施する
ことができる。たとえば、dcbst命令に関連する「ヒン
ト」ビットを、既知の技術に従ってセットすることがで
きる。他の命令と同様に、dcbst命令には、オペコード
・フィールドと２つのオペランド・フィールドが含ま
れ、オペランド・フィールドの一方は未使用である。こ
の未使用のオペランド・フィールドのビット（いわゆる
「ヒント」ビット）を、そのようなヒント・ビットの使
用をサポートするように設計されたプロセッサによる検
出のために実行可能コード内でセットすることができ
る。この形で、新しい世代のプロセッサは、２つの特性
を有するdcbst命令をサポートでき、そのようなサポー
トを提供しない古い世代のプロセッサでも、同一の実行
可能コードを実行できる。ヒント・ビットは、下で詳細
に説明する目的のために、後続の命令キャッシュ・ブロ
ック無効化命令または同等の命令でセットすることもで
きる。

【００２５】変更済みデータをシステム・メモリ１８２
まで書き込むのではなく、コヒーレンシ維持モードのdc
bst命令は、変更済みデータをＩ／Ｄコヒーレンシのレ
ベルまでだけに書き込むことができる。変更済みデータ
をシステム・メモリまで書き込むと、重大な性能ペナル
ティをこうむる。したがって、変更済みデータは、特定
の命令／データ・キャッシュ・コヒーレンシのレベルま
ですなわち、記憶階層内で一体化されたキャッシュが使
用されている最上位のレベルまでだけに書き込むことが
好ましい。これは、図１に示された例ではＬ３キャッシ
ュ１７８および１８０までになる。

【００２６】分離されたデータ・キャッシュと命令キャ
ッシュの間のコヒーレンシを維持するための本発明の機
構では、モード・ビット２１４またはヒント・ビットを
セットすることからもたらされるdcbst／icbi命令の組
合せが、さまざまな形で使用される。この組み合わされ
た命令を、メモリのページ２２４全体またはメモリの複
数のページに含まれるキャッシュ・ブロックのそれぞれ
に対して繰り返して順番に実行して、グラフィックス装
置や表示バッファを更新することができる。モード・ビ
ット２１４がセットされている時には、別個のicbi命令
の必要がなくなり、局所プロセッサからのicbiは無演算
として扱われる。異種システムでは、スヌープされたic
biは、モード・ビット２１４がセットされている時でも
icbiとして扱うことができる。その代わりに、キャッシ
ュ位置ｘの内容がキャッシュ内の別の位置ｙにコピーさ
れており、変更済みデータ（ｙ’）が位置ｙに書き込ま
れる場合に、dcbst／icbi命令の組合せを使用して、水
平キャッシュ内の対応するキャッシュ位置を無効化する
ことができる。

【００２７】図３ないし図５を参照すると、本発明の好
ましい実施例による、分離されたデータ・キャッシュと
命令キャッシュの間のコヒーレンシを維持するための機
構を実施する命令および動作を実行する処理の高水準流
れ図が示されている。図３は、局所プロセッサによって
発行されるdcbst命令の処理を示す図である。この処理
は、ステップ３０２で開始され、dcbstまたは同等の命
令を受け取る。その後、処理はステップ３０４に進み、
その命令をコヒーレンシ維持モードで受け取ったかどう
かを判定する。この判定は、たとえば、モード・ビット
またはヒント・ビットがセットされているかどうかを判
定することによって行える。命令をコヒーレンシ維持モ
ードで受け取らなかった場合、この処理はステップ３０
６に進み、その命令の目標キャッシュ・エントリが変更
済みであるかどうかを判定する。そうでない場合、この
処理はステップ３０８に進み、下位レベルのバスでのク
リーン動作を開始し、下で説明するステップ３１２に進
む。

【００２８】ステップ３０６に戻って、dcbst命令また
は同等の命令の目標キャッシュ・エントリに変更済みデ
ータが含まれる場合、処理はステップ３１０に進み、wr
itew/ cleanバス動作を使用して、変更済みデータを下
位レベル・バスにプッシュする。その後、処理はステッ
プ３１２に進み、dcbstまたは同等の命令を発行したプ
ロセッサとシステム・メモリの間の記憶階層の最下位レ
ベルのキャッシュを検査したかどうかを判定する。そう
でない場合、処理はステップ３１４に進み、記憶階層で
次の下位レベル・キャッシュに進み、ステップ３０６に
戻って、ステップ３０６ないしステップ３１４について
説明した処理を、次の下位キャッシュ・レベルに関して
繰り返す。したがって、この処理は、記憶階層内のすべ
てのキャッシュ・レベルを通じて反復しながら進行す
る。ステップ３１２に戻って、最下位レベルのキャッシ
ュに到達し、処理したならば、処理はステップ３１６に
進み、次のdcbstまたは同等の命令を受け取るまで、こ
の処理は遊休状態になる。

【００２９】ステップ３０４に戻って、dcbstまたは同
等の命令がコヒーレンシ維持モードで受け取られた場
合、処理はステップ３１８に進み、検査されるキャッシ
ュ・レベルがＩ／Ｄコヒーレントであるかどうかを判定
する。この判定は、たとえば、そのキャッシュが一体化
されたキャッシュと分離されたＩ／Ｄキャッシュのどち
らとして実施されているかを判定することによって行え
る。検査されるキャッシュが記憶階層内のＩ／Ｄコヒー
レンシの点にある場合、処理はステップ３２０に進み、
最下位レベル・バスに対してikillバス動作を開始す
る。その後、処理は、上で説明したステップ３１６に進
む。

【００３０】ステップ３１８に戻って、検査されるキャ
ッシュ・レベルが記憶階層内のＩ／Ｄコヒーレンシの点
にない場合、処理はステップ３２２に進み、dcbstまた
は同等の命令の目標キャッシュ・エントリが変更済みで
あるかどうかを判定する。そうでない場合には、処理は
ステップ３２４に進み、下位レベル・バスに対するクリ
ーン動作を開始し、上で説明したステップ３１６に進
む。

【００３１】ステップ３２２に戻って、dcbstまたは同
等の命令の目標キャッシュ・エントリに変更済みデータ
が含まれる場合、処理はステップ３２６に進み、write
w/ cleanバス動作を使用して下位レベル・バスに変更済
みデータをプッシュする。その後、処理はステップ３３
０に進み、記憶階層の最下位レベルのキャッシュを調べ
たかどうかを判定する。そうでない場合には、処理はス
テップ３３２に進み、記憶階層内の次の下位レベル・キ
ャッシュに進み、ステップ３１８に戻って、次の下位キ
ャッシュ・レベルに対してステップ３１８ないしステッ
プ３３２で示した処理を繰り返す。したがって、この処
理は、記憶階層のすべてのキャッシュ・レベルを通じて
反復しながら進行する。ステップ３３２に戻って、最下
位レベルのキャッシュに到達し、これを処理したなら
ば、処理はステップ３１６に進み、次のdcbstまたは同
等の命令を受け取るまで遊休状態になる。

【００３２】図４は、局所プロセッサによって発行され
るicbi命令を処理する処理を示す図である。この処理
は、ステップ３３４で開始され、ここでicbi命令を受け
取る。その後、処理はステップ３３６に進み、dcbst／i
cbi組合せ命令の扱いを制御するビット（たとえば、プ
ロセッサ・モード・ビットまたはdcbstおよびicbi命令
のヒント・ビット）がセットされているかどうかを判定
する。そうである場合、処理はステップ３３８に進み、
icbi命令を無演算として扱う。しかし、ビットがセット
されていない（命令がコヒーレンシ維持モードで受け取
られなかった）場合には、処理はステップ３４０に進
み、命令キャッシュ内の目標キャッシュ・エントリを無
効化し、次に、ステップ３４２で、システム・バスに対
するikill動作を開始する。ステップ３３８またはステ
ップ３４２から、処理はステップ３４４に進み、後続の
icbi命令を受け取るまで、処理は遊休状態になる。

【００３３】図５は、システム・バスからスヌープされ
るclean w/ ikillバス動作を処理する処理を示す図であ
る。この処理は、ステップ３４６で開始され、ここで、
システム・バス上のclean w/ ikill動作が検出される。
処理は、次にステップ３４８に進み、その動作をスヌー
プしたキャッシュ・レベルがＩ／Ｄコヒーレンシの点で
ある（たとえば、キャッシュが一体化されたキャッシュ
である）かどうかを判定する。そうである場合には、処
理は下で説明するステップ３５４に進む。しかし、そう
でない場合には、処理はステップ３５０に進み、スヌー
プされたcleanw/ ikill動作の目標キャッシュ・エント
リが変更済みであるかどうかを判定する。そうでない場
合、処理は下で説明するステップ３５８に進む。しか
し、変更済みの場合には、処理はステップ３５２に進
み、スヌープされた動作の目標キャッシュ・エントリが
上位レベル・キャッシュ内で変更済みであるかどうかを
判定する。

【００３４】スヌープされた動作の目標キャッシュ・エ
ントリが上位レベル・キャッシュ内で変更済みである場
合、処理はステップ３５４に進み、上位レベル・キャッ
シュに対してclean w/ ikill動作を開始する。しかし、
そうでない場合には、処理はステップ３５６に進み、次
の下位レベル・キャッシュに対してwrite w/ clean動作
を開始し、その後、ステップ３５８に進んで、上位レベ
ル・キャッシュに対してikill動作を開始する。ステッ
プ３５４またはステップ３５８からは、処理はステップ
３６０に進み、別のclean w/ ikill動作がスヌープされ
るまで、処理は遊休状態になる。

【００３５】本発明を用いると、分離されたデータ・キ
ャッシュと命令キャッシュの間のコヒーレンシを維持す
るために、dcbst命令を効率的に利用できる。本発明の
機構を使用する時には、２命令ではなく１命令だけが発
行されるので、プロセッサ・サイクルが節約される。シ
ステム性能の向上が達成されるのは、命令キャッシュ・
ブロック無効化命令とクリーン動作が、直列ではなく並
列に発生するからである。新規のシステム・バス動作
は、本発明の組み合わされたdcbst／icbi機構を実行し
た結果として開始される。このシステム・バス動作中の
アドレス・バス・トラフィックは、２つではなく１つの
バス動作だけが開始されるので、減少する。データ・バ
ス・トラフィックも、特に本発明の機構がＩ／Ｄコヒー
レンシの点までのみ変更済みデータを書き込むように実
施される時に、同様に減少する。すべての命令が記憶階
層の上位レベルから受け取られ、処理される記憶階層内
で実施されるものとして説明し、図示してきたが、本発
明の機構は、アーキテクチャ上の動作が並列処理のため
にシステム・バスからパス・スルーされ、自己スヌープ
されるアーキテクチャに関連して使用することもでき
る。

【００３６】本発明を、完全に機能するデータ処理シス
テムに関して説明してきたが、当業者であれば、本発明
の機構をさまざまな形態の命令のコンピュータ可読媒体
の形で配布でき、本発明が、実際の配布に使用される信
号担持媒体の具体的な種類に無関係に同等に適用される
ことを理解するであろうことに留意することが重要であ
る。具体的に言うと、プログラム命令の組には、dcbst
命令が扱われる方法を変更するモード・ビットをセット
する命令と、それに続く１つまたは複数のdcbst命令を
含めることができる。コンピュータ可読媒体の例には、
フロッピ・ディスクやＣＤ−ＲＯＭなどの記録可能型媒
体と、ディジタル通信リンクやアナログ通信リンクなど
の伝送型媒体が含まれる。

【００３７】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００３８】（１）目標キャッシュ・アドレスと、上記
目標キャッシュ・アドレスに対応するデータ・キャッシ
ュ位置に変更済みデータがある場合に、上記データ・キ
ャッシュ位置を含む記憶階層内の命令／データ・キャッ
シュ・コヒーレンシの点まで、上記データ・キャッシュ
位置の上記変更済みデータを書き込む信号と、上記目標
キャッシュ・アドレスに対応する命令キャッシュ位置を
無効化する信号とを含む動作であって、遠隔装置によっ
て開始されたバス上の上記動作を検出するステップと、
上記動作の検出に応答して、上記動作を検出した装置
が、上記目標キャッシュ・アドレスに対応する上記デー
タ・キャッシュ位置に変更済みデータを含むデータ・キ
ャッシュを含むかどうかを判定するステップと、上記デ
ータ・キャッシュが上記目標キャッシュ・アドレスに対
応する上記データ・キャッシュ位置に変更済みデータを
含むとの判定に応答して、命令／データ・キャッシュ・
コヒーレンシの上記点まで変更済みデータを書き込むス
テップとを含む、分離された命令キャッシュとデータ・
キャッシュとの間のコヒーレンシを維持する方法。 （２）上記動作を検出した装置が、上記目標キャッシュ
・アドレスに対応する上記データ・キャッシュ位置に変
更済みデータを含むデータ・キャッシュを含むかどうか
を判定する上記ステップが、さらに、上記装置が一体化
された命令／データ・キャッシュを含むかどうかを判定
するステップを含む、上記（１）の方法。 （３）上記動作を検出した装置が、上記目標キャッシュ
・アドレスに対応する上記データ・キャッシュ位置に変
更済みデータを含むデータ・キャッシュを含むかどうか
を判定する上記ステップが、さらに、上記装置内で命令
キャッシュから分離されたデータ・キャッシュが変更済
みデータを含むかどうかを判定するステップと、上記記
憶階層内で上記動作を検出した上記装置と局所プロセッ
サとの間の上位レベル装置が、上記目標キャッシュ・ア
ドレスに対応する上記データ・キャッシュ位置に変更済
みデータを含むデータ・キャッシュを含むかどうかを判
定するステップとを含む、上記（１）の方法。 （４）上記上位レベル装置が上記目標キャッシュ・アド
レスに対応する上記データ・キャッシュ位置に変更済み
データを含むとの判定に応答して、上記装置を上記上位
レベル装置に接続するバス上で上記動作を開始するステ
ップをさらに含む、上記（３）の方法。 （５）上記上位レベル装置が上記目標キャッシュ・アド
レスに対応する上記データ・キャッシュ位置に変更済み
データを含まないとの判定に応答して、命令／データ・
キャッシュ・コヒーレンシの上記点まで上記変更済みデ
ータを書き込むステップをさらに含む、上記（３）の方
法。 （６）上記記憶階層内で上記装置を上位レベル装置に接
続するバス上で命令キャッシュ・ブロック無効化動作を
開始するステップをさらに含む、上記（５）の方法。 （７）上記データ・キャッシュが、上記目標キャッシュ
・アドレスに対応する上記データ・キャッシュ位置に変
更済みデータを含まないとの判定に応答して、上記記憶
階層内で上記装置を上位レベル装置に接続するバス上で
命令キャッシュ・ブロック無効化動作を開始するステッ
プをさらに含む、上記（１）の方法。 （８）分離された命令キャッシュおよびデータ・キャッ
シュを含む記憶装置と、上記キャッシュを遠隔装置に接
続するバスと、上記遠隔装置によって開始された上記バ
ス上の動作を監視するスヌープ論理と、目標キャッシュ
・アドレスと、上記目標キャッシュ・アドレスに対応す
るデータ・キャッシュ位置に変更済みデータがある場合
に、上記データ・キャッシュ位置を含む記憶階層内の命
令／データ・キャッシュ・コヒーレンシの点まで上記デ
ータキャッシュ位置の上記変更済みデータを書き込む信
号と、上記目標キャッシュ・アドレスに対応する命令キ
ャッシュ位置を無効化する信号とを含む動作をサポート
する上記記憶装置のための制御論理と、上記バス上の上
記動作の検出と、上記データ・キャッシュが上記目標キ
ャッシュ・アドレスに対応する上記データ・キャッシュ
位置に変更済みデータを含むとの判定に応答して、命令
／データ・キャッシュ・コヒーレンシの上記点まで上記
変更済みデータを書き込む手段とを含む、分離された命
令キャッシュおよびデータ・キャッシュの間のコヒーレ
ンシを維持するための装置。 （９）上記データ・キャッシュが上記目標キャッシュ・
アドレスに対応する上記データ・キャッシュ位置に変更
済みデータを含むかどうかを判定する手段をさらに含
む、上記（８）の装置。 （１０）上記記憶階層内で上記記憶装置と局所プロセッ
サとの間の上位レベル記憶装置が、上記目標キャッシュ
・アドレスに対応する上記データ・キャッシュ位置に変
更済みデータを含むデータ・キャッシュを含むかどうか
を判定する手段をさらに含む、上記（８）の装置。 （１１）上記上位レベル記憶装置が、上記目標キャッシ
ュ・アドレスに対応する上記データ・キャッシュ位置に
変更済みデータを含むとの判定に応答して、上記装置を
上記上位レベル記憶装置に接続するバス上で上記動作を
開始する手段をさらに含む、上記（１０）の装置。 （１２）上記上位レベル記憶装置が、上記目標キャッシ
ュ・アドレスに対応する上記データ・キャッシュ位置に
変更済みデータを含まないとの判定に応答して、上記変
更済みデータを命令／データ・キャッシュ・コヒーレン
シの上記点まで書き込む手段をさらに含む、上記（１
０）の装置。 （１３）上記記憶階層内で上記装置を上記上位レベル記
憶装置に接続するバス上で命令キャッシュ・ブロック無
効化動作を開始する手段をさらに含む、上記（１２）の
装置。 （１４）上記データ・キャッシュが、上記目標キャッシ
ュ・アドレスに対応する上記データ・キャッシュ位置に
変更済みデータを含まないとの判定に応答して、上記記
憶階層内で上記装置を上位レベル装置に接続するバス上
で命令キャッシュ・ブロック無効化動作を開始する手段
をさらに含む、上記（８）の装置。 （１５）組み合わされたデータ・キャッシュ・ブロック
・ストアおよび命令キャッシュ・ブロック無効化命令を
第１装置に対して発行するプロセッサと、上記プロセッ
サによって発行される上記命令の受け取りに応答して、
バス上で上記命令に対応するバス動作を開始する上記第
１装置に接続された上記バスと、上記第１装置によって
開始された上記バス動作に応答して、アドレスを有する
データ・キャッシュ位置から第３装置へデータを書き込
み、上記アドレスを有する命令キャッシュ位置を無効化
する、上記第１装置に接続され、データ・キャッシュお
よび命令キャッシュを含む第２装置とを含む、データ処
理システム。 （１６）上記第２装置が、キャッシュである、上記（１
５）のデータ処理システム。 （１７）上記第２装置が、プロセッサである、上記（１
５）のデータ処理システム。 （１８）上記第３装置が、下位レベル・キャッシュであ
る、上記（１５）のデータ処理システム。 （１９）上記第３装置が、システム・メモリである、上
記（１５）のデータ処理システム。 （２０）データ・キャッシュおよび命令キャッシュを含
む上位レベル装置が、上記アドレスを有するデータ・キ
ャッシュ位置に変更済みデータを含むことの判定に応答
して、上記第２装置が、上記第２装置を上記上位レベル
装置に接続するバス上で上記命令に対応する上記バス動
作を開始する、上記（１５）のデータ処理システム。

【図面の簡単な説明】

【図１】本発明の好ましい実施例によるマルチプロセッ
サ・データ処理システムを示す図である。

【図２】本発明の好ましい実施例による、分離されたデ
ータ・キャッシュと命令キャッシュの間でコヒーレンシ
を維持するための機構の論理ブロック図である。

【図３】本発明の好ましい実施例による、分離されたデ
ータ・キャッシュと命令キャッシュの間でコヒーレンシ
を維持するための機構を実施する、局所プロセッサによ
って発行されるdcbst命令を処理する処理の高水準流れ
図である。

【図４】本発明の好ましい実施例による、分離されたデ
ータ・キャッシュと命令キャッシュの間でコヒーレンシ
を維持するための機構を実施する、局所プロセッサによ
って発行されるicbi命令を処理する処理の高水準流れ図
である。

【図５】本発明の好ましい実施例による、分離されたデ
ータ・キャッシュと命令キャッシュの間でコヒーレンシ
を維持するための機構を実施する、システム・バスから
スヌープされるclean w/ ikillバス動作を処理する処理
の高水準流れ図である。

【符号の説明】

１００ データ処理システム １０２ プロセッサ １０４ プロセッサ １０６ プロセッサ １０８ プロセッサ １１０ プロセッサ １１２ プロセッサ １１４ プロセッサ １１６ プロセッサ １１８ Ｌ１データ・キャッシュ １２０ Ｌ１データ・キャッシュ １２２ Ｌ１データ・キャッシュ １２４ Ｌ１データ・キャッシュ １２６ Ｌ１データ・キャッシュ １２８ Ｌ１データ・キャッシュ １３０ Ｌ１データ・キャッシュ １３２ Ｌ１データ・キャッシュ １３４ Ｌ１命令キャッシュ １３６ Ｌ１命令キャッシュ １３８ Ｌ１命令キャッシュ １４０ Ｌ１命令キャッシュ １４２ Ｌ１命令キャッシュ １４４ Ｌ１命令キャッシュ １４６ Ｌ１命令キャッシュ １４８ Ｌ１命令キャッシュ １５０ Ｌ２キャッシュ・コントローラ １５２ Ｌ２キャッシュ・コントローラ １５４ Ｌ２キャッシュ・コントローラ １５６ Ｌ２キャッシュ・コントローラ １５８ Ｌ２データ・キャッシュ １６０ Ｌ２データ・キャッシュ １６２ Ｌ２データ・キャッシュ １６４ Ｌ２データ・キャッシュ １６６ Ｌ２命令キャッシュ １６８ Ｌ２命令キャッシュ １７０ Ｌ２命令キャッシュ １７２ Ｌ２命令キャッシュ １７４ Ｌ３キャッシュ・コントローラ １７６ Ｌ３キャッシュ・コントローラ １７８ Ｌ３キャッシュ １８０ Ｌ３キャッシュ １８２ システム・メモリ １８４ システム・バス ２０２ キャッシュ・メモリ ２０４ キャッシュ・ディレクトリ ２０６ タグ・フィールド ２０８ コヒーレンシ状態フィールド ２１０ ＬＲＵ（least recently used）フィールド ２１２ モード・ビット ２１４ モード・ビット ２１６ 目標キャッシュ・ブロック ２１８ プッシュ ２２０ 対応する位置 ２２２ システム・バス動作 ２２４ メモリのページ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・スチーブン・ドッドソン アメリカ合衆国78660 テキサス州プフリ ューガーヴィル ベル・ロック・サークル 1205 (72)発明者 ジェリー・ドン・ルイス アメリカ合衆国78681 テキサス州ラウン ド・ロック アロウヘッド・サークル 3409

Claims (20)

【特許請求の範囲】
1. 【請求項１】目標キャッシュ・アドレスと、 上記目標キャッシュ・アドレスに対応するデータ・キャ
   ッシュ位置に変更済みデータがある場合に、上記データ
   ・キャッシュ位置を含む記憶階層内の命令／データ・キ
   ャッシュ・コヒーレンシの点まで、上記データ・キャッ
   シュ位置の上記変更済みデータを書き込む信号と、 上記目標キャッシュ・アドレスに対応する命令キャッシ
   ュ位置を無効化する信号とを含む動作であって、遠隔装
   置によって開始されたバス上の上記動作を検出するステ
   ップと、 上記動作の検出に応答して、上記動作を検出した装置
   が、上記目標キャッシュ・アドレスに対応する上記デー
   タ・キャッシュ位置に変更済みデータを含むデータ・キ
   ャッシュを含むかどうかを判定するステップと、 上記データ・キャッシュが上記目標キャッシュ・アドレ
   スに対応する上記データ・キャッシュ位置に変更済みデ
   ータを含むとの判定に応答して、命令／データ・キャッ
   シュ・コヒーレンシの上記点まで変更済みデータを書き
   込むステップとを含む、分離された命令キャッシュとデ
   ータ・キャッシュとの間のコヒーレンシを維持する方
   法。
2. 【請求項２】上記動作を検出した装置が、上記目標キャ
   ッシュ・アドレスに対応する上記データ・キャッシュ位
   置に変更済みデータを含むデータ・キャッシュを含むか
   どうかを判定する上記ステップが、さらに、 上記装置が一体化された命令／データ・キャッシュを含
   むかどうかを判定するステップを含む、請求項１の方
   法。
3. 【請求項３】上記動作を検出した装置が、上記目標キャ
   ッシュ・アドレスに対応する上記データ・キャッシュ位
   置に変更済みデータを含むデータ・キャッシュを含むか
   どうかを判定する上記ステップが、さらに、 上記装置内で命令キャッシュから分離されたデータ・キ
   ャッシュが変更済みデータを含むかどうかを判定するス
   テップと、 上記記憶階層内で上記動作を検出した上記装置と局所プ
   ロセッサとの間の上位レベル装置が、上記目標キャッシ
   ュ・アドレスに対応する上記データ・キャッシュ位置に
   変更済みデータを含むデータ・キャッシュを含むかどう
   かを判定するステップとを含む、請求項１の方法。
4. 【請求項４】上記上位レベル装置が上記目標キャッシュ
   ・アドレスに対応する上記データ・キャッシュ位置に変
   更済みデータを含むとの判定に応答して、上記装置を上
   記上位レベル装置に接続するバス上で上記動作を開始す
   るステップをさらに含む、請求項３の方法。
5. 【請求項５】上記上位レベル装置が上記目標キャッシュ
   ・アドレスに対応する上記データ・キャッシュ位置に変
   更済みデータを含まないとの判定に応答して、命令／デ
   ータ・キャッシュ・コヒーレンシの上記点まで上記変更
   済みデータを書き込むステップをさらに含む、請求項３
   の方法。
6. 【請求項６】上記記憶階層内で上記装置を上位レベル装
   置に接続するバス上で命令キャッシュ・ブロック無効化
   動作を開始するステップをさらに含む、請求項５の方
   法。
7. 【請求項７】上記データ・キャッシュが、上記目標キャ
   ッシュ・アドレスに対応する上記データ・キャッシュ位
   置に変更済みデータを含まないとの判定に応答して、上
   記記憶階層内で上記装置を上位レベル装置に接続するバ
   ス上で命令キャッシュ・ブロック無効化動作を開始する
   ステップをさらに含む、請求項１の方法。
8. 【請求項８】分離された命令キャッシュおよびデータ・
   キャッシュを含む記憶装置と、 上記キャッシュを遠隔装置に接続するバスと、 上記遠隔装置によって開始された上記バス上の動作を監
   視するスヌープ論理と、 目標キャッシュ・アドレスと、 上記目標キャッシュ・アドレスに対応するデータ・キャ
   ッシュ位置に変更済みデータがある場合に、上記データ
   ・キャッシュ位置を含む記憶階層内の命令／データ・キ
   ャッシュ・コヒーレンシの点まで上記データキャッシュ
   位置の上記変更済みデータを書き込む信号と、 上記目標キャッシュ・アドレスに対応する命令キャッシ
   ュ位置を無効化する信号とを含む動作をサポートする上
   記記憶装置のための制御論理と、 上記バス上の上記動作の検出と、上記データ・キャッシ
   ュが上記目標キャッシュ・アドレスに対応する上記デー
   タ・キャッシュ位置に変更済みデータを含むとの判定に
   応答して、命令／データ・キャッシュ・コヒーレンシの
   上記点まで上記変更済みデータを書き込む手段とを含
   む、分離された命令キャッシュおよびデータ・キャッシ
   ュの間のコヒーレンシを維持するための装置。
9. 【請求項９】上記データ・キャッシュが上記目標キャッ
   シュ・アドレスに対応する上記データ・キャッシュ位置
   に変更済みデータを含むかどうかを判定する手段をさら
   に含む、請求項８の装置。
10. 【請求項１０】上記記憶階層内で上記記憶装置と局所プ
    ロセッサとの間の上位レベル記憶装置が、上記目標キャ
    ッシュ・アドレスに対応する上記データ・キャッシュ位
    置に変更済みデータを含むデータ・キャッシュを含むか
    どうかを判定する手段をさらに含む、請求項８の装置。
11. 【請求項１１】上記上位レベル記憶装置が、上記目標キ
    ャッシュ・アドレスに対応する上記データ・キャッシュ
    位置に変更済みデータを含むとの判定に応答して、上記
    装置を上記上位レベル記憶装置に接続するバス上で上記
    動作を開始する手段をさらに含む、請求項１０の装置。
12. 【請求項１２】上記上位レベル記憶装置が、上記目標キ
    ャッシュ・アドレスに対応する上記データ・キャッシュ
    位置に変更済みデータを含まないとの判定に応答して、
    上記変更済みデータを命令／データ・キャッシュ・コヒ
    ーレンシの上記点まで書き込む手段をさらに含む、請求
    項１０の装置。
13. 【請求項１３】上記記憶階層内で上記装置を上記上位レ
    ベル記憶装置に接続するバス上で命令キャッシュ・ブロ
    ック無効化動作を開始する手段をさらに含む、請求項１
    ２の装置。
14. 【請求項１４】上記データ・キャッシュが、上記目標キ
    ャッシュ・アドレスに対応する上記データ・キャッシュ
    位置に変更済みデータを含まないとの判定に応答して、
    上記記憶階層内で上記装置を上位レベル装置に接続する
    バス上で命令キャッシュ・ブロック無効化動作を開始す
    る手段をさらに含む、請求項８の装置。
15. 【請求項１５】組み合わされたデータ・キャッシュ・ブ
    ロック・ストアおよび命令キャッシュ・ブロック無効化
    命令を第１装置に対して発行するプロセッサと、 上記プロセッサによって発行される上記命令の受け取り
    に応答して、バス上で上記命令に対応するバス動作を開
    始する上記第１装置に接続された上記バスと、上記第１
    装置によって開始された上記バス動作に応答して、アド
    レスを有するデータ・キャッシュ位置から第３装置へデ
    ータを書き込み、上記アドレスを有する命令キャッシュ
    位置を無効化する、上記第１装置に接続され、データ・
    キャッシュおよび命令キャッシュを含む第２装置とを含
    む、データ処理システム。
16. 【請求項１６】上記第２装置が、キャッシュである、請
    求項１５のデータ処理システム。
17. 【請求項１７】上記第２装置が、プロセッサである、請
    求項１５のデータ処理システム。
18. 【請求項１８】上記第３装置が、下位レベル・キャッシ
    ュである、請求項１５のデータ処理システム。
19. 【請求項１９】上記第３装置が、システム・メモリであ
    る、請求項１５のデータ処理システム。
20. 【請求項２０】データ・キャッシュおよび命令キャッシ
    ュを含む上位レベル装置が、上記アドレスを有するデー
    タ・キャッシュ位置に変更済みデータを含むことの判定
    に応答して、上記第２装置が、上記第２装置を上記上位
    レベル装置に接続するバス上で上記命令に対応する上記
    バス動作を開始する、請求項１５のデータ処理システ
    ム。