JP3434462B2 - 割振り解除方法およびデータ処理システム - Google Patents
割振り解除方法およびデータ処理システムInfo
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
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Description
【０００１】
【発明の属する技術分野】本発明は、全般的にはデータ
処理システム内のキャッシュからのデータの追出しに関
し、具体的には、複数レベル・キャッシュ階層を有する
データ処理システムのキャッシュからのデータの追出し
に関する。さらに具体的に言うと、本発明は、複数レベ
ル・キャッシュ階層を有するデータ処理システム内で
の、あるキャッシュから論理的にイン・ラインのキャッ
シュへのデータの追出しに関する。
処理システム内のキャッシュからのデータの追出しに関
し、具体的には、複数レベル・キャッシュ階層を有する
データ処理システムのキャッシュからのデータの追出し
に関する。さらに具体的に言うと、本発明は、複数レベ
ル・キャッシュ階層を有するデータ処理システム内で
の、あるキャッシュから論理的にイン・ラインのキャッ
シュへのデータの追出しに関する。
【０００２】
【従来の技術】現在のデータ処理システム・アーキテク
チャのほとんどには、記憶階層内に複数レベルのキャッ
シュ・メモリが含まれる。キャッシュは、データ処理シ
ステムで、頻繁に使用されるデータへの、システム・メ
モリに関連するアクセス時間より高速のアクセスを提供
し、これによって総合性能を改善するために使用され
る。記憶階層のどのレベルのキャッシュも、私有（ロー
カル・プロセッサ用に予約される）か、共用（複数のプ
ロセッサからアクセス可能）とすることができるが、通
常は、プロセッサに近いレベルのキャッシュは私有であ
る。論理的にプロセッサに最も近いレベル１（Ｌ１）キ
ャッシュは、通常は、プロセッサに一体化された部分と
して実施され、別々のデータ・キャッシュおよび命令キ
ャッシュに分けることができる。下位レベルのキャッシ
ュは、一般的には別々の装置として実施されるが、レベ
ル２（Ｌ２）は、プロセッサと同一のシリコン・ダイ内
に形成される場合がある。
チャのほとんどには、記憶階層内に複数レベルのキャッ
シュ・メモリが含まれる。キャッシュは、データ処理シ
ステムで、頻繁に使用されるデータへの、システム・メ
モリに関連するアクセス時間より高速のアクセスを提供
し、これによって総合性能を改善するために使用され
る。記憶階層のどのレベルのキャッシュも、私有（ロー
カル・プロセッサ用に予約される）か、共用（複数のプ
ロセッサからアクセス可能）とすることができるが、通
常は、プロセッサに近いレベルのキャッシュは私有であ
る。論理的にプロセッサに最も近いレベル１（Ｌ１）キ
ャッシュは、通常は、プロセッサに一体化された部分と
して実施され、別々のデータ・キャッシュおよび命令キ
ャッシュに分けることができる。下位レベルのキャッシ
ュは、一般的には別々の装置として実施されるが、レベ
ル２（Ｌ２）は、プロセッサと同一のシリコン・ダイ内
に形成される場合がある。
【０００３】複数のキャッシュ・レベルが使用される時
には、通常、それらのキャッシュ・レベルは、サイズが
徐々に大きくなるが、トレード・オフとしてアクセス待
ち時間が徐々に長くなる形で使用される。小さいが高速
のキャッシュは、記憶階層内でプロセッサに近いレベル
で使用され、大きいが低速のキャッシュは、システム・
メモリに近いレベルで使用される。複数レベルのキャッ
シュ階層内の論理的にイン・ラインのキャッシュは、一
般的に、記憶階層の上位レベルのキャッシュとの間でデ
ータをステージングするのに使用される。データがシス
テム・メモリまたは記憶階層の下位レベルのキャッシュ
から記憶階層の上位レベルのキャッシュへステージング
または転送される際に、置換方針（通常は最も古くに使
用されたものを置換する）を使用して、新しいデータの
格納に使用するキャッシュ位置を決定する。この処理
は、キャッシュの「更新」と称する場合が多いが、これ
によって、置換方針によって選択されたキャッシュ位置
（「データ置換位置」とも称する）に関連する変更され
たデータが、記憶階層の下位レベルに書き戻される。デ
ータ置換位置からシステム・メモリまたは下位のキャッ
シュ・レベルへ変更されたデータを書き込む処理を、キ
ャスト・アウトまたは追出しと称する。
には、通常、それらのキャッシュ・レベルは、サイズが
徐々に大きくなるが、トレード・オフとしてアクセス待
ち時間が徐々に長くなる形で使用される。小さいが高速
のキャッシュは、記憶階層内でプロセッサに近いレベル
で使用され、大きいが低速のキャッシュは、システム・
メモリに近いレベルで使用される。複数レベルのキャッ
シュ階層内の論理的にイン・ラインのキャッシュは、一
般的に、記憶階層の上位レベルのキャッシュとの間でデ
ータをステージングするのに使用される。データがシス
テム・メモリまたは記憶階層の下位レベルのキャッシュ
から記憶階層の上位レベルのキャッシュへステージング
または転送される際に、置換方針（通常は最も古くに使
用されたものを置換する）を使用して、新しいデータの
格納に使用するキャッシュ位置を決定する。この処理
は、キャッシュの「更新」と称する場合が多いが、これ
によって、置換方針によって選択されたキャッシュ位置
（「データ置換位置」とも称する）に関連する変更され
たデータが、記憶階層の下位レベルに書き戻される。デ
ータ置換位置からシステム・メモリまたは下位のキャッ
シュ・レベルへ変更されたデータを書き込む処理を、キ
ャスト・アウトまたは追出しと称する。
【０００４】システム・メモリへのアクセスは、一般
に、記憶階層内のすべてのキャッシュへのアクセスに関
連する待ち時間よりもかなり長い待ち時間を有する。た
とえば、システム・メモリへのアクセスは、レベル３
（Ｌ３）キャッシュへのアクセスに必要なプロセッサ・
サイクルの４倍までのプロセッサ・サイクルを必要と
し、Ｌ２キャッシュへのアクセスに必要なプロセッサ・
サイクルの１０ないし１５倍までのプロセッサ・サイク
ルを必要とする可能性がある。したがって、最低レベル
以外のキャッシュ階層レベルのキャッシュからのデータ
の追出しは、従来は、システム・メモリではなく、キャ
ッシュ階層の次の下位レベルに書き込まれてきた。たと
えば、Ｌ２キャッシュからキャスト・アウトされるデー
タは、通常は、システム・メモリまでデータを書き込む
のではなく、Ｌ２キャッシュとＬ３キャッシュの間の私
有バスを介してＬ３キャッシュに書き込まれる。特定の
動作に関する待ち時間は、この形で最小化されるが、こ
のような追出しは、一般にマルチプロセッサ・システム
の他の装置からはアクセスできない記憶階層の局所的な
部分に変更済みデータが保存されるという効果を有す
る。
に、記憶階層内のすべてのキャッシュへのアクセスに関
連する待ち時間よりもかなり長い待ち時間を有する。た
とえば、システム・メモリへのアクセスは、レベル３
（Ｌ３）キャッシュへのアクセスに必要なプロセッサ・
サイクルの４倍までのプロセッサ・サイクルを必要と
し、Ｌ２キャッシュへのアクセスに必要なプロセッサ・
サイクルの１０ないし１５倍までのプロセッサ・サイク
ルを必要とする可能性がある。したがって、最低レベル
以外のキャッシュ階層レベルのキャッシュからのデータ
の追出しは、従来は、システム・メモリではなく、キャ
ッシュ階層の次の下位レベルに書き込まれてきた。たと
えば、Ｌ２キャッシュからキャスト・アウトされるデー
タは、通常は、システム・メモリまでデータを書き込む
のではなく、Ｌ２キャッシュとＬ３キャッシュの間の私
有バスを介してＬ３キャッシュに書き込まれる。特定の
動作に関する待ち時間は、この形で最小化されるが、こ
のような追出しは、一般にマルチプロセッサ・システム
の他の装置からはアクセスできない記憶階層の局所的な
部分に変更済みデータが保存されるという効果を有す
る。
【０００５】データがＬ２キャッシュとＬ３キャッシュ
を接続する私有バスを介してＬ２キャッシュからＬ３キ
ャッシュへ追い出されるシステムでは、確実にデータ保
全性を保つために、Ｌ３ディレクトリおよびＬ３キャッ
シュに対する誤り訂正コード（ＥＣＣ）検査が必要であ
る。これによって、２つのキャッシュを接続するバスに
必要なビット数が増える。たとえば、Ｌ２キャッシュと
Ｌ３キャッシュ間のデータ転送に６４ビット・データ・
バスを使用する場合、ＥＣＣ検査用に追加の８ビットが
必要であり、７２ビット・バスがもたらされる。この拡
大されたバスは、シリコン内の追加の面積を消費し、６
４ビット・バスより低い周波数で動作することが必要に
なる可能性がある。
を接続する私有バスを介してＬ２キャッシュからＬ３キ
ャッシュへ追い出されるシステムでは、確実にデータ保
全性を保つために、Ｌ３ディレクトリおよびＬ３キャッ
シュに対する誤り訂正コード（ＥＣＣ）検査が必要であ
る。これによって、２つのキャッシュを接続するバスに
必要なビット数が増える。たとえば、Ｌ２キャッシュと
Ｌ３キャッシュ間のデータ転送に６４ビット・データ・
バスを使用する場合、ＥＣＣ検査用に追加の８ビットが
必要であり、７２ビット・バスがもたらされる。この拡
大されたバスは、シリコン内の追加の面積を消費し、６
４ビット・バスより低い周波数で動作することが必要に
なる可能性がある。
【０００６】したがって、２つのキャッシュの間の私有
バスの必要なしに、また、２つのキャッシュの間のデー
タ転送のＥＣＣ検査の必要なしに、あるキャッシュ・レ
ベルから下位のキャッシュ・レベルへデータを追い出せ
ることが望ましい。マルチプロセッサ・システムの他の
装置のスヌープ論理に対して追出しを可視にすることが
できる、そのようなデータ追出しのための機構を提供す
ることが、さらに有利である。
バスの必要なしに、また、２つのキャッシュの間のデー
タ転送のＥＣＣ検査の必要なしに、あるキャッシュ・レ
ベルから下位のキャッシュ・レベルへデータを追い出せ
ることが望ましい。マルチプロセッサ・システムの他の
装置のスヌープ論理に対して追出しを可視にすることが
できる、そのようなデータ追出しのための機構を提供す
ることが、さらに有利である。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
目的は、データ処理システム内のキャッシュからデータ
を追い出すための改良された方法および装置を提供する
ことである。
目的は、データ処理システム内のキャッシュからデータ
を追い出すための改良された方法および装置を提供する
ことである。
【０００８】本発明のもう１つの目的は、複数レベル・
キャッシュ階層を有するデータ処理システム内のキャッ
シュからデータを追い出すための改良された方法および
装置を提供することである。
キャッシュ階層を有するデータ処理システム内のキャッ
シュからデータを追い出すための改良された方法および
装置を提供することである。
【０００９】本発明のもう１つの目的は、複数レベル・
キャッシュ階層を有するデータ処理システム内でキャッ
シュから論理的にイン・ラインのキャッシュへデータを
追い出すための改良された方法および装置を提供するこ
とである。
キャッシュ階層を有するデータ処理システム内でキャッ
シュから論理的にイン・ラインのキャッシュへデータを
追い出すための改良された方法および装置を提供するこ
とである。
【００１０】
【課題を解決するための手段】前述の目的は、これから
説明する形で達成される。複数レベル・キャッシュ階層
内の最下位以外のレベルの第１キャッシュからデータを
追い出す際に、データは、システム・バスに書き込ま
れ、キャッシュ階層の下位レベルの第２キャッシュにス
ヌープ・バックされる。したがって、この２つのキャッ
シュの間の私有データ経路の必要がなくなり、第２キャ
ッシュ・メモリがデュアル・ポート式である必要はな
い。第２キャッシュの更新に使用される再ロード経路
は、システム・バスからのキャスト・アウトのスヌープ
に再利用される。システム・バスを介して第１キャッシ
ュからデータを追い出した結果として、第２キャッシュ
には、システム・メモリに関して変更済み（Ｍ）である
データは絶対に含まれず、マルチプロセッサ・システム
内の他の装置は、より早期に更新される。誤り訂正コー
ド（ＥＣＣ）検査の必要がなくなり、これと共に関連す
る追加ビットの必要もなくなり、ＥＣＣ検査を単純なパ
リティ検査によって置換することができる。したがっ
て、第２キャッシュへのバスは、必要なビット数が減
り、消費する面積が減り、より高い周波数で動作するこ
とが可能になる。Ｈ−ＭＥＳＩキャッシュ・コヒーレン
シ・プロトコルと共に使用される時に、水平装置は、ホ
バリング（Ｈ）状態から共用（Ｓ）状態により速く移行
する。
説明する形で達成される。複数レベル・キャッシュ階層
内の最下位以外のレベルの第１キャッシュからデータを
追い出す際に、データは、システム・バスに書き込ま
れ、キャッシュ階層の下位レベルの第２キャッシュにス
ヌープ・バックされる。したがって、この２つのキャッ
シュの間の私有データ経路の必要がなくなり、第２キャ
ッシュ・メモリがデュアル・ポート式である必要はな
い。第２キャッシュの更新に使用される再ロード経路
は、システム・バスからのキャスト・アウトのスヌープ
に再利用される。システム・バスを介して第１キャッシ
ュからデータを追い出した結果として、第２キャッシュ
には、システム・メモリに関して変更済み（Ｍ）である
データは絶対に含まれず、マルチプロセッサ・システム
内の他の装置は、より早期に更新される。誤り訂正コー
ド（ＥＣＣ）検査の必要がなくなり、これと共に関連す
る追加ビットの必要もなくなり、ＥＣＣ検査を単純なパ
リティ検査によって置換することができる。したがっ
て、第２キャッシュへのバスは、必要なビット数が減
り、消費する面積が減り、より高い周波数で動作するこ
とが可能になる。Ｈ−ＭＥＳＩキャッシュ・コヒーレン
シ・プロトコルと共に使用される時に、水平装置は、ホ
バリング（Ｈ）状態から共用（Ｓ）状態により速く移行
する。
【００１１】
【発明の実施の形態】ここで図面、具体的には図１を参
照すると、本発明の好ましい実施例によるマルチプロセ
ッサ・データ処理システムが示されている。データ処理
システム１００は、米国ニューヨーク州アーモンクのIn
ternational Business Machines社から入手できるＰｏ
ｗｅｒＰＣ（商標）系列のプロセッサのうちの１つを含
むことが好ましい複数のプロセッサ１０２および１０４
を含む対称型マルチプロセッサ（ＳＭＰ）システムであ
る。この実施例では２つのプロセッサだけが図示されて
いるが、当業者であれば、本発明によるマルチプロセッ
サ・データ処理システムで追加のプロセッサを使用でき
ることを諒解するであろう。
照すると、本発明の好ましい実施例によるマルチプロセ
ッサ・データ処理システムが示されている。データ処理
システム１００は、米国ニューヨーク州アーモンクのIn
ternational Business Machines社から入手できるＰｏ
ｗｅｒＰＣ（商標）系列のプロセッサのうちの１つを含
むことが好ましい複数のプロセッサ１０２および１０４
を含む対称型マルチプロセッサ（ＳＭＰ）システムであ
る。この実施例では２つのプロセッサだけが図示されて
いるが、当業者であれば、本発明によるマルチプロセッ
サ・データ処理システムで追加のプロセッサを使用でき
ることを諒解するであろう。
【００１２】プロセッサ１０２および１０４には、それ
ぞれ、レベル１（Ｌ１）データ・キャッシュ１０６およ
び１０８と、Ｌ１命令キャッシュ１１０および１１２が
含まれる。この実施例では、分離された命令キャッシュ
およびデータ・キャッシュとして図示されているが、当
業者であれば、単一の統一Ｌ１キャッシュを実施できる
ことを諒解するであろう。データ・アクセス待ち時間を
最小にするために、レベル２（Ｌ２）キャッシュ１１４
および１１６とレベル３（Ｌ３）キャッシュ１１８およ
び１１９などの１つまたは複数の追加レベルのキャッシ
ュ・メモリをデータ処理システム１００内で実施するこ
とができる。下位のキャッシュ・レベル（Ｌ２およびＬ
３）は、Ｌ１キャッシュへのデータのステージングに使
用され、通常は、徐々に容量が大きくなるが、アクセス
待ち時間が長くなる。たとえば、Ｌ１データ・キャッシ
ュ１０６および１０８とＬ１命令キャッシュ１１０およ
び１１２は、それぞれ３２ＫＢの記憶容量と、約１ない
し２プロセッサ・サイクルのアクセス待ち時間を有す
る。Ｌ２キャッシュ１１４および１１６は、５１２ＫＢ
の記憶容量を有するが、５プロセッサ・サイクルのアク
セス待ち時間を有する可能性があり、Ｌ３キャッシュ１
１８および１１９は、４ＭＢの記憶容量を有するが、１
５プロセッサ・サイクルを超えるアクセス待ち時間を有
する可能性がある。したがって、Ｌ２キャッシュ１１４
および１１６とＬ３キャッシュ１１８および１１９は、
プロセッサ１０２および１０４とシステム・メモリ１２
０の間の中間記憶装置として働き、システム・メモリ１
２０は、通常ははるかに大きい記憶容量を有するが、５
０プロセッサ・サイクルを超えるアクセス待ち時間を有
する可能性がある。
ぞれ、レベル１（Ｌ１）データ・キャッシュ１０６およ
び１０８と、Ｌ１命令キャッシュ１１０および１１２が
含まれる。この実施例では、分離された命令キャッシュ
およびデータ・キャッシュとして図示されているが、当
業者であれば、単一の統一Ｌ１キャッシュを実施できる
ことを諒解するであろう。データ・アクセス待ち時間を
最小にするために、レベル２（Ｌ２）キャッシュ１１４
および１１６とレベル３（Ｌ３）キャッシュ１１８およ
び１１９などの１つまたは複数の追加レベルのキャッシ
ュ・メモリをデータ処理システム１００内で実施するこ
とができる。下位のキャッシュ・レベル（Ｌ２およびＬ
３）は、Ｌ１キャッシュへのデータのステージングに使
用され、通常は、徐々に容量が大きくなるが、アクセス
待ち時間が長くなる。たとえば、Ｌ１データ・キャッシ
ュ１０６および１０８とＬ１命令キャッシュ１１０およ
び１１２は、それぞれ３２ＫＢの記憶容量と、約１ない
し２プロセッサ・サイクルのアクセス待ち時間を有す
る。Ｌ２キャッシュ１１４および１１６は、５１２ＫＢ
の記憶容量を有するが、５プロセッサ・サイクルのアク
セス待ち時間を有する可能性があり、Ｌ３キャッシュ１
１８および１１９は、４ＭＢの記憶容量を有するが、１
５プロセッサ・サイクルを超えるアクセス待ち時間を有
する可能性がある。したがって、Ｌ２キャッシュ１１４
および１１６とＬ３キャッシュ１１８および１１９は、
プロセッサ１０２および１０４とシステム・メモリ１２
０の間の中間記憶装置として働き、システム・メモリ１
２０は、通常ははるかに大きい記憶容量を有するが、５
０プロセッサ・サイクルを超えるアクセス待ち時間を有
する可能性がある。
【００１３】データ処理システム１００で使用されるキ
ャッシュ階層内のレベルの数とキャッシュ階層構成の両
方が、可変である。図示の例のＬ２キャッシュ１１４お
よび１１６は、それぞれのプロセッサ１０２および１０
４とシステム・メモリ１２０の間にシステム・バス１２
２を介して接続された専用キャッシュである。Ｌ３キャ
ッシュ１１８および１１９は、論理的にＬ２キャッシュ
１１４および１１６に垂直のルックアサイド・キャッシ
ュとして図示されている。その結果、データまたは命令
は、Ｌ２キャッシュ１１４または１１６のどちらかとＬ
３キャッシュ１１８または１１９のどちらかで同時にテ
ーブル索引される可能性があるが、データまたは命令
は、Ｌ２キャッシュ１１４または１１６がミスし、Ｌ３
キャッシュ１１８または１１９がヒットした場合に限っ
てＬ３キャッシュ１１８または１１９から取り出され
る。当業者であれば、図示のレベルと構成のさまざまな
組み合わせを実施できることを諒解するであろう。
ャッシュ階層内のレベルの数とキャッシュ階層構成の両
方が、可変である。図示の例のＬ２キャッシュ１１４お
よび１１６は、それぞれのプロセッサ１０２および１０
４とシステム・メモリ１２０の間にシステム・バス１２
２を介して接続された専用キャッシュである。Ｌ３キャ
ッシュ１１８および１１９は、論理的にＬ２キャッシュ
１１４および１１６に垂直のルックアサイド・キャッシ
ュとして図示されている。その結果、データまたは命令
は、Ｌ２キャッシュ１１４または１１６のどちらかとＬ
３キャッシュ１１８または１１９のどちらかで同時にテ
ーブル索引される可能性があるが、データまたは命令
は、Ｌ２キャッシュ１１４または１１６がミスし、Ｌ３
キャッシュ１１８または１１９がヒットした場合に限っ
てＬ３キャッシュ１１８または１１９から取り出され
る。当業者であれば、図示のレベルと構成のさまざまな
組み合わせを実施できることを諒解するであろう。
【００１４】Ｌ２キャッシュ１１４および１１６とＬ３
キャッシュ１１８および１１９は、システム・バス１２
２を介してシステム・メモリ１２０に接続される。シス
テム・バス１２２には、表示装置（図示せず）の接続を
提供するグラフィックス・アダプタなどのメモリ・マッ
プ式装置１２４と、入出力バス・ブリッジ１２６も接続
される。入出力バス・ブリッジ１２６は、システム・バ
ス１２２を入出力バス１２８に接続し、入出力バス１２
８は、入出力装置１３０および不揮発性メモリ１３２へ
の接続を提供することができる。したがって、システム
・バス１２２、入出力バス・ブリッジ１２６および入出
力バス１２８は、接続される装置を結合する相互接続を
形成するが、その代替実施例は当技術分野で既知であ
る。入出力装置１３０には、キーボード、マウスやトラ
ックボールなどのグラフィカル・ポインティング装置、
表示装置およびプリンタを含む、従来のアダプタを介し
て入出力バス１２８にインターフェースされる従来の周
辺装置が含まれる。不揮発性メモリ１３２には、ハード
・ディスク・ドライブを含めることができ、データ処理
システム１００の動作を制御するオペレーティング・シ
ステムおよび他のソフトウェアが格納され、このオペレ
ーティング・システムおよび他のソフトウェアは、デー
タ処理システム１００の電源投入に応答して揮発性のシ
ステム・メモリ１２０にロードされる。当業者であれ
ば、データ処理システム１００に、シリアル・ポート、
パラレル・ポート、ネットワークまたは接続された装置
への接続、システム・メモリ１２０へのアクセスを調整
するメモリ・コントローラなど、図１に示されていない
多数の追加構成要素を含めることができることを諒解す
るであろう。このような変更および変形は、本発明の趣
旨および範囲に含まれる。
キャッシュ１１８および１１９は、システム・バス１２
２を介してシステム・メモリ１２０に接続される。シス
テム・バス１２２には、表示装置（図示せず）の接続を
提供するグラフィックス・アダプタなどのメモリ・マッ
プ式装置１２４と、入出力バス・ブリッジ１２６も接続
される。入出力バス・ブリッジ１２６は、システム・バ
ス１２２を入出力バス１２８に接続し、入出力バス１２
８は、入出力装置１３０および不揮発性メモリ１３２へ
の接続を提供することができる。したがって、システム
・バス１２２、入出力バス・ブリッジ１２６および入出
力バス１２８は、接続される装置を結合する相互接続を
形成するが、その代替実施例は当技術分野で既知であ
る。入出力装置１３０には、キーボード、マウスやトラ
ックボールなどのグラフィカル・ポインティング装置、
表示装置およびプリンタを含む、従来のアダプタを介し
て入出力バス１２８にインターフェースされる従来の周
辺装置が含まれる。不揮発性メモリ１３２には、ハード
・ディスク・ドライブを含めることができ、データ処理
システム１００の動作を制御するオペレーティング・シ
ステムおよび他のソフトウェアが格納され、このオペレ
ーティング・システムおよび他のソフトウェアは、デー
タ処理システム１００の電源投入に応答して揮発性のシ
ステム・メモリ１２０にロードされる。当業者であれ
ば、データ処理システム１００に、シリアル・ポート、
パラレル・ポート、ネットワークまたは接続された装置
への接続、システム・メモリ１２０へのアクセスを調整
するメモリ・コントローラなど、図１に示されていない
多数の追加構成要素を含めることができることを諒解す
るであろう。このような変更および変形は、本発明の趣
旨および範囲に含まれる。
【００１５】システム・バス１２２上の通常の通信トラ
ンザクションには、トランザクションのソースを示すソ
ース・タグ、トランザクションの向けられる宛先を指定
する宛先タグ、アドレスまたはデータが含まれる。シス
テム・バス１２２に接続された装置のそれぞれは、シス
テム・バス１２２上のすべての通信トランザクションを
スヌープし、必要な時には他の宛先へ向けられた通信ト
ランザクションに介入し、実現可能かつ適当な時には装
置内で複製されたシステム・メモリ・データへの変更を
再作成することが好ましい。
ンザクションには、トランザクションのソースを示すソ
ース・タグ、トランザクションの向けられる宛先を指定
する宛先タグ、アドレスまたはデータが含まれる。シス
テム・バス１２２に接続された装置のそれぞれは、シス
テム・バス１２２上のすべての通信トランザクションを
スヌープし、必要な時には他の宛先へ向けられた通信ト
ランザクションに介入し、実現可能かつ適当な時には装
置内で複製されたシステム・メモリ・データへの変更を
再作成することが好ましい。
【００１６】図２を参照すると、本発明の好ましい実施
例によるキャッシュ・エントリ追出し機構の論理ブロッ
ク図が示されている。本発明を説明する目的で示される
機構は、図１のＬ２キャッシュ１１４および１１６と、
それぞれＬ２キャッシュ１１４および１１６に関連する
Ｌ３キャッシュ１１８および１１９と、システム・バス
１２２とに関連して図示されている。しかし、本発明
は、Ｌ１データ・キャッシュ１０６および１０８やＬ１
命令キャッシュ１１０および１１２など、複数レベル・
キャッシュ階層内の他のキャッシュと共に実施すること
ができる。本発明は、たとえばＬ２キャッシュ１１４と
Ｌ２キャッシュ１１４にデータをステージングするのに
使用されるＬ３キャッシュ１１８との間などの、私有デ
ータ経路２００を使用しない。本発明では、Ｌ２キャッ
シュ１１４から追い出されるデータは、システム・バス
１２２への通常のデータ経路２０２を介してシステム・
メモリ１２０に書き込まれる。その後、追い出されるデ
ータは、Ｌ３キャッシュ１１８へのスヌープ論理経路２
０４を介してシステム・バス１２２からスヌープされ
る。追い出されるデータは、Ｌ２キャッシュ１１６への
スヌープ論理経路２０６を介してシステム・バス１２２
からスヌープすることができ、Ｌ２キャッシュ１１６へ
のデータのステージングに使用されるＬ３キャッシュ１
１９へのスヌープ論理経路２０８を介してシステム・バ
ス１２２からスヌープすることができる。このＬ２キャ
ッシュからデータを追い出すための機構は、上で示した
関連特許に記載の併合された垂直キャッシュ・コントロ
ーラ機構と共に実施することもできる。
例によるキャッシュ・エントリ追出し機構の論理ブロッ
ク図が示されている。本発明を説明する目的で示される
機構は、図１のＬ２キャッシュ１１４および１１６と、
それぞれＬ２キャッシュ１１４および１１６に関連する
Ｌ３キャッシュ１１８および１１９と、システム・バス
１２２とに関連して図示されている。しかし、本発明
は、Ｌ１データ・キャッシュ１０６および１０８やＬ１
命令キャッシュ１１０および１１２など、複数レベル・
キャッシュ階層内の他のキャッシュと共に実施すること
ができる。本発明は、たとえばＬ２キャッシュ１１４と
Ｌ２キャッシュ１１４にデータをステージングするのに
使用されるＬ３キャッシュ１１８との間などの、私有デ
ータ経路２００を使用しない。本発明では、Ｌ２キャッ
シュ１１４から追い出されるデータは、システム・バス
１２２への通常のデータ経路２０２を介してシステム・
メモリ１２０に書き込まれる。その後、追い出されるデ
ータは、Ｌ３キャッシュ１１８へのスヌープ論理経路２
０４を介してシステム・バス１２２からスヌープされ
る。追い出されるデータは、Ｌ２キャッシュ１１６への
スヌープ論理経路２０６を介してシステム・バス１２２
からスヌープすることができ、Ｌ２キャッシュ１１６へ
のデータのステージングに使用されるＬ３キャッシュ１
１９へのスヌープ論理経路２０８を介してシステム・バ
ス１２２からスヌープすることができる。このＬ２キャ
ッシュからデータを追い出すための機構は、上で示した
関連特許に記載の併合された垂直キャッシュ・コントロ
ーラ機構と共に実施することもできる。
【００１７】追い出されるデータをＬ２キャッシュ１１
４からシステム・バス１２２に書き込み、そのデータを
Ｌ３キャッシュ１１８へスヌープ・バックすることによ
って、Ｌ２キャッシュ１１４とＬ３キャッシュ１１８の
間の私有データ経路２００の必要がなくなる。Ｌ２キャ
ッシュ１１４は、１つのデータ経路だけを有し、その経
路によってＬ２キャッシュ１１４がシステム・バス１２
２に接続される。Ｌ３キャッシュ１１８を更新するため
のスヌープ論理経路２０４は、Ｌ２キャッシュ１１４か
らのキャスト・アウトのスヌープに再利用される。した
がって、Ｌ３キャッシュ１１８がデュアル・ポート式で
ある必要はない。Ｌ３キャッシュ１１８のディレクトリ
またはキャッシュに対するＥＣＣ検査は不要であり、Ｌ
３キャッシュ１１８へのデータ経路に関連する複数のＥ
ＣＣビットの必要がなくなる。これらのＥＣＣビット
は、Ｌ３キャッシュ１１８へのデータ経路内の全ビット
に対する単一のパリティ・ビットによって置換でき、こ
れによってＬ３キャッシュ１１８へのバスが小さくな
り、消費するシリコン面積が減り、より高い周波数での
動作が可能になる。システム・バス１２２から追い出さ
れるデータをスヌープする際のパリティ・エラーは、ミ
スとして扱われ、その後、Ｌ３キャッシュ１１８が、シ
ステム・メモリ１２０からそのデータを取り出す。
４からシステム・バス１２２に書き込み、そのデータを
Ｌ３キャッシュ１１８へスヌープ・バックすることによ
って、Ｌ２キャッシュ１１４とＬ３キャッシュ１１８の
間の私有データ経路２００の必要がなくなる。Ｌ２キャ
ッシュ１１４は、１つのデータ経路だけを有し、その経
路によってＬ２キャッシュ１１４がシステム・バス１２
２に接続される。Ｌ３キャッシュ１１８を更新するため
のスヌープ論理経路２０４は、Ｌ２キャッシュ１１４か
らのキャスト・アウトのスヌープに再利用される。した
がって、Ｌ３キャッシュ１１８がデュアル・ポート式で
ある必要はない。Ｌ３キャッシュ１１８のディレクトリ
またはキャッシュに対するＥＣＣ検査は不要であり、Ｌ
３キャッシュ１１８へのデータ経路に関連する複数のＥ
ＣＣビットの必要がなくなる。これらのＥＣＣビット
は、Ｌ３キャッシュ１１８へのデータ経路内の全ビット
に対する単一のパリティ・ビットによって置換でき、こ
れによってＬ３キャッシュ１１８へのバスが小さくな
り、消費するシリコン面積が減り、より高い周波数での
動作が可能になる。システム・バス１２２から追い出さ
れるデータをスヌープする際のパリティ・エラーは、ミ
スとして扱われ、その後、Ｌ３キャッシュ１１８が、シ
ステム・メモリ１２０からそのデータを取り出す。
【００１８】Ｌ２キャッシュ１１４からのキャスト・ア
ウトのすべてがシステム・バス１２２に書き込まれるの
で、追い出されるデータは、システム・メモリ１２０と
メモリ・コントローラに対してキャスト・アウトされ
る。システム・バス１２２を介してデータを追い出すこ
とによって、Ｌ２キャッシュ１１６や関連するＬ３キャ
ッシュ１１９などの他の水平バス装置が、キャッシュ・
データ追出しのための従来技術の方式の場合より早期に
更新される。水平装置は、システム・バスのみを介して
Ｌ２キャッシュ１１４に接続され、キャッシュ階層のど
のレベルに置くこともできるが、システム・バス１２２
から追い出されるデータをスヌープすることができ、Ｌ
２キャッシュ１１４のデータをステージングするのに使
用されるＬ３キャッシュ１１８と同時に、システム・メ
モリ１２０とコヒーレントな状態になる。
ウトのすべてがシステム・バス１２２に書き込まれるの
で、追い出されるデータは、システム・メモリ１２０と
メモリ・コントローラに対してキャスト・アウトされ
る。システム・バス１２２を介してデータを追い出すこ
とによって、Ｌ２キャッシュ１１６や関連するＬ３キャ
ッシュ１１９などの他の水平バス装置が、キャッシュ・
データ追出しのための従来技術の方式の場合より早期に
更新される。水平装置は、システム・バスのみを介して
Ｌ２キャッシュ１１４に接続され、キャッシュ階層のど
のレベルに置くこともできるが、システム・バス１２２
から追い出されるデータをスヌープすることができ、Ｌ
２キャッシュ１１４のデータをステージングするのに使
用されるＬ３キャッシュ１１８と同時に、システム・メ
モリ１２０とコヒーレントな状態になる。
【００１９】Ｌ２キャッシュ１１４がシステム・バス１
２２を介してデータを追い出した結果として、Ｌ３キャ
ッシュ１１８には、ＭＥＳＩキャッシュ・コヒーレンシ
・プロトコルの下でシステム・メモリ１２０に関して変
更済み（Ｍ）のデータが絶対に含まれない。Ｌ２キャッ
シュ１１４からシステム・バス１２２へのデータの追出
しをＬ３キャッシュ１１８および他の水平装置がスヌー
プすることによって、Ｈ−ＭＥＳＩキャッシュ・コヒー
レンシ・プロトコルを実施するシステムで追加の利益が
達成される。Ｈ−ＭＥＳＩキャッシュ・コヒーレンシ・
プロトコルのホバリング（Ｈ）状態は、キャッシュ・エ
ントリのタグ・フィールドに格納されたアドレス・タグ
が有効であるが、関連するデータ項目（たとえばキャッ
シュ・ラインやキャッシュ・セクタ）が無効であること
を示す。データはシステム・バスに追い出され、そのシ
ステム・バスをスヌープすることができるので、Ｈ状態
のキャッシュ・エントリを更新でき、より高速に共用
（Ｓ）状態にすることができる。したがって、データ
は、オン・デマンドで水平装置によって取り出され、そ
のような水平装置内では加齢がはるかに少ない。
２２を介してデータを追い出した結果として、Ｌ３キャ
ッシュ１１８には、ＭＥＳＩキャッシュ・コヒーレンシ
・プロトコルの下でシステム・メモリ１２０に関して変
更済み（Ｍ）のデータが絶対に含まれない。Ｌ２キャッ
シュ１１４からシステム・バス１２２へのデータの追出
しをＬ３キャッシュ１１８および他の水平装置がスヌー
プすることによって、Ｈ−ＭＥＳＩキャッシュ・コヒー
レンシ・プロトコルを実施するシステムで追加の利益が
達成される。Ｈ−ＭＥＳＩキャッシュ・コヒーレンシ・
プロトコルのホバリング（Ｈ）状態は、キャッシュ・エ
ントリのタグ・フィールドに格納されたアドレス・タグ
が有効であるが、関連するデータ項目（たとえばキャッ
シュ・ラインやキャッシュ・セクタ）が無効であること
を示す。データはシステム・バスに追い出され、そのシ
ステム・バスをスヌープすることができるので、Ｈ状態
のキャッシュ・エントリを更新でき、より高速に共用
（Ｓ）状態にすることができる。したがって、データ
は、オン・デマンドで水平装置によって取り出され、そ
のような水平装置内では加齢がはるかに少ない。
【００２０】ここで図３を参照すると、本発明の好まし
い実施例による、複数レベル・キャッシュ階層の上位レ
ベル内のキャッシュからデータをキャスト・アウトする
処理の高水準流れ図が示されている。この処理は、図１
および図２に示されたものなどの複数レベル・キャッシ
ュ階層を含むデータ処理システム内で実施できる。この
処理は、ステップ３０２で開始され、最下位レベル以外
のキャッシュ階層のレベルのキャッシュ内で適用可能な
キャッシュ置換方針に従ってデータ置換位置が選択され
る。処理は次にステップ３０４に進み、選択されたデー
タ置換位置からシステム・バスへデータを書き込み、次
にステップ３０６に進み、キャッシュ階層の下位レベル
のキャッシュで、選択されたデータ置換位置からのデー
タを書き込むバス動作をスヌープする。
い実施例による、複数レベル・キャッシュ階層の上位レ
ベル内のキャッシュからデータをキャスト・アウトする
処理の高水準流れ図が示されている。この処理は、図１
および図２に示されたものなどの複数レベル・キャッシ
ュ階層を含むデータ処理システム内で実施できる。この
処理は、ステップ３０２で開始され、最下位レベル以外
のキャッシュ階層のレベルのキャッシュ内で適用可能な
キャッシュ置換方針に従ってデータ置換位置が選択され
る。処理は次にステップ３０４に進み、選択されたデー
タ置換位置からシステム・バスへデータを書き込み、次
にステップ３０６に進み、キャッシュ階層の下位レベル
のキャッシュで、選択されたデータ置換位置からのデー
タを書き込むバス動作をスヌープする。
【００２１】処理は次にステップ３０８に進み、追い出
されたデータに対応するキャッシュ・エントリが下位キ
ャッシュ内での更新を必要とするかどうかを判定する。
不要な場合、この処理はステップ３１６に進み、次のキ
ャッシュ追出しまで遊休状態になる。しかし、下位キャ
ッシュが更新を必要とする場合には、処理はステップ３
１０に進み、システム・バスからのキャッシュ追出しの
スヌープでパリティ・エラーが発生したかどうかを判定
する。そうである場合、処理はステップ３１２に進み、
スヌープ動作をミスとして扱い、システム・メモリから
下位キャッシュを更新する。しかし、パリティ・エラー
が検出されない場合には、処理はステップ３１４に進
み、スヌープされたバス動作から下位キャッシュを更新
し、その後ステップ３１６に進み、次の追出しまで遊休
状態になる。
されたデータに対応するキャッシュ・エントリが下位キ
ャッシュ内での更新を必要とするかどうかを判定する。
不要な場合、この処理はステップ３１６に進み、次のキ
ャッシュ追出しまで遊休状態になる。しかし、下位キャ
ッシュが更新を必要とする場合には、処理はステップ３
１０に進み、システム・バスからのキャッシュ追出しの
スヌープでパリティ・エラーが発生したかどうかを判定
する。そうである場合、処理はステップ３１２に進み、
スヌープ動作をミスとして扱い、システム・メモリから
下位キャッシュを更新する。しかし、パリティ・エラー
が検出されない場合には、処理はステップ３１４に進
み、スヌープされたバス動作から下位キャッシュを更新
し、その後ステップ３１６に進み、次の追出しまで遊休
状態になる。
【００２２】システム・バス動作の長い待ち時間をこう
むるが、Ｌ２キャッシュから追い出されるデータは、シ
ステム・バスに書き込まれ、Ｌ３キャッシュにスヌープ
・バックされる。これによって、Ｌ２キャッシュとＬ３
キャッシュの間の私有または「裏口」データ・バスの必
要がなくなる。Ｌ２キャッシュからのデータ経路は、シ
ステム・バスに接続される単一のデータ経路だけが必要
であり、Ｌ３キャッシュがデュアル・ポート式である必
要はない。Ｌ３キャッシュの更新に使用される再ロード
経路は、システム・バスを出るＬ２キャッシュからのキ
ャスト・アウトのスヌープに再利用される。Ｌ３ディレ
クトリおよびＬ３キャッシュでのＥＣＣ検査とこれに関
連するオーバーヘッドも不要である。データ保全性は、
1ビットだけのオーバーヘッドを伴う単純なパリティ検
査によって検証でき、パリティ・エラーは、スヌープ・
ミスとして扱われ、その場合にはＬ３キャッシュはシス
テム・メモリから更新される。
むるが、Ｌ２キャッシュから追い出されるデータは、シ
ステム・バスに書き込まれ、Ｌ３キャッシュにスヌープ
・バックされる。これによって、Ｌ２キャッシュとＬ３
キャッシュの間の私有または「裏口」データ・バスの必
要がなくなる。Ｌ２キャッシュからのデータ経路は、シ
ステム・バスに接続される単一のデータ経路だけが必要
であり、Ｌ３キャッシュがデュアル・ポート式である必
要はない。Ｌ３キャッシュの更新に使用される再ロード
経路は、システム・バスを出るＬ２キャッシュからのキ
ャスト・アウトのスヌープに再利用される。Ｌ３ディレ
クトリおよびＬ３キャッシュでのＥＣＣ検査とこれに関
連するオーバーヘッドも不要である。データ保全性は、
1ビットだけのオーバーヘッドを伴う単純なパリティ検
査によって検証でき、パリティ・エラーは、スヌープ・
ミスとして扱われ、その場合にはＬ３キャッシュはシス
テム・メモリから更新される。
【００２３】Ｌ２データ置換位置からのデータは、シス
テム・バスに書き込むことによってキャスト・アウトさ
れるので、Ｌ３キャッシュは、常にシステム・メモリと
コヒーレントな状態であり、システム・メモリに関して
変更済みのデータは絶対に格納されない。マルチプロセ
ッサ・システム内の他の装置は、システム・バスからの
キャストアウトをスヌープすることによって、早期に更
新される。Ｈ−ＭＥＳＩキャッシュ・コヒーレンシ・プ
ロトコルを使用する時には、水平装置がホバリング状態
から共用状態へよりすばやく移行する。
テム・バスに書き込むことによってキャスト・アウトさ
れるので、Ｌ３キャッシュは、常にシステム・メモリと
コヒーレントな状態であり、システム・メモリに関して
変更済みのデータは絶対に格納されない。マルチプロセ
ッサ・システム内の他の装置は、システム・バスからの
キャストアウトをスヌープすることによって、早期に更
新される。Ｈ−ＭＥＳＩキャッシュ・コヒーレンシ・プ
ロトコルを使用する時には、水平装置がホバリング状態
から共用状態へよりすばやく移行する。
【００２４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２５】（１）第１キャッシュ内でデータ置換位置
を選択するステップと、システム・バス動作を使用し
て、上記選択されたデータ置換位置からシステム・メモ
リへデータ項目を書き込むステップと、第２キャッシュ
用のスヌープ論理で上記システム・バス動作をスヌープ
するステップと、上記第１キャッシュ内の上記選択され
たデータ置換位置に対応する上記第２キャッシュ内のキ
ャッシュ位置に上記データ項目が含まれるかどうかを上
記スヌープされたシステム・バス動作から判定するステ
ップとを含む、上記システム・バスによって上記システ
ム・メモリに接続された、論理的にイン・ラインの上記
第１キャッシュおよび上記第２キャッシュを含むデータ
処理システム内で、上記第１キャッシュ内のキャッシュ
位置の割振りを解除する方法。 （２）上記第１キャッシュ内の上記選択されたデータ置
換位置に対応する上記第２キャッシュ内のキャッシュ位
置に上記データ項目が含まれるかどうかを上記スヌープ
されたシステム・バス動作から判定するステップが、上
記キャッシュ位置に関連するコヒーレンシ状態を検査す
るステップをさらに含む、上記（１）の方法。 （３）上記第１キャッシュ内の上記選択されたデータ置
換位置に対応する上記第２キャッシュ内の上記キャッシ
ュ位置に上記データ項目が含まれないことの判定に応答
して、上記スヌープされたシステム・バス動作から上記
データ項目を用いて上記第２キャッシュ内の上記位置を
更新するステップをさらに含む、上記（１）の方法。 （４）上記第１キャッシュ内の上記選択されたデータ置
換位置に対応する上記第２キャッシュ内の上記キャッシ
ュ位置に上記データ項目が含まれないことの判定に応答
して、パリティ・エラーに関して上記スヌープされたシ
ステム・バス動作を検査するステップをさらに含む、上
記（１）の方法。 （５）上記スヌープされたシステム・バス動作でのパリ
ティ・エラーの検出に応答して、上記スヌープされたシ
ステム・バス動作をミスとして扱うステップをさらに含
む、上記（４）の方法。 （６）上記スヌープされたシステム・バス動作でのパリ
ティ・エラーの検出に応答して、システム・メモリから
上記データ項目を取り出すための動作を待ち行列化する
ステップをさらに含む、上記（４）の方法。 （７）上記スヌープされたシステム・バス動作でパリテ
ィ・エラーが検出されないことに応答して、上記スヌー
プされたシステム・バス動作から上記データ項目を用い
て上記第２キャッシュ内の上記キャッシュ位置を更新す
るステップをさらに含む、上記（４）の方法。 （８）データ処理システムの記憶階層内の上位キャッシ
ュと、上記上位キャッシュと上記記憶階層の他の部分と
の間で論理的にイン・ラインの下位キャッシュと、上記
上位キャッシュおよび上記下位キャッシュに接続され、
上記上位キャッシュおよび上記下位キャッシュを上記記
憶階層の他の部分に接続する、バスと、データ項目を含
む上記上位キャッシュ内のキャッシュ位置の割振り解除
の際に、上記上位キャッシュから上記バスへ上記データ
項目を書き込むキャッシュ制御論理と、上記バスから上
記データ項目をスヌープする、上記下位キャッシュのた
めのスヌープ論理とを含む、上記データ処理システム。 （９）上記上位キャッシュ内の上記割振り解除されるキ
ャッシュ位置に対応する上記下位キャッシュ内のキャッ
シュ位置のコヒーレンシ状態を検査するコヒーレンシ論
理をさらに含む、上記（８）の装置。 （１０）上記バスからスヌープされた上記データ項目の
パリティを検査するパリティ検査論理をさらに含む、上
記（８）の装置。 （１１）上記スヌープされたデータ項目の上記パリティ
が誤りである場合に、上記スヌープ論理が、上記上位キ
ャッシュ内の上記割振り解除されるキャッシュ位置に対
応する上記下位キャッシュ内のキャッシュ位置を上記記
憶階層の他の部分から更新する動作を待ち行列化する、
上記（１０）の装置。 （１２）上記スヌープされたデータ項目の上記パリティ
が正しい場合に、上記スヌープ論理が、上記上位キャッ
シュ内の上記割振り解除されるキャッシュ位置に対応す
る上記下位キャッシュ内のキャッシュ位置を上記データ
項目を用いて更新する、上記（１０）の装置。 （１３）上記データ項目が変更済みの場合に、上記キャ
ッシュ制御論理が、上記キャッシュ位置の割振り解除の
際に、上記上位キャッシュから上記バスへ上記データ項
目を書き込む、上記（８）の装置。 （１４）システム・メモリと、上記システム・メモリに
結合されたシステム・バスと、上記システム・バスに結
合された第１キャッシュと、データ処理システム内で上
記第１キャッシュと論理的にイン・ラインの第２キャッ
シュと、上記第１キャッシュ内の割り振り解除されるキ
ャッシュ位置から上記システム・バス上のシステム・バ
ス動作を介して上記システム・メモリへデータ項目を書
き込むキャッシュ制御論理と、上記第１キャッシュ内の
上記割振り解除されるキャッシュ位置に対応する上記第
２キャッシュ内の対応するキャッシュ位置が更新を必要
とするかどうかを判定するために、上記システム・バス
から上記システム・バス動作をスヌープする、上記第２
キャッシュのためのスヌープ論理とを含む、データ処理
システム。 （１５）上記第１キャッシュが、レベル２キャッシュを
含む、上記（１４）のデータ処理システム。 （１６）上記第２キャッシュが、レベル３キャッシュを
含む、上記（１４）のデータ処理システム。 （１７）上記第１キャッシュが、レベル１キャッシュを
含み、上記第２キャッシュが、レベル２キャッシュを含
む、上記（１４）のデータ処理システム。 （１８）上記第２キャッシュ内の上記対応するキャッシ
ュ位置のコヒーレンシ状態を検査するコヒーレンシ論理
をさらに含む、上記（１４）のデータ処理システム。 （１９）上記システム・バスからスヌープされた上記デ
ータ項目のパリティを検査するパリティ検査論理をさら
に含む、上記（１４）のデータ処理システム。 （２０）上記スヌープ論理が、上記システム・バスから
スヌープされた上記データ項目の上記パリティが正しい
場合に、上記スヌープされたデータ項目を用いて上記第
２キャッシュ内の上記対応するキャッシュ位置を更新
し、上記スヌープされたデータ項目のパリティが正しく
ない場合に、上記システム・メモリから上記第２キャッ
シュ内の上記対応するキャッシュ位置を更新する動作を
待ち行列化する、上記（１９）のデータ処理システム。
を選択するステップと、システム・バス動作を使用し
て、上記選択されたデータ置換位置からシステム・メモ
リへデータ項目を書き込むステップと、第２キャッシュ
用のスヌープ論理で上記システム・バス動作をスヌープ
するステップと、上記第１キャッシュ内の上記選択され
たデータ置換位置に対応する上記第２キャッシュ内のキ
ャッシュ位置に上記データ項目が含まれるかどうかを上
記スヌープされたシステム・バス動作から判定するステ
ップとを含む、上記システム・バスによって上記システ
ム・メモリに接続された、論理的にイン・ラインの上記
第１キャッシュおよび上記第２キャッシュを含むデータ
処理システム内で、上記第１キャッシュ内のキャッシュ
位置の割振りを解除する方法。 （２）上記第１キャッシュ内の上記選択されたデータ置
換位置に対応する上記第２キャッシュ内のキャッシュ位
置に上記データ項目が含まれるかどうかを上記スヌープ
されたシステム・バス動作から判定するステップが、上
記キャッシュ位置に関連するコヒーレンシ状態を検査す
るステップをさらに含む、上記（１）の方法。 （３）上記第１キャッシュ内の上記選択されたデータ置
換位置に対応する上記第２キャッシュ内の上記キャッシ
ュ位置に上記データ項目が含まれないことの判定に応答
して、上記スヌープされたシステム・バス動作から上記
データ項目を用いて上記第２キャッシュ内の上記位置を
更新するステップをさらに含む、上記（１）の方法。 （４）上記第１キャッシュ内の上記選択されたデータ置
換位置に対応する上記第２キャッシュ内の上記キャッシ
ュ位置に上記データ項目が含まれないことの判定に応答
して、パリティ・エラーに関して上記スヌープされたシ
ステム・バス動作を検査するステップをさらに含む、上
記（１）の方法。 （５）上記スヌープされたシステム・バス動作でのパリ
ティ・エラーの検出に応答して、上記スヌープされたシ
ステム・バス動作をミスとして扱うステップをさらに含
む、上記（４）の方法。 （６）上記スヌープされたシステム・バス動作でのパリ
ティ・エラーの検出に応答して、システム・メモリから
上記データ項目を取り出すための動作を待ち行列化する
ステップをさらに含む、上記（４）の方法。 （７）上記スヌープされたシステム・バス動作でパリテ
ィ・エラーが検出されないことに応答して、上記スヌー
プされたシステム・バス動作から上記データ項目を用い
て上記第２キャッシュ内の上記キャッシュ位置を更新す
るステップをさらに含む、上記（４）の方法。 （８）データ処理システムの記憶階層内の上位キャッシ
ュと、上記上位キャッシュと上記記憶階層の他の部分と
の間で論理的にイン・ラインの下位キャッシュと、上記
上位キャッシュおよび上記下位キャッシュに接続され、
上記上位キャッシュおよび上記下位キャッシュを上記記
憶階層の他の部分に接続する、バスと、データ項目を含
む上記上位キャッシュ内のキャッシュ位置の割振り解除
の際に、上記上位キャッシュから上記バスへ上記データ
項目を書き込むキャッシュ制御論理と、上記バスから上
記データ項目をスヌープする、上記下位キャッシュのた
めのスヌープ論理とを含む、上記データ処理システム。 （９）上記上位キャッシュ内の上記割振り解除されるキ
ャッシュ位置に対応する上記下位キャッシュ内のキャッ
シュ位置のコヒーレンシ状態を検査するコヒーレンシ論
理をさらに含む、上記（８）の装置。 （１０）上記バスからスヌープされた上記データ項目の
パリティを検査するパリティ検査論理をさらに含む、上
記（８）の装置。 （１１）上記スヌープされたデータ項目の上記パリティ
が誤りである場合に、上記スヌープ論理が、上記上位キ
ャッシュ内の上記割振り解除されるキャッシュ位置に対
応する上記下位キャッシュ内のキャッシュ位置を上記記
憶階層の他の部分から更新する動作を待ち行列化する、
上記（１０）の装置。 （１２）上記スヌープされたデータ項目の上記パリティ
が正しい場合に、上記スヌープ論理が、上記上位キャッ
シュ内の上記割振り解除されるキャッシュ位置に対応す
る上記下位キャッシュ内のキャッシュ位置を上記データ
項目を用いて更新する、上記（１０）の装置。 （１３）上記データ項目が変更済みの場合に、上記キャ
ッシュ制御論理が、上記キャッシュ位置の割振り解除の
際に、上記上位キャッシュから上記バスへ上記データ項
目を書き込む、上記（８）の装置。 （１４）システム・メモリと、上記システム・メモリに
結合されたシステム・バスと、上記システム・バスに結
合された第１キャッシュと、データ処理システム内で上
記第１キャッシュと論理的にイン・ラインの第２キャッ
シュと、上記第１キャッシュ内の割り振り解除されるキ
ャッシュ位置から上記システム・バス上のシステム・バ
ス動作を介して上記システム・メモリへデータ項目を書
き込むキャッシュ制御論理と、上記第１キャッシュ内の
上記割振り解除されるキャッシュ位置に対応する上記第
２キャッシュ内の対応するキャッシュ位置が更新を必要
とするかどうかを判定するために、上記システム・バス
から上記システム・バス動作をスヌープする、上記第２
キャッシュのためのスヌープ論理とを含む、データ処理
システム。 （１５）上記第１キャッシュが、レベル２キャッシュを
含む、上記（１４）のデータ処理システム。 （１６）上記第２キャッシュが、レベル３キャッシュを
含む、上記（１４）のデータ処理システム。 （１７）上記第１キャッシュが、レベル１キャッシュを
含み、上記第２キャッシュが、レベル２キャッシュを含
む、上記（１４）のデータ処理システム。 （１８）上記第２キャッシュ内の上記対応するキャッシ
ュ位置のコヒーレンシ状態を検査するコヒーレンシ論理
をさらに含む、上記（１４）のデータ処理システム。 （１９）上記システム・バスからスヌープされた上記デ
ータ項目のパリティを検査するパリティ検査論理をさら
に含む、上記（１４）のデータ処理システム。 （２０）上記スヌープ論理が、上記システム・バスから
スヌープされた上記データ項目の上記パリティが正しい
場合に、上記スヌープされたデータ項目を用いて上記第
２キャッシュ内の上記対応するキャッシュ位置を更新
し、上記スヌープされたデータ項目のパリティが正しく
ない場合に、上記システム・メモリから上記第２キャッ
シュ内の上記対応するキャッシュ位置を更新する動作を
待ち行列化する、上記（１９）のデータ処理システム。
【図１】本発明の好ましい実施例によるマルチプロセッ
サ・データ処理システムを示す図である。
サ・データ処理システムを示す図である。
【図２】本発明の好ましい実施例による、キャッシュ・
エントリ追出し機構の論理ブロック図である。
エントリ追出し機構の論理ブロック図である。
【図３】本発明の好ましい実施例による、複数レベル・
キャッシュ階層の上位レベル内のキャッシュからデータ
をキャスト・アウトする処理の高水準流れ図である。
キャッシュ階層の上位レベル内のキャッシュからデータ
をキャスト・アウトする処理の高水準流れ図である。
１００ データ処理システム
１０２ プロセッサ
１０４ プロセッサ
１０６ レベル１（Ｌ１）データ・キャッシュ
１０８ レベル１（Ｌ１）データ・キャッシュ
１１０ Ｌ１命令キャッシュ
１１２ Ｌ１命令キャッシュ
１１４ レベル２（Ｌ２）キャッシュ
１１６ レベル２（Ｌ２）キャッシュ
１１８ レベル３（Ｌ３）キャッシュ
１１９ レベル３（Ｌ３）キャッシュ
１２０ システム・メモリ
１２２ システム・バス
１２４ メモリ・マップ式装置
１２６ 入出力バス・ブリッジ
１２８ 入出力バス
１３０ 入出力装置
１３２ 不揮発性メモリ
２００ 私有データ経路
２０２ データ経路
２０４ スヌープ論理経路
２０６ スヌープ論理経路
２０８ スヌープ論理経路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ジョン・スチーブン・ドッドソン
アメリカ合衆国78660 テキサス州プフ
リューガーヴィル ベル・ロック・サー
クル 1205
(72)発明者 ジェリー・ドン・ルイス
アメリカ合衆国78681 テキサス州ラウ
ンド・ロック アロウヘッド・サークル
3409
(56)参考文献 特開 平１−276348（ＪＰ，Ａ)
特開 平４−163646（ＪＰ，Ａ)
特開 平６−28251（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/08
G06F 12/16
G06F 15/16 - 15/177
Claims (4)
- 【請求項１】システム・バス（１２２）によってシステ
ム・メモリ（１２０）に接続された、論理にイン・ライ
ンの第１キャッシュ（１１４，１１６）および第２キャ
ッシュ（１１８，１１９）を含むデータ処理システム
（１００）内で、前記第１キャッシュ内のキャッシュ位
置の割り当てを解除する方法であって、 前記第１キャッシュのデータ置換位置を選択するステッ
プ（３０２）と、 前記システム・バス動作を使用して、前記選択されたデ
ータ置換位置から前記システム・メモリへデータ項目を
書き込むステップ（３０４）と、 前記第２キャッシュ用のスヌープ論理で前記システム・
バス動作をスヌープするステップ（３０６）と、 前記第１キャッシュ内の前記選択されたデータ置換位置
に対応する前記第２キャッシュ内のキャッシュ位置に前
記データ項目が含まれるかどうかを前記スヌープされた
システム・バス動作から判定するステップ（３０８）と
前記第１キャッシュ内の前記選択されたデータ置換位置
に対応する前記第２キャッシュ内の前記キャッシュ位置
に前記データ項目が含まれないことの判定に応答して、
パリティ・エラーに関して前記スヌープされたシステム
・バス動作を検査するステップ（３１０）と、 前記スヌープされたシステム・バス動作でのパリティ・
エラーの検出に応答して、前記スヌープされたシステム
・バス動作をミスとして扱い、前記システム・メモリか
ら前記第２キャッシュを更新するステップ（３１２）
と、 を含む方法。 - 【請求項２】前記スヌープされたシステム・バス動作で
のパリティ・エラーの非検出に応答して、前記スヌープ
されたシステム・バス動作から前記データ項目を用いて
前記第２キャッシュ内の前記キャッシュ位置を更新する
ステップ（３１４）と、 をさらに含む、請求項１の方法。 - 【請求項３】データ処理システム（１００）において、
システム・メモリ（１２０）を含む記憶階層を構成する
装置であって、 前記データ処理システムの記憶階層内の上位キャッシュ
（１１４，１１６）と、 前記上位キャッシュと前記記憶階層の他の部分との間で
論理的にイン・ラインの下位キャッシュ（１１８，１１
９）と、 前記上位キャッシュおよび前記下位キャッシュに接続さ
れ、前記上位キャッシュおよび前記下位キャッシュを前
記記憶階層の他の部分に接続する、バス（１２２）と、 データ項目を含む前記上位キャッシュ内のキャッシュ位
置の割振り解除の際に、前記上位キャッシュから前記バ
スへ前記データ項目を書き込むキャッシュ制御論理（３
０４）と、 前記バスから前記データ項目をスヌープする、前記下位
キャッシュのためのスヌープ論理（３０６）と、 前記バスからスヌープされた前記データ項目のパリティ
を検査するパリティ検査論理（３１０）と、 前記スヌープされたデータ項目の前記パリティが誤って
いる場合に、前記システム・メモリから下位キャッシュ
を更新する論理（３１２）と、 を含む、データ処理システム。 - 【請求項４】前記スヌープされたデータ項目の前記パリ
ティが正しい場合に、前記上位キャッシュ内の前記割振
り解除されるキャッシュ位置に対応する前記下位キャッ
シュ内のキャッシュ位置を前記データ項目を用いて更新
する論理（３１４）をさらに含む、請求項３の装置。
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