WO2007094045A1 - 読み出し処理装置および読み出し方法 - Google Patents

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Takahito Hirano
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G—PHYSICS
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1064—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in cache or content addressable memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches

Definitions

  • the present invention relates to a read processing device and a read method for reading data for which an error correction code is created from a recording device that records data.
  • FIG. 7 and FIG. 8 are explanatory diagrams for explaining a write liquor failure in the RAM circuit.
  • Write recovery failure means that if data is read immediately after data is written to RAM (for example, SRAM and static RAM>), the write data immediately before the read remains on the bit line and the next cycle. This is a phenomenon that reduces the read margin. For example, when SRAM is operated at an operation cycle that is higher than the set value, or when the structure variation of the transistor is larger than the designer imagines, a write recovery failure occurs.
  • Vdd power supply voltage
  • TrA, TrB, TrC shown in Fig. 7 a precharge transistor
  • the bit line pair (Bit and ZBit in Fig. 7) is set to Low level on one side (Bit side in the waveform diagram of Fig. 8) according to the write data, and writing to the cell is completed. Then, the write data is wiped out by shorting the bit line pair (Bit, / Bit) to Vdd before the start of reading of the next cycle.
  • Patent Document 1 calculation is performed by detecting (correcting) an error in a data stored in the RAM (direct transfer mode) in which the data corresponding to each failure mode is directly transferred to the arithmetic unit (direct transfer mode). Data stored in RAM is transferred to the arithmetic unit using the mode for transferring to the device (correction transfer mode). In other words, data that needs to be transferred to the computing device quickly is transferred to the computing device in the direct transfer mode, and data that does not need to be transferred quickly is transferred to the computing device in the correction transfer mode, which is generated efficiently in the RAM. To solve the problem of failure mode.
  • Patent Document 1 Japanese Patent Laid-Open No. 9134314
  • intermittent read failure is a phenomenon in which read errors occur irregularly even when accurate information is recorded in the RAM, an error is detected by reading the data once and performing an error check. This is because there is a high possibility that a pseudo read error, that is, an intermittent read failure will occur when the same data is read again even if the power is strong.
  • the intermittent read failure due to the write liquefier failure is because the normal data is recorded in the RAM from which the data was originally read, so that an error related to the intermittent read failure is detected. Processing to correct the detected error is useless.
  • the present invention has been made in view of the above, and an object of the present invention is to provide an error remedy processing device that can appropriately cope with a defective read defect caused by a write liqueury defect.
  • the present invention provides a read processing device that reads data for which an error correction code is to be created from a recording device that records data, and the recording device power is also high.
  • An error determination unit that reads out data for which an error correction code is to be created and determines whether or not a read error has occurred in the data; and when the error determination unit determines that an error has occurred, Rereading means for rereading the same data as the above data from the recording device is provided.
  • the present invention is a read method for reading data that is a target for generating an error correction code from a recording device that records data, wherein the data that is a target for generating an error correction code is read from the recording device, An error determination step for determining whether or not a read error has occurred in the data, and a reread to read again the same data as the data from the recording device when the error determination step determines that an error has occurred. And a squeezing process.
  • data to be created as an error correction code is read from a recording device that records data, and it is determined whether or not a read error has occurred in the data.
  • a read error has occurred, if the same data is read again from the recording device, a 1-bit error due to RAM intermittent read failure will progress to UE (Uncorrectable Error)! If you can solve the problem! Play.
  • FIG. 1 is a functional block diagram showing a schematic configuration of a CPU.
  • FIG. 2 is a functional block diagram showing a configuration of a CPU according to the present embodiment.
  • FIG. 3 is an explanatory diagram for explaining processing in which the store merge processing unit generates ECC.
  • FIG. 4 is an explanatory diagram for explaining processing of the store merge processing unit when a read error occurs and when it does not.
  • FIG. 5 is a flowchart showing a process for updating store target data in the operand cache.
  • FIG. 6 is a diagram showing a time chart of a relief flow related to a read error.
  • FIG. 7 is an explanatory diagram (1) for explaining the write liquorny failure in the RAM circuit.
  • FIG. 8 is an explanatory diagram (2) for explaining a write liquor failure in the RAM circuit.
  • CPU Central Processing
  • operand cache (primary cache) power is also read, and an error correction code (ECC ⁇ Error Correcting Code>) is created based on the read data.
  • ECC Error Correcting Code
  • Fig. 1 is a functional block diagram showing the schematic configuration of the CPU.
  • the CPU 10 includes a second cache 10, an operand cache 30, an instruction cache 40, an instruction processing unit 50, and an arithmetic processing unit 60.
  • CPU10 is a system controller (Svstem Controller) that controls the entire system. It is connected to the.
  • the second cache 20 is a recording device that temporarily records data transferred from the system controller and data transferred from the operand cache 30.
  • the operand cache 30 is a recording device that temporarily records data transferred from the second cache 20, data transferred from the instruction processing unit 50, and data transferred from the arithmetic processing unit 60.
  • the instruction cache 40 is a recording device that temporarily records data transferred from the second cache 20.
  • the instruction cache 40 records data of instructions used by the instruction processing unit 50.
  • the instruction processing unit 50 is a device that acquires instruction data from the instruction cache 40, interprets the instructions, and sends various arithmetic instructions to the arithmetic processing unit 60.
  • the arithmetic processing unit 60 is a device that acquires an arithmetic instruction from the instruction processing unit 60, reads data from the operand cache 30 based on the arithmetic instruction, executes an operation, and writes the operation result in the operand cache 30.
  • FIG. 2 is a functional block diagram showing the configuration of the CPU that works in this embodiment.
  • the CPU 15 includes a second cache 20, an ECC NOR processing unit 21, an ECC processing unit 22, an operand cache 30, a store merge processing unit 31, an L1ECC storage unit 32, an instruction processing unit 50, and an address.
  • a selection unit 51, an arithmetic processing unit 60, a store data processing unit 61, a cache control unit 70, an error detection unit 71, and an error control unit 72 are included.
  • the second cache 20 is a recording device that records the transferred data of the controller.
  • the second cache 20 stores data and ECC corresponding to this data in association with each other.
  • the second cache 20 transfers the data to be transferred and the ECC to the ECC parity processing unit 21 when a data transfer instruction from the control unit (not shown) is acquired.
  • the ECC parity processing unit 21 obtains data and ECC from the second cache 20, performs error check and error correction of data by ECC, generates data parity, and converts the generated parity to data. It is a device that is added and transferred to the operand cache 30.
  • the ECC processing unit 22 acquires the data recorded in the operand cache 30 and the ECC recorded in the L1ECC storage unit 32, performs error check and error correction of the data by ECC, and performs ECC. This is a device that transfers data to the second cache 20 after checking and correcting the data according to.
  • the L1ECC storage unit 32 is a device that records ECC corresponding to the data recorded in the operand cache 30.
  • the operand cache 30 is a recording device that records data transferred from the second cache 20.
  • the operand cache 30 records data for each predetermined area called a line. All or part of the data line recorded in this line is updated by the store data processing unit 61.
  • the data in the operand cache 30 updated by the store data processing unit 61 is referred to as store target data.
  • the store data processing unit 61 is a device that acquires data (hereinafter referred to as store data) that is an operation result from the operation processing unit 60, and updates store target data in the operand cache 30 with the acquired store data. is there. Similar to the arithmetic processing unit 60 shown in FIG. 1, the arithmetic processing unit 60 is a device that acquires an arithmetic instruction from the instruction processing unit 50 and executes arithmetic processing according to the acquired arithmetic instruction. Then, the arithmetic processing unit 60 passes the store data that is the calculation result to the store data processing unit 61.
  • store data data that is an operation result from the operation processing unit 60
  • the instruction processing unit 50 obtains data from the instruction cache (not shown in FIG. 2), interprets the instruction, and sends various instructions to the address selection unit 51, This is a device for the cache control unit 70 and the arithmetic processing unit 60.
  • the store merge processing unit 31 is a device that generates ECC corresponding to the data recorded in the operand cache 30 and records the generated ECC in the L1ECC storage unit 32.
  • the store merge processing unit 31 stores the store data and the remaining data of the line including the store target data (non-store target data) when the store data processing unit 61 updates the store target data in the operand cache 30.
  • the processing unit 61 and the operand cache 30 each acquire and combine, generate ECC based on the combined data, and record the generated ECC in the L1ECC storage unit 32.
  • the store merge processing unit 31 obtains a reread request from the cache control unit 70 when combining store data and non-stored data to generate ECC.
  • the created ECC is discarded, the data of the corresponding line is read from the operand cache 30 again to generate the ECC, and the created ECC is recorded in the L1ECC storage unit 32.
  • the store target data has been updated by the store data processing unit 61, so that the store merge processing unit 31 does not execute the data combination and is recorded in the line.
  • Data (updated store data + non-stored data) is read and ECC is generated.
  • the cache control unit 70 is a device that issues a re-read request to the store merge processing unit 31 when a notification that a read error has occurred is acquired from the error detection unit 71.
  • the error detection unit 71 is a device that determines whether or not a read error has occurred in the data read from the operand cache 30 when the store merge processing unit 31 generates ECC. is there. If the error detection unit 71 determines that a read error has occurred, the error detection unit 71 notifies the cache control unit 70 that a read error has occurred.
  • the error control unit 72 is a processing unit that processes an error during cache control.
  • the address selection unit 51 is a device that selects an address of data recorded in the operand cache 30 in accordance with an instruction from the instruction processing unit 50 or the cache control unit 70. For example, when the instruction execution unit 50 interprets an instruction based on data from the instruction cache and causes the arithmetic processing unit 60 to execute an operation, the instruction selection unit 51 is instructed to select an address of data to be operated. Let Then, the arithmetic processing unit 60 reads the data at the address selected by the address selection unit 51 and executes the calculation.
  • the store management processing unit 31 reads the data stored in the operand cache 30 again.
  • the address selection unit 51 is made to select the address of the line including the data where the read error has occurred.
  • the store merge processing unit 31 can read the data selected by the address selection unit 51 again, thereby reading the data in which the error due to the write liquor failure has been remedied, and generating an appropriate ECC. it can
  • the priority of the data transferred from the second cache 20 and the store data is determined at the cycle "0" in FIG.
  • the priority of the data transferred from the second cache 20 is higher than the priority of the S store data
  • the data transferred from the second cache 20 is written to the operand cache 30 in the cycle “1”.
  • the store merge processing unit 31 generates an ECC of the transferred data in the cycle “3”, and records the generated ECC in the L1ECC storage unit 32 in the cycle “4”.
  • the store data processing unit 61 in cycle "1" Records the store data in the operand cache 30, the store merge processing unit 31 combines the store data and the data not to be stored in the cycle "2", and generates an ECC for the combined data in the cycle "3"
  • the generated ECC is recorded in the L1ECC storage unit 32 in cycle “4”.
  • FIG. 4 is an explanatory diagram for explaining the processing of the store merge processing unit 31 when a read error occurs and when it does not.
  • the store merge processing unit 31 acquires the store data from the store data processing unit 61, reads out the non-stored data from the operand cache 30, and acquires the store data.
  • a new ECC is generated by combining with the store data and the data not to be stored, and the generated ECC is recorded in the L1ECC storage unit 32.
  • the store merge processing unit 31 acquires the store data from the store data processing unit 61 and reads out the non-stored data from the operand cache 30.
  • the cache control unit requests to read the same line again.
  • the store merge processing unit 31 reads the data recorded in the line of the operand cache 30 again, generates ECC, and records the generated ECC in the L1ECC storage unit 32.
  • the store merge processing unit 31 does not combine store data and non-stored data when the data is read again from the operand cache 30 to generate ECC. This is because the store data has been written to the operand cache 30 line.
  • FIG. 5 is a flowchart showing the processing when the store target data in the operand cache 30 is updated.
  • the cache controller 70 receives a store request (stl) from the instruction processor 50 (step S 101), and the error controller 72 determines whether the data to be stored exists in the operand cache 30. (Step S102).
  • the cache control unit 70 determines whether or not there is an error in the store target line (step S103).
  • step S104 If there is an error in the store target line (step S104, Yes), the error control unit 72 performs error processing (step S105), performs error recovery processing, and issues the request again. Then, the process proceeds to step S101. On the other hand, if there is no error in the store target line (step S104, No), the cache control unit 70 The store request (st2) is acquired from 0 (step S106), and the store data processing unit 61 registers the store data in the store target line (step S107).
  • the error detection unit 71 determines whether or not a read error has occurred in the data read from the operand cache 30 (step S108), and if no read error has occurred, (Step S109, No), the store merge processing unit 31 merges the store data and the data not stored (Step S110), creates an ECC (Step S111), and creates the ECC in the L1ECC storage unit. 32 is registered (step S112).
  • step S109 determines that a read error has occurred (step S109, Yes)
  • the store merge processing unit 31 reads the line data for the same line force again, and determines whether or not the read error has occurred in the read data.
  • step S115 determines (step S115).
  • step S11 If there is no read error (step S115, No), step S11
  • step S116 an error process is performed with a flag indicating an uncorrectable error, and the process proceeds to step S101.
  • the store merge processing unit 31 rereads the data stored in the operand cache 30 in accordance with the instruction of the cache control unit 70, and thus efficiently avoids a read error due to a write recovery failure. be able to.
  • FIG. 6 is a diagram showing a time chart of a relief flow that works on a read error.
  • the error correction unit 71 executes an error check of the store target line (store execution process stl).
  • the store execution process st 2 is executed in cycles “5” to “10”.
  • the error detection unit 71 determines whether or not a read error has occurred. If the error detection unit 71 determines that a read error has occurred in cycle “10”, it outputs “st2_read_pe” to the cache control unit 70.
  • the cache control unit 70 receives 1 ⁇ of “st2_read_pe”, raises “inh_set_xxx_req”, and inhibits other requests from being processed in cycle “12”.
  • the cache control unit 70 receives “2” for “st2_read_pe”, raises “inh_set_xxx_req”, and does not send requests other than purge to cycle “1 3”! /, And so on.
  • the above “inh_set_xxx_reqj” controls the cycle “12” not to write to the RAM. By providing a pause cycle, read failure due to insufficient write recovery is avoided.
  • the cache control unit 70 obtains the priority of one recovery flow after two cycles from the occurrence of the read error, and in the cycle "15", the line of the operand cache 30 (the data in which the read error has occurred) In the cycle “16”, the store merge processing unit 31 generates ECC and records the ECC in the cycle L1ECC storage 32.
  • the error detection unit 71 determines whether or not a read error has occurred in non-stored data, and if a read error occurs, the store merge processing unit 31 reads the data of the corresponding line from the operand cache 30 again.
  • the store merge processing unit 31 performs the data processing as in this embodiment. Normal data can be obtained simply by re-reading the data, and processing for error correction can be simplified.
  • the data reading device according to the present invention is useful for a control device or the like that needs to cope with the occurrence of a read error caused by a write liquefier failure.

Abstract

　本発明では、ＣＰＵ（１５）のオペランドキャッシュ（３０）にかかるＥＣＣの生成処理の過程において、ストアマージ処理部（３１）が、オペランドキャッシュ（３０）からストア対象外のデータを読み出す場合に、エラー検出部（７１）が、ストア対象外のデータに読み出しエラーが発生したか否かを判定し、読み出しエラーが発生した場合には、ストアマージ処理部（３１）は、再度、オペランドキャッシュ（３０）から読み出しエラーの発生したデータを格納しているラインのデータを読み出し、ＥＣＣを生成する。

Description

明 細 書
読み出し処理装置および読み出し方法
技術分野
[0001] 本発明は、データを記録した記録装置からエラー訂正コードの作成対象となるデー タを読み出す読み出し処理装置および読み出し方法に関するものである。
背景技術
[0002] 近年、半導体技術の微細化に伴い CPU (Central Processing Unit)に搭載される RAM (Random Access Memory)を構成する記憶素子も微細化し、 RAMの記憶情 報の反転が発生しやすくなつてきた。また、 RAM内部の回路については、動作周波 数の向上を目指して内部動作タイミングの調整値のマージンを削るようになつてきて おり、動作可能な電圧 ·温度が制限されるため、電圧変動 ·温度変動に対する耐性が 低くなつてきている。
[0003] 上記した事情により、従来では考えられな力つた故障モードが発生するようになって きている。この故障モードの例としては、 α線などの影響によって RAMセルに間欠 故障が発生し、 RAM内部の情報が壊れてしまう間欠不良、書き込み時に RAMセル の値を正しく更新できないことで発生する間欠書き込み不良、 RAM回路におけるラ イトリカバリー不良などにより、 RAMには正しい値が格納されているにもかかわらず、 正 、値を読み出せな ヽ間欠読み出し不良などがある。
[0004] 図 7および図 8は、 RAM回路におけるライトリカノリー不良を説明するための説明 図である。ライトリカバリー不良とは、 RAM (例えば SRAMく Static RAM>)に対し てデータの書き込みをおこなった直後に、データの読み出しをおこなった場合、読み 出し直前の書き込みデータがビット線に残留して次サイクルの読み出しのマージンを 低下させる現象である。例えば、 SRAMを設定値以上の動作サイクルで動作させる 場合や、トランジスタの構造ばらつきが設計者の想像以上に大きい場合には、ライトリ カバリー不良が発生してしまう。
[0005] SRAM回路の設計上は、書き込み後にデータが残留しないようビット線をプリチヤ ージトランジスタ（図 7に示す TrA、 TrB、 TrC)を用いて規定時間内で Vdd (電源電 圧)まで充電 (ショート）させる構造となっている。すなわち、データの書き込み時には 、ビット線対（図 7の Bitおよび ZBit)を書き込みデータに応じて片側（図 8の波形図 においては Bit側）を Lowレベルに落としセルに書き込みを行い、書き込みが終了し たら次サイクルの読み出し開始までにビット線対 (Bit、 /Bit)を Vddにショートするこ とで書き込みデータを一掃する。
[0006] しかし、プリチャージトランジスタが弱い場合には、ビット線上の電圧は、図 8の上か ら 3段目の破線で示されるような波形となり、次の読み出しが開始されても電圧が Vdd まで上がりきらずビット線に電位差が残ったままになってしまう。この状態で次の読み 出しが開始されると本来センスアンプが取り込む振幅が減少してしまい、読み出しェ ラー、すなわち間欠読み出し不良が発生していた。
[0007] そこで、特許文献 1では、各故障モードに対応すベぐデータを直接演算装置に転 送するモード（直接転送モード）と、 RAMに記憶されたデータのエラーの検出'訂正 を行い演算装置に転送するモード (訂正転送モード）とを利用して、 RAMに記憶さ れたデータを演算装置に転送している。すなわち、迅速に演算装置に転送する必要 のあるデータを直接転送モードによって演算装置に転送し、迅速に転送する必要の ないデータを訂正転送モードによって演算装置に転送することで、効率よく RAMに 発生する故障モードの問題を解決して 、た。
[0008] 特許文献 1 :特開平 9 134314号公報
発明の開示
発明が解決しょうとする課題
[0009] し力しながら、上述した従来技術では、ライトリカノリー不良に起因する間欠読み出 し不良に適切に対応することができないという問題があった。
[0010] なぜなら、間欠読み出し不良は、 RAMに正確な情報が記録されている場合でも、 不規則に読み出しエラーが発生する現象であるため、一度データを読み取ってエラ 一チェックを行いエラーが検出されな力つた場合にでも、再度同じデータを読み出し た際に擬似的な読み出しエラー、すなわち間欠読み出し不良が発生してしまう可能 性が高いからである。
[0011] このような間欠読み出し不良が CPUのオペランドキャッシュに対するストア（Store) 時に発生した場合には、たとえ 1ビットのエラーであっても訂正不能のエラー (Uncorre ctable Error)として処理され深刻なものとなって!/、る。
[0012] また、ライトリカノリー不良に起因する間欠読み出し不良は、そもそもデータの読み 出し元となった RAMには正常なデータが記録されているため、間欠読み出し不良に 力かるエラーを検出し、検出したエラーをわざわざ訂正する処理には無駄がある。
[0013] 本発明は、上記に鑑みてなされたものであって、ライトリカノリー不良に起因する間 欠読み出し不良に適切に対応することができるエラー救済処理装置を提供すること を目的とする。
課題を解決するための手段
[0014] 上述した課題を解決し、目的を達成するために、本発明は、データを記録した記録 装置からエラー訂正コードの作成対象となるデータを読み出す読み出し処理装置で あって、前記記録装置力もエラー訂正コードの作成対象となるデータを読み出し、当 該データに読み出しエラーが発生したか否かを判定するエラー判定手段と、前記ェ ラー判定手段によってエラーが発生したと判定された場合に、前記記録装置から前 記データと同一のデータを再度読み出す再読み出し手段と、を備えたことを特徴とす る。
[0015] また、本発明は、データを記録した記録装置からエラー訂正コードの作成対象とな るデータを読み出す読み出し方法であって、前記記録装置からエラー訂正コードの 作成対象となるデータを読み出し、当該データに読み出しエラーが発生したカゝ否か を判定するエラー判定工程と、前記エラー判定工程によってエラーが発生したと判定 された場合に、前記記録装置から前記データと同一のデータを再度読み出す再読 み出し工程と、を含んだことを特徴とする。
発明の効果
[0016] 本発明によれば、ストア時にぉ 、て、データを記録する記録装置からエラー訂正コ ードの作成対象となるデータを読み出し、当該データに読み出しエラーが発生したか 否かを判定し、読み出しエラーが発生している場合に、記録装置から再度同一のデ ータを読み出すことにより、 RAMの間欠読み出し不良による 1ビットエラーが UE(Unc orrectable Error)に進展してしまうと!、つた問題を解消することができると!/、う効果を 奏する。
[0017] また、ライトリカバリー不足に起因する読み取りエラーは、オペランドキャッシュに記 録されているデータに障害が発生しているわけではないので、本発明のように、デー タの読み出しを再度実行するだけで正常なデータを得ることができ、エラー訂正にか 力る処理を簡略ィ匕することができると！/、う効果を奏する。
図面の簡単な説明
[0018] [図 1]図 1は、 CPUの概要構成を示す機能ブロック図である。
[図 2]図 2は、本実施例にカゝかる CPUの構成を示す機能ブロック図である。
[図 3]図 3は、ストアマージ処理部が ECCを生成する処理を説明する説明図である。
[図 4]図 4は、読み出しエラーが発生した場合とそうでない場合におけるストアマージ 処理部の処理を説明するための説明図である。
[図 5]図 5は、オペランドキャッシュのストア対象データを更新する場合の処理を示す フローチャートである。
[図 6]図 6は、読み出しエラーにかかる救済フローのタイムチャートを示す図である。
[図 7]図 7は、 RAM回路におけるライトリカノリー不良を説明するための説明図（1)で ある。
[図 8]図 8は、 RAM回路におけるライトリカノリー不良を説明するための説明図（2)で ある。
符号の説明
[0019] 10 CPU
20 セカンドキャッシュ
21 ECCパリティ処理部
22 ECC処理部
30 データキャッシュ（オペラ:ンドキャッシュ)
31 ストアマージ処理部
32 L1ECC記憶部
40 命令キャッシュ
50 命令処理部 51 アドレス選択部
60 演算処理部
61 ストアデータ処理部
70 キャッシュ制御部
71 エラー検出部
72 エラー制御部
発明を実施するための最良の形態
[0020] 以下に、本発明に力かる読み出し処理装置の実施例を図面に基づいて詳細に説 明する。なお、この実施例によりこの発明が限定されるものではない。
実施例
[0021] まず、本発明の特徴について説明する。本発明では、 CPU (Central Processing
Unit)のオペランドキャッシュ（1次キャッシュ）力もデータを読み出し、読み出したデー タを基にしてエラー訂正コード（ECC< Error Correcting Code>)を作成する処理 の過程で、ライトリカノリー不良に起因する読み取りエラーが発生した場合に、読み 取りエラーの発生したデータに対応するデータを再度オペランドキャッシュ力 読み 出す。
[0022] このように、本発明では、読み取りエラーの発生したデータに対応するデータを再 度オペランドキャッシュ力 読み出すことによって、間欠読み出し不良による RAMの 1ビットエラーが UE(Uncorrectable Error)になってしまうと!、つた問題を解消すること ができる。
[0023] また、ライトリカバリー不足に起因する読み取りエラーは、オペランドキャッシュに記 録されているデータに障害が発生しているわけではないので、本発明のように、デー タの読み出しを再度実行するだけで正常なデータを取得することができ、エラー訂正 にかかる処理を簡略ィ匕することができる。
[0024] ここで、 CPUの概要構成について説明しておく。図 1は、 CPUの概要構成を示す 機能ブロック図である。同図に示すようにこの CPU10は、セカンドキャッシュ 10、ォ ぺランドキャッシュ 30、命令キャッシュ 40、命令処理部 50、演算処理部 60を有する。 また、 CPU10はシステム全体を制御するシステムコントローラ（Svstem Controller) に接続されている。
[0025] ここで、セカンドキャッシュ 20は、システムコントローラ力も転送されるデータ、オペラ ンドキャッシュ 30から転送されるデータを一時的に記録する記録装置である。オペラ ンドキャッシュ 30は、セカンドキャッシュ 20から転送されるデータ、命令処理部 50から 転送されるデータおよび演算処理部 60から転送されるデータを一時的に記録する 記録装置である。
[0026] 命令キャッシュ 40は、セカンドキャッシュ 20から転送されるデータを一時的に記録 する記録装置である。なお、命令キャッシュ 40は、命令処理部 50が用いる命令のデ ータを記録する。命令処理部 50は、命令キャッシュ 40から命令のデータを取得して 命令を解釈し、種種の演算命令を演算処理部 60におこなう装置である。演算処理部 60は、命令処理部 60から演算命令を取得し、この演算命令に基づいてオペランドキ ャッシュ 30からデータを読み込んで演算を実行し、演算結果をオペランドキャッシュ 3 0に書き込む装置である。
[0027] 続いて、本実施例に力かる CPUの構成について説明する。図 2は、本実施例にか 力る CPUの構成を示す機能ブロック図である。同図に示すように、この CPU15は、 セカンドキャッシュ 20、 ECCノ リティ処理部 21、 ECC処理部 22、オペランドキヤッシ ュ 30、ストアマージ処理部 31、 L1ECC記憶部 32、命令処理部 50、アドレス選択部 5 1、演算処理部 60、ストアデータ処理部 61、キャッシュ制御部 70、エラー検出部 71、 エラー制御部 72を有する。
[0028] セカンドキャッシュ 20は、図 1に示したセカンドキャッシュ 20と同様に、コントローラ 力も転送されたデータを記録する記録装置である。また、セカンドキャッシュ 20は、デ ータとこのデータに対応する ECCとを関連付けて記憶する。セカンドキャッシュ 20は 、制御部（図示しない)からのデータの転送命令を取得した場合に、転送対象のデー タと ECCとを ECCパリティ処理部 21に転送する。
[0029] ECCノ リティ処理部 21は、セカンドキャッシュ 20からデータおよび ECCを取得し、 ECCによるデータのエラーチェックおよびエラー訂正を実行すると共に、データのパ リティを生成し、生成したパリティをデータに付加してオペランドキャッシュ 30に転送 する装置である。 [0030] ECC処理部 22は、オペランドキャッシュ 30に記録されたデータおよび L1ECC記 憶部 32に記録された ECCを取得し、 ECC〖こよるデータのエラーチェックおよびエラ 一訂正を実行すると共に、 ECCによるデータのチェックおよび訂正を実行したデータ をセカンドキャッシュ 20に転送する装置である。ここで、 L1ECC記憶部 32は、オペラ ンドキャッシュ 30に記録されたデータに対応する ECCを記録する装置である。
[0031] オペランドキャッシュ 30は、セカンドキャッシュ 20から転送されるデータなどを記録 する記録装置である。オペランドキャッシュ 30は、ラインとよばれる所定の領域ごとに データを記録して 、る。このラインに記録されたデータラインの全てもしくは一部分が 、ストアデータ処理部 61によって更新される。以下、ストアデータ処理部 61によって 更新されるオペランドキャッシュ 30のデータをストア対象データと表記する。
[0032] ストアデータ処理部 61は、演算処理部 60から演算結果となるデータ（以下、ストア データと表記する）を取得し、取得したストアデータによってオペランドキャッシュ 30の ストア対象データを更新する装置である。演算処理部 60は、図 1に示した演算処理 部 60と同様に、命令処理部 50から演算命令を取得し、取得した演算命令に従って、 演算処理を実行する装置である。そして、演算処理部 60は、演算結果であるストア データをストアデータ処理部 61に渡す。
[0033] 命令処理部 50は、図 1に示した命令処理部 50と同様に、命令キャッシュ（図 2では 省略)からデータを取得して命令を解釈し、種種の命令をアドレス選択部 51、キヤッ シュ制御部 70および演算処理部 60に対して行う装置である。
[0034] ストアマージ処理部 31は、オペランドキャッシュ 30に記録されたデータに対応する ECCを生成し、生成した ECCを L1ECC記憶部 32に記録する装置である。また、スト アマージ処理部 31は、ストアデータ処理部 61がオペランドキャッシュ 30のストア対象 データを更新する場合に、ストアデータおよびストア対象データを含んだラインの残り データ (ストア対象外データ）をストアデータ処理部 61およびオペランドキャッシュ 30 力 それぞれ取得して結合し、結合したデータを基に ECCを生成し、生成した ECC を L1ECC記憶部 32に記録する。
[0035] さらに、ストアマージ処理部 31は、ストアデータおよびストア対象外データを結合し 、 ECCを生成する場合に、キャッシュ制御部 70から再読み出し要求を取得した場合 には、作成した ECCを破棄し、再度該当ラインのデータをオペランドキャッシュ 30か ら読み出して ECCを生成し、作成した ECCを L1ECC記憶部 32に記録する。なお、 再読み出しを実行する場合には、ストア対象データは、ストアデータ処理部 61によつ て更新済みであるため、ストアマージ処理部 31は、データ結合は実行せず、ラインに 記録されたデータ（更新済みのストアデータ +ストア対象外データ）を読み出して EC Cを生成することになる。
[0036] キャッシュ制御部 70は、エラー検出部 71から読み出しエラーが発生した旨の通知 を取得した場合に、ストアマージ処理部 31に対して再読み出し要求を行う装置であ る。ここで、エラー検出部 71は、ストアマージ処理部 31が ECCを生成する場合に、ス トアマージ処理部 31がオペランドキャッシュ 30から読み出したデータに読み出しエラ 一が発生した力否かを判定する装置である。エラー検出部 71は、読み出しエラーが 発生したと判定した場合に、読み出しエラーが発生した旨をキャッシュ制御部 70に通 知する。なお、エラー制御部 72は、キャッシュ制御中のエラーを処理する処理部であ る。
[0037] アドレス選択部 51は、命令処理部 50またはキャッシュ制御部 70の命令に従い、ォ ぺランドキャッシュ 30に記録されたデータのアドレスを選択する装置である。例えば、 命令実行部 50が、命令キャッシュからのデータによって命令を解釈し、演算処理部 6 0に演算を実行させる場合には、アドレス選択部 51に命令して演算対象となるデータ のアドレスを選択させる。そして、演算処理部 60は、アドレス選択部 51に選択された アドレスのデータを読み取って演算を実行する。
[0038] また、キャッシュ制御部 70が、エラー検出部 71から読み出しエラーが発生した旨の 通知を取得した場合に、再度オペランドキャッシュ 30に記憶されたデータをストアマ ージ処理部 31に読み出させるベぐ読み出しエラーの発生したデータを含むライン のアドレスをアドレス選択部 51に選択させる。ストアマージ処理部 31は、アドレス選択 部 51に選択されたデータを再度読み出すことで、ライトリカノリー不良に起因するェ ラーが救済されたデータを読み出すことができ、適切な ECCを生成することができる
[0039] つぎに、ストアマージ処理部 31が ECCを生成する処理について説明する。図 3は、 ストアマージ処理部 31が ECCを生成する処理を説明する説明図である。なお、図 3 においては、オペランドキャッシュ 30からの読み出しエラーは発生しないものとして説 明をおこなう。
[0040] まず、図 3のサイクル（cycle)「0」にお!/、て、セカンドキャッシュ 20から転送されるデ ータとストアデータとの優先順位が決定される。ここで、セカンドキャッシュ 20から転送 されるデータの優先順位力 Sストアデータの優先順位よりも高い場合には、サイクル「1 」において、オペランドキャッシュ 30にセカンドキャッシュ 20から転送されたデータが 書き込まれ、ストアマージ処理部 31が、サイクル「3」において、転送されたデータの E CCを生成し、生成した ECCをサイクル「4」において L1ECC記憶部 32に記録する。
[0041] 一方、サイクル「0」にお!/、て、ストアデータの優先順位がセカンドキャッシュ 20から 転送されるデータの優先順位よりも高い場合には、サイクル「1」においてストアデータ 処理部 61がストアデータをオペランドキャッシュ 30に記録し、サイクル「2」においてス トアマージ処理部 31がストアデータとストア対象外データとを結合し、サイクル「3」に おいて結合したデータに対する ECCを生成し、生成した ECCをサイクル「4」におい て L1ECC記憶部 32に記録する。
[0042] 続いて、ストアマージ処理部 31がおこなう処理を、読み出しエラーが発生した場合 と発生しない場合とを比較して説明する。図 4は、読み出しエラーが発生した場合と そうでない場合におけるストアマージ処理部 31の処理を説明するための説明図であ る。
[0043] まず、読み出しエラーが発生しない場合のストアマージ処理 31の処理について説 明する。図 4の上段に示すように、オペランドキャッシュ 30のラインにはエラーチェック 済みのデータ（エラーのないデータ）が格納されており、このデータに対応する ECC は、 L1ECC記憶部 32に格納されている。
[0044] そして、オペランドキャッシュ 30に対するストアが実行される場合に、ストアマージ処 理部 31は、ストアデータをストアデータ処理部 61から取得し、オペランドキャッシュ 30 からストア対象外データを読み出し、取得したストアデータおよびストア対象外のデー タと結合して新し 、ECCを生成し、生成した ECCを L1ECC記憶部 32に記録する。
[0045] つぎに、ライトリカノ リー不良に起因する読み出しエラーが発生した場合の処理に ついて説明する。図 4の下段に示すように、オペランドキャッシュ 30のラインにはエラ 一チェック済みのデータが格納されており、このデータに対応する ECCは、 L1ECC 記憶部 32に記録されている。
[0046] そして、オペランドキャッシュ 30に対するストアが実行される場合に、ストアマージ処 理部 31は、ストアデータをストアデータ処理部 61から取得し、オペランドキャッシュ 30 からストア対象外データを読み出す。このストア対象外データをオペランドキャッシュ 3 0から読み出す際に、読み出しエラーが発生した (読み出しエラーはエラー検出部 71 によって検出される）場合には、キャッシュ制御部より、再度同一ラインを読み出す要 求が行われ、ストアマージ処理部 31は、再度オペランドキャッシュ 30のラインに記録 されたデータを読み出して ECCを生成し、生成した ECCを L1ECC記憶部 32に記 録する。
[0047] なお、ストアマージ処理部 31は、オペランドキャッシュ 30からデータを再度読み出 して ECCを生成する場合には、ストアデータとストア対象外データとの結合は実行し ない。これは、オペランドキャッシュ 30のラインに対するストアデータの書込みが完了 しているためである。
[0048] 続いて、オペランドキャッシュ 30のストア対象データを更新する場合の処理をフロー チャートにて説明する。図 5は、オペランドキャッシュ 30のストア対象データを更新す る場合の処理を示すフローチャートである。同図に示すように、キャッシュ制御部 70 力 命令処理部 50からストア要求（stl)を取得し (ステップ S 101)、エラー制御部 72 がストア対象となるデータがオペランドキャッシュ 30に存在する力否かを判定する（ス テツプ S 102)。
[0049] そして、ストア対象となるデータがオペランドキャッシュ 30に存在する場合に、キヤッ シュ制御部 70がストア対象ラインにエラーが存在する力否かを判定する (ステップ S1 03)。
[0050] そして、ストア対象ラインにエラーが存在する場合には (ステップ S 104, Yes)、エラ 一制御部 72はエラー処理を実行し (ステップ S105)、エラーリカバリー処理を行い、 再度リクエストを発行し、ステップ S101に移行する。一方、ストア対象ラインにエラー が存在しない場合には (ステップ S104, No)、キャッシュ制御部 70は、命令処理部 5 0からストア要求（st2)を取得し (ステップ S 106)、ストアデータ処理部 61がストアデ ータをストア対象ラインに登録する (ステップ S 107)。
[0051] 続いて、エラー検出部 71が、オペランドキャッシュ 30から読み出されたデータに読 み出しエラーが発生したか否かを判定し (ステップ S108)、読み出しエラーが発生し ていない場合には（ステップ S109, No)、ストアマージ処理部 31がストアデータとスト ァ対象外のデータとをマージし (ステップ S 110)、 ECCを作成し (ステップ S 111)、作 成した ECCを L1ECC記憶部 32に登録する（ステップ S112)。
[0052] 一方、エラー検出部 71が、読み出しエラーが発生したと判定した場合には (ステツ プ S109, Yes)、キャッシュ制御部 70力 ストアマージ処理部 31に対してリカバリー 処理 (再読み出し)を要求する (ステップ S 113)。
[0053] そして、ストアマージ処理部 31は、再度、同一ライン力もラインデータを読み出すと 共に、当該読み出されたデータに読み出しエラーが発生した力否かをエラー検出部
71が判定する（ステップ S 115)。
[0054] そして、読み出しエラーが存在しない場合には (ステップ S115, No)、ステップ S11
1に移行し、読み出しエラーが発生した場合には、キャッシュ制御部 70がエラー処理 を実行する（ステップ S116)。このステップ S116において、訂正不能なエラーである ことを示すフラグを付けてエラー処理を行い、ステップ S 101に移行する。
[0055] このように、ストアマージ処理部 31は、キャッシュ制御部 70の指示に従って、オペラ ンドキャッシュ 30に記憶されたデータの再読み出しを行うので、ライトリカバリー不良 にかかる読み出しエラーを効率よく回避することができる。
[0056] つぎに、読み出しエラーに力かる救済フローのタイムチャートを示す。図 6は、読み 出しエラーに力かる救済フローのタイムチャートを示す図である。同図に示すように、 サイクル「0」〜サイクル「4」において、エラー修正部 71がストア対象ラインのエラーチ エックを実行する (ストア実行処理 stl)。
[0057] そして、ストア実行処理 stlにお ヽてエラーが検出されなければ、ストア実行処理 st 2を、サイクル「5」〜サイクル「10」において実行する。このストア実行処理 st2のサイ クル「10」において、エラー検出部 71は、読み出しエラーが発生したか否かを判定す る。 [0058] エラー検出部 71がサイクル「10」において読み出しエラーが発生したと判定した場 合には、キャッシュ制御部 70に対して「st2_read_pe」を出力する。キャッシュ制御部 70 は、「st2_read_pe」を 1 τ受けて、「inh_set_xxx_req」を上げて、サイクル「12」において 他のリクエストが処理されないように抑止する。また、サイクル「12」において、キヤッシ ュ制御部 70は、「st2_read_pe」を 2 τ受けて、「inh_set_xxx_req」を上げて、サイクル「1 3」にお!/、てパージ以外のリクエストを流さな!/、ように抑止する。上述の「inh_set_xxx_re qjによって、サイクル「12」では RAMへの書き込みがおこらないように制御を行って おり、休止サイクルを設けることにより、ライトリカバリー不足による読み出し不良回避 を図っている。
[0059] そして、キャッシュ制御部 70は、読み出しエラー発生から 2サイクルあけて、リカバリ 一フローのプライオリティーを取得し、サイクル「15」において、オペランドキャッシュ 3 0のライン (読み出しエラーの発生したデータを格納して 、るライン)をアドレス選択部 51に選択させ、サイクル「16」においてストアマージ処理部 31が ECCを生成し、サイ クノレ L1ECC記'隐咅 32に ECCを記録する。
[0060] 上述してきたように、本実施例では、 ECCの生成処理の過程にお!、て、ストアマー ジ処理部 31が、オペランドキャッシュ 30からストア対象外データを読み出す場合に、 エラー検出部 71が、ストア対象外データに読み出しエラーが発生した力否かを判定 し、読み出しエラーが発生した場合には、ストアマージ処理部 31は、再度、オペラン ドキャッシュ 30から該当ラインのデータを読み出して、 ECCの生成を行うことにより、 RAMの間欠読み出し不良による 1ビットエラーによる UEを回避することができる。
[0061] また、ライトリカバリー不足に起因する読み取りエラーは、オペランドキャッシュに記 録されているデータに障害が発生しているわけではないので、本実施例のように、ス トアマージ処理部 31がデータの読み出しを再度実行するだけで正常なデータを得る ことができ、エラー訂正に力かる処理を簡略ィ匕することができる。
産業上の利用可能性
[0062] 以上のように、本発明にかかるデータ読み出し装置は、ライトリカノ リー不良に起因 する読み出しエラーの発生に対処する必要のある制御装置などに対して有用である

Claims

請求の範囲
[1] データを記録した記録装置力 エラー訂正コードの作成対象となるデータを読み出 す読み出し処理装置であって、
前記記録装置力 エラー訂正コードの作成対象となるデータを読み出し、当該デ ータに読み出しエラーが発生した力否かを判定するエラー判定手段と、
前記エラー判定手段によってエラーが発生したと判定された場合に、前記記録装 置力 前記データと同一のデータを再度読み出す再読み出し手段と、
を備えたことを特徴とする読み出し処理装置。
[2] 前記エラー訂正コードは、 CPU (Central Processing Unit)の 1次キャッシュから 2 次キャッシュに転送されるデータのエラー訂正に使用されるエラー訂正コードである ことを特徴とする請求項 1に記載の読み出し処理装置。
[3] 前記記録装置に記録されたデータに発生したエラーを前記エラー訂正コードに基 づいて訂正する訂正手段を更に備え、前記エラー判定手段は、前記訂正手段によつ てエラーを訂正されたデータに対する読み出し要求を取得した場合に、読み出し対 象となるデータを読み出し、当該データに読み出しエラーが発生した力否かを判定 することを特徴とする請求項 1または 2に記載の読み出し処理装置。
[4] 前記記録装置の所定の領域に記録されたデータの一部のデータが更新された場 合に、更新されたデータと同一領域に含まれる未更新のデータとを基にしてエラー訂 正コードを生成する訂正コード生成手段を更に備え、前記エラー判定手段は、前記 未更新のデータを読み出して読み出しエラーが発生した力否かを判定し、前記再読 み出し手段は、前記エラー判定手段によって前記未更新のデータに読み出しエラー が発生したと判定された場合に、前記記憶装置力 前記未更新を格納した領域のデ ータを再度読み出し、前記訂正コード生成手段は、読み出しエラーの発生していな い未更新のデータと更新されたデータとを基にしてエラー訂正コードを生成すること を特徴とする請求項 3に記載の読み出し処理装置。
[5] 前記記録装置の所定の領域に含まれる更新対象となるデータは、データの演算を 実行する演算装置の演算結果にかかるデータであることを特徴とする請求項 4に記 載の読み出し処理装置。
[6] 前記再読み出し手段は、前記エラー判定手段によってエラーが発生したと判定さ れた場合に、前記記録装置から前記データと同一のデータを所定の間隔をあけて再 度読み出すことを特徴とする請求項 1に記載の読み出し処理装置。
[7] データを記録した記録装置力 エラー訂正コードの作成対象となるデータを読み出 す読み出し方法であって、
前記記録装置力 エラー訂正コードの作成対象となるデータを読み出し、当該デ ータに読み出しエラーが発生した力否かを判定するエラー判定工程と、
前記エラー判定工程によってエラーが発生したと判定された場合に、前記記録装 置力 前記データと同一のデータを再度読み出す再読み出し工程と、
を含んだことを特徴とする読み出し方法。
[8] 前記エラー訂正コードは、 CPU (Central Processing Unit)の 1次キャッシュから 2 次キャッシュに転送されるデータのエラー訂正に使用されるエラー訂正コードである ことを特徴とする請求項 7に記載の読み出し方法。
[9] 前記記録装置に記録されたデータに発生したエラーを前記エラー訂正コードに基 づいて訂正する訂正工程を更に含み、前記エラー判定工程は、前記訂正工程によ つてエラーを訂正されたデータに対する読み出し要求を取得した場合に、読み出し 対象となるデータを読み出し、当該データに読み出しエラーが発生したカゝ否かを判 定することを特徴とする請求項 7または 8に記載の読み出し方法。
[10] 前記記録装置の所定の領域に記録されたデータの一部のデータが更新された場 合に、更新されたデータと同一領域に含まれる未更新のデータとを基にしてエラー訂 正コードを生成する訂正コード生成工程を更に含み、前記エラー判定工程は、前記 未更新のデータを読み出して読み出しエラーが発生した力否かを判定し、前記再読 み出し工程は、前記エラー判定工程によって前記未更新のデータに読み出しエラー が発生したと判定された場合に、前記記憶装置力 前記未更新を格納した領域のデ ータを再度読み出し、前記訂正コード生成工程は、読み出しエラーの発生していな い未更新のデータと更新されたデータとを基にしてエラー訂正コードを生成すること を特徴とする請求項 9に記載の読み出し方法。
[11] 前記記録装置の所定の領域に含まれる更新対象となるデータは、データの演算を 実行する演算装置の演算結果にかかるデータであることを特徴とする請求項 10に記 載の読み出し方法。
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